CN112260679B - 一种基于c单元的三节点翻转自恢复锁存器 - Google Patents

Abstract

本发明涉及一种基于C单元的三节点翻转自恢复锁存器，包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端。本发明提高了锁存器电路的可靠性；在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。此外，由于在透明模式下，输入端和输出端仅存在一个传输门，传播延迟大大降低。

Description

一种基于C单元的三节点翻转自恢复锁存器

技术领域

本发明涉及纳米集成电路抗多节点翻转的加固锁存器技术领域，尤其是一种基于C单元的三节点翻转自恢复锁存器。

背景技术

在纳米工艺下，晶体管特征尺寸的不断缩小使得集成电路对软错误的敏感性显着增加。软错误是指电路节点逻辑状态的翻转，而电路中器件本身并没有损坏。在航空航天等应用中，这些软错误主要来自辐射环境中的高能粒子，如中子、α粒子、质子、重离子和电子。近年来，空间辐射对航空航天等应用的影响得到了更广泛的讨论与研究。

在集成电路单元的抗辐射加固方面，研究人员更多关注存储单元、触发器和锁存器的设计。在纳米工艺下，未经加固设计的锁存器电路节点在辐射环境下极易发生单节点翻转、双节点翻转，甚至是三节点翻转，给纳米级锁存器电路设计带来了严峻的挑战。近年来，提出的锁存器大部分仅能够抗单粒子翻转、双节点翻转，难以满足高可靠性需求，因此进行抗多节点翻转加固设计势在必行。

近年来，研究人员提出了一系列抗多节点翻转的锁存器设计，然而，这些锁存器设计仍然存在以下问题：一是锁存器不能实现双节点自恢复，即锁存器发生双节点翻转时，虽然最后输出正确的逻辑值，但发生翻转的节点至少有一个无法恢复到正确值；二是锁存器无法完全实现三节点翻转容忍，即存在三个节点同时发生翻转时，锁存器无法输出正确的逻辑值；三是锁存器无法实现三节点自恢复，即锁存器发生三节点翻转时，虽然最后输出正确的逻辑值，但发生翻转的节点至少有一个无法恢复到正确值；四是可以实现多节点翻转容忍或自恢复的锁存器，其开销，如面积、功耗、延迟等都较大。

发明内容

本发明的目的在于提供一种未增加额外面积开销、低延迟、实现任意三节点完全自恢复的高可靠性需求的基于C单元的三节点翻转自恢复锁存器。

为实现上述目的，本发明采用了以下技术方案：一种基于C单元的三节点翻转自恢复锁存器，包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，包括第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11、第十二C单元CE12、第十三C单元CE13、第十四C单元CE14、第十五C单元CE15和第十六C单元CE16；所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端。

所述第一C单元CE1的第一信号输入端与第十三C单元CE13的输出端A1相连，第一C单元CE1的第二信号输入端与第十四C单元CE14的输出端A2相连，第一C单元CE1的输出端B1与第五C单元CE5的第一输入端、第八C单元CE8的第二输入端相连；

所述第二C单元CE2的第一信号输入端与第十四C单元CE14的输出端A2相连，第二C单元CE2的第二信号输入端与第十五C单元CE15的输出端A3相连，第二C单元CE2的输出端B2与第五C单元CE5的第二输入端、第六C单元CE6的第一输入端相连；

所述第三C单元CE3的第一信号输入端与第十五C单元CE15的输出端A3相连，第三C单元CE3的第二信号输入端与第十六C单元CE16的输出端A4相连，第三C单元CE3的输出端B3与第六C单元CE6的第二输入端、第七C单元CE7的第一输入端相连；

所述第四C单元CE4的第一信号输入端与第十六C单元CE16的输出端A4相连，第四C单元CE4的第二信号输入端与第十三C单元CE13的输出端A1相连，第四C单元CE4的输出端B4与第七C单元CE7的第二输入端、第八C单元CE8的第一输入端相连；

所述第五C单元CE5的第一信号输入端与第一C单元CE1的输出端B1相连，第五C单元CE5的第二信号输入端与第二C单元CE2的输出端B2相连，第五C单元CE5的输出端C1与第十二C单元CE12的第二输入端、第九C单元CE9的第一输入端相连；

所述第六C单元CE6的第一信号输入端与第二C单元CE2的输出端B2相连，第六C单元CE6的第二信号输入端与第三C单元CE3的输出端B3相连，第六C单元CE6的输出端C2与第九C单元CE9的第二输入端、第十C单元CE10的第一输入端相连；

所述第七C单元CE7的第一信号输入端与第三C单元CE3的输出端B3相连，第七C单元CE7的第二信号输入端与第四C单元CE4的输出端B4相连，第七C单元CE7的输出端C3与第十C单元CE10的第二输入端、第十一C单元CE11的第一输入端相连；

所述第八C单元CE8的第一信号输入端与第四C单元CE4的输出端B4相连，第八C单元CE8的第二信号输入端与第一C单元CE1的输出端B1相连，第八C单元CE8的输出端C4与第十一C单元CE11的第二输入端、第十二C单元CE12的第一输入端相连；

所述第九C单元CE9的第一信号输入端与第五C单元CE5的输出端C1相连，第九C单元CE9的第二信号输入端与第六C单元CE6的输出端C2相连，第九C单元CE9的输出端D1与第十三C单元CE13的第一输入端、第十六C单元CE16的第二输入端相连；

所述第十C单元CE10的第一信号输入端与第六C单元CE6的输出端C2相连，第十C单元CE10的第二信号输入端与第七C单元CE7的输出端C3相连，第十C单元CE10的输出端D2与第十四C单元CE14的第一输入端、第十三C单元CE13的第二输入端相连；

所述第十一C单元CE11的第一信号输入端与第七C单元CE7的输出端C3相连，第十一C单元CE11的第二信号输入端与第八C单元CE8的输出端C4相连，第十一C单元CE11的输出端D3与第十五C单元CE15的第一输入端、第十四C单元CE14的第二输入端相连；

所述第十二C单元CE12的第一信号输入端与第八C单元CE8的输出端C4相连，第十二C单元CE12的第二信号输入端与第五C单元CE5的输出端C1相连，第十二C单元CE12的输出端D4与第十六C单元CE16的第一输入端、第十五C单元CE15的第二输入端相连；

所述第十三C单元CE13的第一信号输入端与第九C单元CE9的输出端D1相连，第十三C单元CE13的第二信号输入端与第十C单元CE10的输出端D2相连，第十三C单元CE13的输出端A1与第一C单元CE1的第一输入端、第四C单元CE4的第二输入端相连；

所述第十四C单元CE14的第一信号输入端与第十C单元CE10的输出端D2相连，第十四C单元CE14的第二信号输入端与第十一C单元CE11的输出端D3相连，第十四C单元CE14的输出端A2与第一C单元CE1的第二输入端、第二C单元CE2的第一输入端相连；

所述第十五C单元CE15的第一信号输入端与第十一C单元CE11的输出端D3相连，第十五C单元CE15的第二信号输入端与第十二C单元CE12的输出端D4相连，第十五C单元CE15的输出端A3与第二C单元CE2的第二输入端、第三C单元CE3的第一输入端相连；

所述第十六C单元CE16的第一信号输入端与第十二C单元CE12的输出端D4相连，第十六C单元CE16的第二信号输入端与第九C单元CE9的输出端D1相连，第十六C单元CE16的输出端A4与第三C单元CE3的第二输入端、第四C单元CE4的第一输入端相连。

所述第一传输门TG1的信号输出端与第一C单元CE1的第一输入端相连；

所述第二传输门TG2的信号输出端与第二C单元CE2的第一输入端相连；

所述第三传输门TG3的信号输出端与第三C单元CE3的第一输入端相连；

所述第四传输门TG4的信号输出端与第四C单元CE4的第一输入端相连；

所述第五传输门TG5的信号输入端与第十三C单元CE13的输出端A1相连，第五传输们TG5的信号输出端E1与第一C单元CE1的第一输入端相连；

所述第六传输门TG6的信号输入端与第十四C单元CE14的输出端A2相连，第六传输们TG6的信号输出端E2与第二C单元CE2的第一输入端相连；

所述第七传输门TG7的信号输入端与第十五C单元CE15的输出端A3相连，第七传输们TG7的信号输出端E3与第三C单元CE3的第一输入端相连；

所述第八传输门TG8的信号输入端与第十六C单元CE16的输出端A4相连，第八传输门TG8的信号输出端E4与第四C单元CE4的第一输入端相连；

所述八个传输门均由一个PMOS晶体管和一个NMOS晶体管构成，这两个晶体管的源极连接在一起，作为传输门的输入；这两个晶体管的漏极连接在一起，作为传输门的输出；所述八个传输门分为两组，第一组为第一传输门TG1至第四传输门TG4，第二组为第五传输门TG5至第八传输门TG8；第一组传输门中NMOS晶体管的栅极连接系统时钟信号CLK，PMOS晶体管的栅极连接反向系统时钟信号NCK；第二组传输门中PMOS晶体管的栅极连接系统时钟信号CLK，NMOS晶体管的栅极连接反向系统时钟信号NCK。

对于所述矩阵存储模块，位于每列第一行的C单元，若位于其下一列第一行C单元的第一输入端、位于其下一列第四行的C单元的第二输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第一行C单元的第一输入端、第四行的C单元的第二输入端都被反馈完毕；

位于每列第二行的C单元，若位于其下一列第一行C单元的第二输入端、位于其下一列第二行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第一行C单元的第二输入端、第二行的C单元的第一输入端都被反馈完毕；

位于每列第三行的C单元，若位于其下一列第二行C单元的第二输入端、位于其下一列第三行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第二行C单元的第二输入端、第三行的C单元的第一输入端都被反馈完毕；

位于每列第四行的C单元，若位于其下一列第三行C单元的第二输入端、位于其下一列第四行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第三行C单元的第二输入端、第四行的C单元的第一输入端都被反馈完毕；

最终全部C单元的所有输入端都得到反馈，达成循环互锁。

所述十六个二输入C单元的结构相同，所述第一C单元CE1由两个PMOS管和两个NMOS管组成，所述两个PMOS管包括第一PMOS管MP11和第二PMOS管MP12，所述两个NMOS管包括第一NMOS管MN11和第二NMOS管MN12；

其中，第一PMOS管MP11的栅极与第一NMOS管MN11的栅极相连接，连接点为第一C单元CE1的第一信号输入端；第二PMOS管MP12的栅极与第二NMOS管MN12的栅极相连接，连接点为第一C单元CE1的第二信号输入端；第一PMOS管MP11的漏极与第二PMOS管MP12的源极相连接；第二PMOS管MP12的漏极与第一NMOS管MN11的漏极相连接；第一NMOS管MN11的源极与第二NMOS管MN12的漏极相连接；第一PMOS管MP11的源极、第一PMOS管MP11的衬底、第二PMOS管MP12的衬底均连接电源VDD；第一NMOS管MN11的衬底、第二NMOS管MN12的衬底、第二NMOS管MN12的源极均接地。

当系统时钟信号CLK＝0、反向系统时钟信号NCK＝1时，所述第十六C单元CE16的信号输出端A4作为锁存器的数据输出端；当系统时钟信号CLK＝1、反向系统时钟信号NCK＝0时，所述第四传输门TG4的信号输出端作为锁存器的数据输出端。

由上述技术方案可知，本发明的有益效果为：第一，具有高可靠性：能够从任意三节点翻转中完全自恢复；第二，未增加额外面积开销，与A.Watkins等人发表在IEEE Trans.onEmergingTopicsinComputing刊物上的锁存器相比，在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明具有更少的晶体管数量，而对方的锁存器甚至连双节点翻转容忍能力都尚未达到；第三，具有低延迟性：由于在透明模式下，输入端到输出端仅有一个传输门，建立了高速路径，因此传输延迟低。

附图说明

图1为本发明的电路原理图；

图2为本发明中各个传输门的电路原理图；

图3为图1中第一C单元CE1的电路原理图。

具体实施方式

如图1、2所示，一种基于C单元的三节点翻转自恢复锁存器，包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，包括第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11、第十二C单元CE12、第十三C单元CE13、第十四C单元CE14、第十五C单元CE15和第十六C单元CE16；所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端。

如图1所示，所述第一C单元CE1的第一信号输入端与第十三C单元CE13的输出端A1相连，第一C单元CE1的第二信号输入端与第十四C单元CE14的输出端A2相连，第一C单元CE1的输出端B1与第五C单元CE5的第一输入端、第八C单元CE8的第二输入端相连；

所述第二C单元CE2的第一信号输入端与第十四C单元CE14的输出端A2相连，第二C单元CE2的第二信号输入端与第十五C单元CE15的输出端A3相连，第二C单元CE2的输出端B2与第五C单元CE5的第二输入端、第六C单元CE6的第一输入端相连；

所述第三C单元CE3的第一信号输入端与第十五C单元CE15的输出端A3相连，第三C单元CE3的第二信号输入端与第十六C单元CE16的输出端A4相连，第三C单元CE3的输出端B3与第六C单元CE6的第二输入端、第七C单元CE7的第一输入端相连；

所述第四C单元CE4的第一信号输入端与第十六C单元CE16的输出端A4相连，第四C单元CE4的第二信号输入端与第十三C单元CE13的输出端A1相连，第四C单元CE4的输出端B4与第七C单元CE7的第二输入端、第八C单元CE8的第一输入端相连；

所述第五C单元CE5的第一信号输入端与第一C单元CE1的输出端B1相连，第五C单元CE5的第二信号输入端与第二C单元CE2的输出端B2相连，第五C单元CE5的输出端C1与第十二C单元CE12的第二输入端、第九C单元CE9的第一输入端相连；

所述第六C单元CE6的第一信号输入端与第二C单元CE2的输出端B2相连，第六C单元CE6的第二信号输入端与第三C单元CE3的输出端B3相连，第六C单元CE6的输出端C2与第九C单元CE9的第二输入端、第十C单元CE10的第一输入端相连；

所述第七C单元CE7的第一信号输入端与第三C单元CE3的输出端B3相连，第七C单元CE7的第二信号输入端与第四C单元CE4的输出端B4相连，第七C单元CE7的输出端C3与第十C单元CE10的第二输入端、第十一C单元CE11的第一输入端相连；

所述第八C单元CE8的第一信号输入端与第四C单元CE4的输出端B4相连，第八C单元CE8的第二信号输入端与第一C单元CE1的输出端B1相连，第八C单元CE8的输出端C4与第十一C单元CE11的第二输入端、第十二C单元CE12的第一输入端相连；

所述第九C单元CE9的第一信号输入端与第五C单元CE5的输出端C1相连，第九C单元CE9的第二信号输入端与第六C单元CE6的输出端C2相连，第九C单元CE9的输出端D1与第十三C单元CE13的第一输入端、第十六C单元CE16的第二输入端相连；

所述第十C单元CE10的第一信号输入端与第六C单元CE6的输出端C2相连，第十C单元CE10的第二信号输入端与第七C单元CE7的输出端C3相连，第十C单元CE10的输出端D2与第十四C单元CE14的第一输入端、第十三C单元CE13的第二输入端相连；

所述第十一C单元CE11的第一信号输入端与第七C单元CE7的输出端C3相连，第十一C单元CE11的第二信号输入端与第八C单元CE8的输出端C4相连，第十一C单元CE11的输出端D3与第十五C单元CE15的第一输入端、第十四C单元CE14的第二输入端相连；

所述第十二C单元CE12的第一信号输入端与第八C单元CE8的输出端C4相连，第十二C单元CE12的第二信号输入端与第五C单元CE5的输出端C1相连，第十二C单元CE12的输出端D4与第十六C单元CE16的第一输入端、第十五C单元CE15的第二输入端相连；

所述第十三C单元CE13的第一信号输入端与第九C单元CE9的输出端D1相连，第十三C单元CE13的第二信号输入端与第十C单元CE10的输出端D2相连，第十三C单元CE13的输出端A1与第一C单元CE1的第一输入端、第四C单元CE4的第二输入端相连；

所述第十四C单元CE14的第一信号输入端与第十C单元CE10的输出端D2相连，第十四C单元CE14的第二信号输入端与第十一C单元CE11的输出端D3相连，第十四C单元CE14的输出端A2与第一C单元CE1的第二输入端、第二C单元CE2的第一输入端相连；

所述第十五C单元CE15的第一信号输入端与第十一C单元CE11的输出端D3相连，第十五C单元CE15的第二信号输入端与第十二C单元CE12的输出端D4相连，第十五C单元CE15的输出端A3与第二C单元CE2的第二输入端、第三C单元CE3的第一输入端相连；

所述第十六C单元CE16的第一信号输入端与第十二C单元CE12的输出端D4相连，第十六C单元CE16的第二信号输入端与第九C单元CE9的输出端D1相连，第十六C单元CE16的输出端A4与第三C单元CE3的第二输入端、第四C单元CE4的第一输入端相连。

如图2所示，所述第一传输门TG1的信号输出端与第一C单元CE1的第一输入端相连；

所述第二传输门TG2的信号输出端与第二C单元CE2的第一输入端相连；

所述第三传输门TG3的信号输出端与第三C单元CE3的第一输入端相连；

所述第四传输门TG4的信号输出端与第四C单元CE4的第一输入端相连；

所述第五传输门TG5的信号输入端与第十三C单元CE13的输出端A1相连，第五传输们TG5的信号输出端E1与第一C单元CE1的第一输入端相连；

所述第六传输门TG6的信号输入端与第十四C单元CE14的输出端A2相连，第六传输们TG6的信号输出端E2与第二C单元CE2的第一输入端相连；

所述第七传输门TG7的信号输入端与第十五C单元CE15的输出端A3相连，第七传输们TG7的信号输出端E3与第三C单元CE3的第一输入端相连；

所述第八传输门TG8的信号输入端与第十六C单元CE16的输出端A4相连，第八传输门TG8的信号输出端E4与第四C单元CE4的第一输入端相连；

所述八个传输门均由一个PMOS晶体管和一个NMOS晶体管构成，这两个晶体管的源极连接在一起，作为传输门的输入；这两个晶体管的漏极连接在一起，作为传输门的输出；所述八个传输门分为两组，第一组为第一传输门TG1至第四传输门TG4，第二组为第五传输门TG5至第八传输门TG8；第一组传输门中NMOS晶体管的栅极连接系统时钟信号CLK，PMOS晶体管的栅极连接反向系统时钟信号NCK；第二组传输门中PMOS晶体管的栅极连接系统时钟信号CLK，NMOS晶体管的栅极连接反向系统时钟信号NCK。

对于所述矩阵存储模块，位于每列第一行的C单元，若位于其下一列第一行C单元的第一输入端、位于其下一列第四行的C单元的第二输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第一行C单元的第一输入端、第四行的C单元的第二输入端都被反馈完毕；

位于每列第二行的C单元，若位于其下一列第一行C单元的第二输入端、位于其下一列第二行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第一行C单元的第二输入端、第二行的C单元的第一输入端都被反馈完毕；

位于每列第三行的C单元，若位于其下一列第二行C单元的第二输入端、位于其下一列第三行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第二行C单元的第二输入端、第三行的C单元的第一输入端都被反馈完毕；

位于每列第四行的C单元，若位于其下一列第三行C单元的第二输入端、位于其下一列第四行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第三行C单元的第二输入端、第四行的C单元的第一输入端都被反馈完毕；

最终全部C单元的所有输入端都得到反馈，达成循环互锁。

如图3所示，所述十六个二输入C单元的结构相同，所述第一C单元CE1由两个PMOS管和两个NMOS管组成，所述两个PMOS管包括第一PMOS管MP11和第二PMOS管MP12，所述两个NMOS管包括第一NMOS管MN11和第二NMOS管MN12；

其中，第一PMOS管MP11的栅极与第一NMOS管MN11的栅极相连接，连接点为第一C单元CE1的第一信号输入端；第二PMOS管MP12的栅极与第二NMOS管MN12的栅极相连接，连接点为第一C单元CE1的第二信号输入端；第一PMOS管MP11的漏极与第二PMOS管MP12的源极相连接；第二PMOS管MP12的漏极与第一NMOS管MN11的漏极相连接；第一NMOS管MN11的源极与第二NMOS管MN12的漏极相连接；第一PMOS管MP11的源极、第一PMOS管MP11的衬底、第二PMOS管MP12的衬底均连接电源VDD；第一NMOS管MN11的衬底、第二NMOS管MN12的衬底、第二NMOS管MN12的源极均接地。

当系统时钟信号CLK＝0、反向系统时钟信号NCK＝1时，所述第十六C单元CE16的信号输出端A4作为锁存器的数据输出端；当系统时钟信号CLK＝1、反向系统时钟信号NCK＝0时，所述第四传输门TG4的信号输出端作为锁存器的数据输出端。

二输入C单元(第一C单元CE1至第十六C单元CE16)的真值表如下表表1所示：

表1

上述表1为二输入C单元的真值表。由该表可知，当第一信号输入端和第二信号输入端逻辑值相同时，信号输出端将输出与输入相反的逻辑值；当第一信号输入端和第二信号输入端逻辑值不同时，信号输出端将进入保持状态，输出先前状态下的逻辑值。由此可见，二输入C单元(第一C单元CE1至第十六C单元CE16)可以用来屏蔽节点的逻辑值翻转，亦即避免信号输入端中部分逻辑值的翻转而传播至信号输出端。当二个信号输入端的逻辑值全部发生翻转时，输出端的逻辑值也会翻转。因此，只有在二个信号输入端的逻辑值均恢复原值时，输出端的逻辑值才会恢复原值。

下面对本发明所提出的锁存器的正常工作原理进行说明。

当CLK＝1，NCK＝0时，该结构工作在透明模式下。此时，第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4导通，第五传输门TG5、第六传输门TG6、第七传输门TG7、第八传输门TG8断开，Q(A4)、A1、A2、A3被初始化为D的值，上述已被初始化的节点再通过C单元确定了图1中节点B1、B2、B3、B4、C1、C2、C3、C4、D1、D2、D3、D4的值，即所有节点全部被初始化。

当CLK＝0，NCK＝1时，锁存器工作在锁存模式，第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4关闭，第五传输门TG5、第六传输门TG6、第七传输门TG7、第八传输门TG8导通，因此，此时A1由第十三C单元CE13的输出端决定，A2由第十四C单元CE14的输出端决定，A3由第十五C单元CE15的输出端决定，Q(A4)由第十六C单元CE16的输出端决定。因节点B1、B2、B3、B4、C1、C2、C3、C4、D1、D2、D3、D4的值是透明模式下被初始化的值，此时在4x4矩阵存储模块中，节点A1、A2、A3、Q(A4)通过四个二输入C单元向节点B1、B2、B3、B4反馈，节点B1、B2、B3、B4通过四个二输入C单元向节点C1、C2、C3、C4反馈，节点C1、C2、C3、C4通过四个二输入C单元向节点D1、D2、D3、D4反馈，节点D1、D2、D3、D4再通过四个二输入C单元向节点A1、A2、A3、Q(A4)反馈，如此循环反馈，形成若干个反馈环。因此该锁存器可以有效地保存数据。综上所述，该锁存器能够正常工作。

下面对本发明所提出的锁存器的容错工作原理进行说明。首先讨论内部三节点翻转(TNU)的情形。根据该锁存器的对称性和循环反馈规则，分析可知只需要考虑以下四种代表性的情况：(1)矩阵存储模块同一行的三个节点同时发生TNU；(2)矩阵存储模块同一行的两个相邻节点、另一行的一个节点同时发生TNU；(3)矩阵存储模块同一列的三个节点同时发生TNU；(4)矩阵存储模块同一行的两个不相邻节点、另一行的一个节点同时发生TNU；

在分析容错原理前，首先介绍三个性质：

性质1：对于任意的二输入C单元，当其输入全部为正确值时，无论其输出是否受到影响，它都将输出正确值。

性质2：对于任意的二输入C单元，当其一个输入发生翻转并且其输出未发生翻转时，它仍将输出正确值。

性质3：对于任意的二输入C单元，当其二个输入全部发生翻转时，它将输出错误的值；当其一个输入与输出同时发生翻转时，它将保持错误的输出。此时，需要将其发生翻转的输入先全部恢复，然后它将输出正确的值。

针对(1)的情形，由于矩阵存储模块的对称性，由此只需选取关键性TNU序列<A1，B1，C1>。当<A1，B1，C1>发生TNU时，第一C单元CE1和第五C单元CE5满足性质3，第四C单元CE4、第八C单元CE8、第九C单元CE9和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第一C单元CE1和第五C单元CE5以外的CE均可以输出正确的值，显然第十三C单元CE13、第十四C单元CE14将输出正确的值，所以A1先恢复原值。随后第一C单元CE1输入端的输入全为原值，B1恢复原值。同理，C1也恢复为原值，即<A1，B1，C1>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(2)的情形，由于矩阵存储模块的对称性，由此可选取关键性TNU序列<A1,B1,A2>,<A1,B1,A4>,<A1,B1,B2>,<A1,B1,B4>,<A1,B1,C2><A1,B1,D2>。

当<A1,B1,A2>发生TNU时，第一C单元CE1满足性质3，第二C单元CE2、第四C单元CE4、第五C单元CE5和第八C单元CE8满足性质2，其他C单元满足性质1。因此，除第一C单元CE1以外的CE均可以输出正确的值，显然第十三C单元CE13、第十四C单元CE14输入端的输入仍然为原值，则A1、A2恢复为原值。第一C单元CE1输入端的输入全变为原值，B1恢复为原值，即<A1,B1,A2>可以从TNU中恢复。

当<A1,B1,A4>发生TNU时，第一C单元CE1和第四C单元CE4满足性质3，第三C单元CE3、第五C单元CE5、第七C单元CE7和第八C单元CE8满足性质2，其他C单元满足性质1。因此，除第一C单元CE1和第四C单元CE4以外的CE均可以输出正确的值，显然第十三C单元CE13和第十六C单元CE16输入端的输入仍然为原值，则A1、A4恢复为原值。第一C单元CE1和第四C单元CE4输入端的输入全变为原值，B1、B4恢复为原值，即<A1,B1,A4>可以从TNU中恢复。

当<A1,B1,B2>发生TNU时，第一C单元CE1和第五C单元CE5满足性质3，第四C单元CE4、第六C单元CE6、第八C单元CE8、第九C单元CE9和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第一C单元CE1和第五C单元CE5以外的CE均可以输出正确的值，显然第二C单元CE2的输入仍为原值，则B2恢复为原值。第十三C单元CE13和第十四C单元CE14输入端的输入仍然为原值，则A1恢复到原值。第一C单元CE1的输入端全变为原值，则B1恢复原值，即<A1,B1,B2>可以从TNU中恢复。

当<A1,B1,B4>发生TNU时，第一C单元CE1、第四C单元CE4和第8C单元CE8满足性质3，第五C单元CE5、第七C单元CE7、第十一C单元CE11和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第一C单元CE1、第五C单元CE5和第八C单元CE8以外的CE均可以输出正确的值，显然第十三C单元CE13的输入仍为原值，则A1恢复为原值。第一C单元CE1输入端的输入全变为原值，则B1恢复为原值。第四C单元CE4的输入端全变为原值，则B4恢复为原值，即<A1,B1,>可以从TNU中恢复。

当<A1,B1,C2>发生TNU时，第一C单元CE1满足性质3，第四C单元CE4、第五C单元CE5、第八C单元CE8、第九C单元CE9和第十C单元CE10满足性质2，其他C单元满足性质1。因此，除第一C单元CE1以外的CE均可以输出正确的值，显然第十三C单元CE13的输入仍为原值，则A1恢复为原值。第一C单元CE1输入端的输入全变为原值，则B1恢复为原值。第六C单元CE6的输入仍为原值，则C2恢复为原值，即<A1,B1,C2>可以从TNU中恢复。

当<A1,B1,C4>发生TNU时，第一C单元CE1和第8C单元CE8满足性质3，第四C单元CE4、第五C单元CE5、第十一C单元CE11和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第一C单元CE1和第八C单元CE8以外的CE均可以输出正确的值，显然第十三C单元CE13的输入仍为原值，则A1恢复为原值。第一C单元CE1输入端的输入全变为原值，则B1恢复为原值。第八C单元CE8的输入端全变为原值，则C4恢复为原值，即<A1,B1,C4>可以从TNU中恢复。

当<A1,B1,D2>发生TNU时，第一C单元CE1满足性质3，第四C单元CE4、第五C单元CE5、第八C单元CE8、第十三C单元CE13和第十四C单元CE14满足性质2，其他C单元满足性质1。因此，除第一C单元CE1以外的CE均可以输出正确的值，显然第十C单元CE10的输入端的输入仍为原值，则D2恢复为原值。第十三C单元CE13的输入端的输入全变为原值，则A1恢复为原值。第一C单元CE1输入端的输入全变为原值，则B1恢复为原值，即<A1,B1,D2>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(3)的情形，由于矩阵存储模块的对称性，由此只需取关键性TNU序列<A1，A2，A3>即可。当<A1，A2，A3>发生TNU时，第一C单元CE1、第二C单元CE2和第五C单元CE5满足性质3，第三C单元CE3、第四C单元CE4、第六C单元CE6、第八C单元CE8、第九C单元CE9和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第一C单元CE1、第二C单元CE2和第五C单元CE5以外的CE均可以输出正确的值，显然第十三C单元CE13、第十四C单元CE14和第十五C单元CE15的输入端的输入仍为原值，则A1、A2、A3恢复为原值。第一C单元CE1和第二C单元CE2输入端的输入全变为原值，则B1、B2恢复为原值。第五C单元CE5输入端的输入全变为原值，则C1恢复为原值，即<A1，A2，A3>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(4)的情形，由于矩阵存储模块的对称性，由此可选取关键性TNU序列<A1，C1，A2>，<A1，C1，A4>，<A1，C1，B2>，<A1，C1，C2>，<A1，C1，C4>，<A1，C1，D2>。当<A1，C1，A2>发生TNU时，第一C单元CE1满足性质3，第二C单元CE2、第四C单元CE4、第五C单元CE5、第六C单元CE6、第九C单元CE9和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第一C单元CE1以外的CE均可以输出正确的值，显然第十三C单元CE13和第十四C单元CE14的输入端的输入仍为原值，则A1、A2恢复为原值。第一C单元CE1输入端的输入全变为原值，则B1恢复为原值。第五C单元CE5输入端的输入仍为原值，则C1恢复为原值，即<A1，C1，A2>可以从TNU中恢复。

当<A1，C1，A4>发生TNU时，第四C单元CE4满足性质3，第一C单元CE、第三C单元CE3、第七C单元CE7、第八C单元CE8、第九C单元CE9和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第四C单元CE4以外的CE均可以输出正确的值，显然第十三C单元CE13和第十六C单元CE16的输入端的输入仍为原值，则A1、A4恢复为原值。第四C单元CE4输入端的输入全变为原值，则B4恢复为原值。第五C单元CE5输入端的输入全变为原值，则C1恢复为原值，即<A1，C1，A4>可以从TNU中恢复。

当<A1，C1，B2>发生TNU时，第五C单元CE5满足性质3，第一C单元CE、第四C单元CE4、第六C单元CE6、第九C单元CE9和第十二C单元CE12满足性质2，其他C单元满足性质1。因此，除第五C单元CE5以外的CE均可以输出正确的值，显然第十三C单元CE13的输入端的输入仍为原值，则A1恢复为原值。第二C单元CE2的输入端的输入仍为原值，则B2恢复为原值。第五C单元CE5输入端的输入全变为原值，则C1恢复为原值，即<A1，C1，B2>可以从TNU中恢复。

当<A1，C1，C2>发生TNU时，第九C单元CE9满足性质3，第一C单元CE、第四C单元CE4、第十C单元CE10、第十二C单元CE12、第十三C单元CE13和第十六C单元CE16满足性质2，其他C单元满足性质1。因此，除第九C单元CE9以外的CE均可以输出正确的值，显然第五C单元CE5的输入端的输入仍为原值，则C1恢复为原值。第六C单元CE6的输入端的输入仍为原值，则C2恢复为原值。第九C单元CE9输入端的输入全变为原值，则D1恢复为原值。第十三C单元CE13输入端的输入全变为原值，则A1恢复为原值，即<A1，C1，C2>可以从TNU中恢复。

当<A1，C1，C4>发生TNU时，第十二C单元CE12满足性质3，第一C单元CE、第四C单元CE4、第九C单元CE9、第十C单元CE10、第十五C单元CE15和第十六C单元CE16满足性质2，其他C单元满足性质1。因此，除第十二C单元CE12以外的CE均可以输出正确的值。显然第十三C单元CE13的输入端的输入仍为原值，则A1恢复为原值。第五C单元CE5的输入端的输入仍为原值，则C1恢复为原值。第八C单元CE8的输入端的输入仍为原值，则C4恢复为原值，即<A1，C1，C4>可以从TNU中恢复。

当<A1，C1，D2>发生TNU时，第一C单元CE、第四C单元CE4、第九C单元CE9、第十二C单元CE12、第十三C单元CE13和第十四C单元CE14满足性质2，其他C单元满足性质1。因此，所有CE均可以输出正确的值，A1、C1、D2会自行恢复，即<A1，C1，D2>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

由上述分析可知，该锁存器是任意三节点翻转完全自恢复的，显然单节点翻转、双节点翻转必然也是可以自恢复的。

综上所述，本发明提高了锁存器电路的可靠性。与A.Watkins等人发表在IEEE Trans.onEmergingTopicsinComputing刊物上的锁存器相比，在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。此外，由于在透明模式下，输入端和输出端仅存在一个传输门，传播延迟大大降低。本发明适用于强辐射环境下的高可靠性需求的集成电路与系统，可广泛应用于核试验和航天航空等对锁存器可靠性要求高的领域。

Claims (3)

1.一种基于C单元的三节点翻转自恢复锁存器，其特征在于：包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，包括第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11、第十二C单元CE12、第十三C单元CE13、第十四C单元CE14、第十五C单元CE15和第十六C单元CE16；所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端；

所述第一C单元CE1的第一信号输入端与第十三C单元CE13的输出端A1相连，第一C单元CE1的第二信号输入端与第十四C单元CE14的输出端A2相连，第一C单元CE1的输出端B1与第五C单元CE5的第一输入端、第八C单元CE8的第二输入端相连；

所述第二C单元CE2的第一信号输入端与第十四C单元CE14的输出端A2相连，第二C单元CE2的第二信号输入端与第十五C单元CE15的输出端A3相连，第二C单元CE2的输出端B2与第五C单元CE5的第二输入端、第六C单元CE6的第一输入端相连；

所述第三C单元CE3的第一信号输入端与第十五C单元CE15的输出端A3相连，第三C单元CE3的第二信号输入端与第十六C单元CE16的输出端A4相连，第三C单元CE3的输出端B3与第六C单元CE6的第二输入端、第七C单元CE7的第一输入端相连；

所述第四C单元CE4的第一信号输入端与第十六C单元CE16的输出端A4相连，第四C单元CE4的第二信号输入端与第十三C单元CE13的输出端A1相连，第四C单元CE4的输出端B4与第七C单元CE7的第二输入端、第八C单元CE8的第一输入端相连；

所述第五C单元CE5的第一信号输入端与第一C单元CE1的输出端B1相连，第五C单元CE5的第二信号输入端与第二C单元CE2的输出端B2相连，第五C单元CE5的输出端C1与第十二C单元CE12的第二输入端、第九C单元CE9的第一输入端相连；

所述第六C单元CE6的第一信号输入端与第二C单元CE2的输出端B2相连，第六C单元CE6的第二信号输入端与第三C单元CE3的输出端B3相连，第六C单元CE6的输出端C2与第九C单元CE9的第二输入端、第十C单元CE10的第一输入端相连；

所述第七C单元CE7的第一信号输入端与第三C单元CE3的输出端B3相连，第七C单元CE7的第二信号输入端与第四C单元CE4的输出端B4相连，第七C单元CE7的输出端C3与第十C单元CE10的第二输入端、第十一C单元CE11的第一输入端相连；

所述第八C单元CE8的第一信号输入端与第四C单元CE4的输出端B4相连，第八C单元CE8的第二信号输入端与第一C单元CE1的输出端B1相连，第八C单元CE8的输出端C4与第十一C单元CE11的第二输入端、第十二C单元CE12的第一输入端相连；

所述第九C单元CE9的第一信号输入端与第五C单元CE5的输出端C1相连，第九C单元CE9的第二信号输入端与第六C单元CE6的输出端C2相连，第九C单元CE9的输出端D1与第十三C单元CE13的第一输入端、第十六C单元CE16的第二输入端相连；

所述第十C单元CE10的第一信号输入端与第六C单元CE6的输出端C2相连，第十C单元CE10的第二信号输入端与第七C单元CE7的输出端C3相连，第十C单元CE10的输出端D2与第十四C单元CE14的第一输入端、第十三C单元CE13的第二输入端相连；

所述第十一C单元CE11的第一信号输入端与第七C单元CE7的输出端C3相连，第十一C单元CE11的第二信号输入端与第八C单元CE8的输出端C4相连，第十一C单元CE11的输出端D3与第十五C单元CE15的第一输入端、第十四C单元CE14的第二输入端相连；

所述第十二C单元CE12的第一信号输入端与第八C单元CE8的输出端C4相连，第十二C单元CE12的第二信号输入端与第五C单元CE5的输出端C1相连，第十二C单元CE12的输出端D4与第十六C单元CE16的第一输入端、第十五C单元CE15的第二输入端相连；

所述第十三C单元CE13的第一信号输入端与第九C单元CE9的输出端D1相连，第十三C单元CE13的第二信号输入端与第十C单元CE10的输出端D2相连，第十三C单元CE13的输出端A1与第一C单元CE1的第一输入端、第四C单元CE4的第二输入端相连；

所述第十四C单元CE14的第一信号输入端与第十C单元CE10的输出端D2相连，第十四C单元CE14的第二信号输入端与第十一C单元CE11的输出端D3相连，第十四C单元CE14的输出端A2与第一C单元CE1的第二输入端、第二C单元CE2的第一输入端相连；

所述第十五C单元CE15的第一信号输入端与第十一C单元CE11的输出端D3相连，第十五C单元CE15的第二信号输入端与第十二C单元CE12的输出端D4相连，第十五C单元CE15的输出端A3与第二C单元CE2的第二输入端、第三C单元CE3的第一输入端相连；

所述第十六C单元CE16的第一信号输入端与第十二C单元CE12的输出端D4相连，第十六C单元CE16的第二信号输入端与第九C单元CE9的输出端D1相连，第十六C单元CE16的输出端A4与第三C单元CE3的第二输入端、第四C单元CE4的第一输入端相连；

所述第一传输门TG1的信号输出端与第一C单元CE1的第一输入端相连；

所述第二传输门TG2的信号输出端与第二C单元CE2的第一输入端相连；

所述第三传输门TG3的信号输出端与第三C单元CE3的第一输入端相连；

所述第四传输门TG4的信号输出端与第四C单元CE4的第一输入端相连；

所述第五传输门TG5的信号输入端与第十三C单元CE13的输出端A1相连，第五传输们TG5的信号输出端E1与第一C单元CE1的第一输入端相连；

所述第六传输门TG6的信号输入端与第十四C单元CE14的输出端A2相连，第六传输们TG6的信号输出端E2与第二C单元CE2的第一输入端相连；

所述第七传输门TG7的信号输入端与第十五C单元CE15的输出端A3相连，第七传输们TG7的信号输出端E3与第三C单元CE3的第一输入端相连；

所述第八传输门TG8的信号输入端与第十六C单元CE16的输出端A4相连，第八传输门TG8的信号输出端E4与第四C单元CE4的第一输入端相连；

所述八个传输门均由一个PMOS晶体管和一个NMOS晶体管构成，这两个晶体管的源极连接在一起，作为传输门的输入；这两个晶体管的漏极连接在一起，作为传输门的输出；所述八个传输门分为两组，第一组为第一传输门TG1至第四传输门TG4，第二组为第五传输门TG5至第八传输门TG8；第一组传输门中NMOS晶体管的栅极连接系统时钟信号CLK，PMOS晶体管的栅极连接反向系统时钟信号NCK；第二组传输门中PMOS晶体管的栅极连接系统时钟信号CLK，NMOS晶体管的栅极连接反向系统时钟信号NCK；

所述十六个二输入C单元的结构相同，所述第一C单元CE1由两个PMOS管和两个NMOS管组成，所述两个PMOS管包括第一PMOS管MP11和第二PMOS管MP12，所述两个NMOS管包括第一NMOS管MN11和第二NMOS管MN12；

其中，第一PMOS管MP11的栅极与第一NMOS管MN11的栅极相连接，连接点为第一C单元CE1的第一信号输入端；第二PMOS管MP12的栅极与第二NMOS管MN12的栅极相连接，连接点为第一C单元CE1的第二信号输入端；第一PMOS管MP11的漏极与第二PMOS管MP12的源极相连接；第二PMOS管MP12的漏极与第一NMOS管MN11的漏极相连接；第一NMOS管MN11的源极与第二NMOS管MN12的漏极相连接；第一PMOS管MP11的源极、第一PMOS管MP11的衬底、第二PMOS管MP12的衬底均连接电源VDD；第一NMOS管MN11的衬底、第二NMOS管MN12的衬底、第二NMOS管MN12的源极均接地。

2.根据权利要求1所述的基于C单元的三节点翻转自恢复锁存器，其特征在于：对于所述矩阵存储模块，位于每列第一行的C单元，若位于其下一列第一行C单元的第一输入端、位于其下一列第四行的C单元的第二输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第一行C单元的第一输入端、第四行的C单元的第二输入端都被反馈完毕；

位于每列第二行的C单元，若位于其下一列第一行C单元的第二输入端、位于其下一列第二行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第一行C单元的第二输入端、第二行的C单元的第一输入端都被反馈完毕；

位于每列第三行的C单元，若位于其下一列第二行C单元的第二输入端、位于其下一列第三行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第二行C单元的第二输入端、第三行的C单元的第一输入端都被反馈完毕；

位于每列第四行的C单元，若位于其下一列第三行C单元的第二输入端、位于其下一列第四行的C单元的第一输入端未被反馈，则该C单元的输出端向这些待被反馈的输入端进行反馈，直到矩阵存储模块中所有列的第三行C单元的第二输入端、第四行的C单元的第一输入端都被反馈完毕；

最终全部C单元的所有输入端都得到反馈，达成循环互锁。

3.根据权利要求1所述的基于C单元的三节点翻转自恢复锁存器，其特征在于：当系统时钟信号CLK = 0、反向系统时钟信号NCK = 1时，所述第十六C单元CE16的信号输出端A4作为锁存器的数据输出端；当系统时钟信号CLK = 1、反向系统时钟信号NCK = 0时，所述第四传输门TG4的信号输出端作为锁存器的数据输出端。

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