CN111162771A - 小型抗双节点翻转的d锁存器 - Google Patents

Abstract

小型抗双节点翻转的D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗电荷共享的D锁存器面积大的问题。本发明包括20个PMOS晶体管P1至P20和12个NMOS晶体管N1至N12；虽然节点共有7个，为X1、X2、X3、X4、X5、X6和Q，但是根据锁存的值，其敏感节点将是4个，本发明从翻转的物理本质出发，利用其翻转脉冲的本质来减少敏感节点的，这就导致使用晶体管数被大大的降低，从而使其面积也被减小。本发明适用于对面积和延迟具有特殊要求的应用中，如核电站中。

Description

小型抗双节点翻转的D锁存器

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

单粒子翻转效应是指电路的逻辑状态由于粒子辐射冲击而产生变化，通常是指逻辑上本应为低电平变为高电平，或者本应为高电平变为低电平，这会导致电子器件功能紊乱，在航空航天或军事领域发生错误时会产生难以估计的损失。这种暂时性的逻辑翻转错误被叫做软错误，通常发生在时序电路中。利用双稳态进行存储的器件相较于其它电子器件更易受单粒子翻转的影响，甚至会影响到其它功能电路部分。

随着集成电路的发展和集成化的提高，单粒子翻转效应产生的影响也越来越大。单粒子翻转效应太空中的辐射在航空航天领域更易发生，在星载计算机中是最常见的错误。

在纳米集成工艺中，电荷共享导致的双节点翻转已经成为了一种主要的翻转模式。但是，现有的加固方式只是采用复制多个C单元来进行加固，通过强加更多个敏感节点来实现对双节点的容错保护，一般情况下，传统的加固双节点翻转的D锁存器需要使用70多个晶体管和14个左右的敏感节点。这种加固方法虽然有效，但是将导致极大地面积、功耗和延迟开销，并需要更多的敏感节点才能使用该技术，增加的敏感节点数将会严重影响系统的可靠性，因为，越多的节点将导致越高的被轰击的概率，因此，以上问题亟需解决。

发明内容

本发明是为了解决传统的抗电荷共享的D锁存器面积大的问题，本发明提供了一种小型抗双节点翻转的D锁存器。

小型抗双节点翻转的D锁存器，包括20个PMOS晶体管P1至P20和12个NMOS 晶体管N1至N12；

晶体管N12的漏极、晶体管P9的源极、晶体管P10的源极和晶体管P12的源极连接后，作为锁存器的输入信号D的输入端；

晶体管P11的源极和晶体管P13的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管P9的栅极、晶体管P10至P13的栅极和晶体管N9的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管N12的栅极和晶体管P16的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管N12的源极、晶体管P9的漏极、晶体管P16的漏极和晶体管N9的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1至P6的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P2的栅极、晶体管P3的漏极、晶体管P18的源极、晶体管N4的栅极、晶体管P15的栅极、晶体管N10栅极和晶体管P11的漏极连接后，作为节点X2；

晶体管P1的漏极与晶体管P7的源极连接，晶体管P7的栅极、晶体管P4的栅极、晶体管P5的漏极、晶体管P20的源极、晶体管N8栅极、晶体管N2栅极、晶体管P14 的栅极、晶体管N11栅极和晶体管P13的漏极连接后，作为节点X4；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的栅极、晶体管P2的漏极、晶体管P17的源极、晶体管N3的栅极、晶体管P6的栅极和晶体管P10的漏极连接后，作为节点X1；

晶体管N7的源极、晶体管N1的漏极、晶体管P17的栅极、晶体管P19的栅极和晶体管N6的栅极连接后，作为节点X6；

晶体管N1的栅极、晶体管P18的栅极、晶体管P20的栅极、晶体管N8的源极和晶体管N6的漏极连接后，作为节点X5；

晶体管N1至N6的源极均与电源地连接；

晶体管P17的漏极与晶体管N2的漏极连接；

晶体管P3的栅极、晶体管P4的漏极、晶体管P19的源极、晶体管N5的栅极、晶体管P8的栅极和晶体管P12的漏极连接后，作为节点X3；

晶体管P18的漏极与晶体管N3的漏极连接；

晶体管P19的漏极与晶体管N4的漏极连接；

晶体管P20的漏极与晶体管N5的漏极连接；

晶体管P6的漏极与晶体管P8的源极连接，晶体管P8的漏极与晶体管N8的漏极连接；

晶体管P14的源极接电源正极，晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管P16的源极连接，晶体管N9的源极与晶体管N10的漏极连接，晶体管N10的源极与晶体管N11的漏极连接，晶体管N11的源极接电源地。

优选的是，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

优选的是，当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5和Q；

当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X6和Q。

优选的是，所述的小型抗双节点翻转的D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P10 至P13均打开，PMOS晶体管P3、P5、P6和P8均打开，PMOS晶体管P1、P2、P4和 P7均关闭，NMOS晶体管N1、N2、N4和N8均打开，而NMOS晶体管N3、N5、N6 和N7均关闭，这将导致节点X5＝1，X6＝0，然后，PMOS晶体管P17和P19将打开，PMOS 晶体管P18和P20将关闭，因此，X1＝X3＝X6＝0，X2＝X4＝X5＝1，此时，PMOS晶体管 P9和NMOS晶体管N12被打开，且NMOS晶体管N10和N11也被打开，而PMOS晶体管P14和P15被关闭，但是，由于NMOS晶体管N9和PMOS晶体管P16也被关闭，所以输出信号Q＝0；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P9至 P13关闭，NMOS晶体管N9将打开，这时输出信号Q的输出端将直接通过导通的NMOS 晶体管N9至N11连接到电源地，由于锁存器内部锁存，所以输出信号Q＝0将会一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS管P10至N13 均打开，PMOS管P1、P2、P4和P7均打开，PMOS晶体管P3、P5、P6和P8均关闭， NMOS晶体管N3、N5、N6和N7均打开，而NMOS晶体管N1、N2、N4，N8均关闭，这将导致节点X5＝0，X6＝1，然后，PMOS晶体管P18和P20将打开，PMOS晶体管P17 和P19将关闭，因此，X1＝X3＝X6＝1，X2＝X4＝X5＝0，此时，PMOS晶体管P9和NMOS 晶体管N12被打开，且PMOS晶体管P14和P15也被打开，而NMOS晶体管N10和N11 被关闭，由于NMOS晶体管N9和PMOS晶体管P16被关闭，所以输出信号Q＝1；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P9至 P13关闭，PMOS晶体管P16将打开，这时输出信号Q的输出端将直接通过导通的PMOS 晶体管P14至P16连接到电源地，由于锁存器内部锁存，所以输出信号Q＝1将会一直锁存，且不受到输入信号D变化的影响。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4和X6可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3和X5可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的输入信号D的具体输入值无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述小型抗双节点翻转的D锁存器容错工作状态分析如下：当时钟信号CLK＝1，CLKN＝0，6个内部节点 X1＝X3＝X6＝1，X2＝X4＝X5＝0，输出节点Q＝1，此时，该锁存器的内部敏感节点有4个，为X2、X4、X6和Q，上述4个敏感节点中的任意一个或两个敏感节点发生翻转时的具体情形如下：

1、当节点X2被翻转到1的时候，NMOS晶体管N4将打开，PMOS晶体管P1和P2 被关闭，但是，由于PMOS晶体管P19是关闭的，所以其它节点将不会受到影响，一直维持原来的状态，因此，PMOS晶体管P18和NMOS晶体管N3将会一直导通，所以节点X2将会被拉回到原来的0状态，输出节点Q的状态不会改变。

2、当节点X4被轰击发生翻转的时候，PMOS晶体管P4和P7关闭，NMOS晶体管 N2打开，X6节点状态保持不变，因此，PMOS晶体管P17一直为关闭状态，节点X1不会受到影响，由于PMOS晶体管P20和NMOS晶体管N5一直处于开启状态，所以节点 X4可以被拉回到原来的状态，输出节点Q的状态不会改变。

3、当节点X6被轰击变为0的时候，将导致PMOS晶体管P17和P19暂时开启，同时将会暂时关闭NMOS晶体管N6，节点X5的状态保持不变，使得PMOS晶体管P18和 P20将会一直开启，但是由于节点X1～X4的状态没有发生变化，PMOS晶体管P1和P7、 NMOS晶体管N7一直开启，因此，节点X6将会被拉回1，输出节点Q的状态不会改变。

4、当节点Q被轰击而发生改变的时候，由于内部X1～X4节点的状态没有发生变化，所以节点Q翻转的值可以被恢复，仅仅产生一个可恢复的毛刺。

5、当节点X2和X4发生状态改变的时候，PMOS晶体管P1和P7关闭，NMOS晶体管N4和N2打开；但是，由于节点X5和X6的状态不会改变，因此，PMOS晶体管 P17～P20的状态也不会发生改变，结果，节点X1和X3的状态将不会改变，这将使得NMOS 晶体管N3和N5一直开启，因此，X2和X4节点的状态将会被恢复到原来的0状态，输出节点Q的状态不会改变。

6、当节点X2和X6发生状态改变的时候，PMOS晶体管P1和P2将被关闭，NMOS 晶体管N4将被打开，PMOS晶体管P17和P19暂时开启，同时将会暂时关闭NMOS晶体管N6，因此，节点X5的状态保持不变，使得PMOS晶体管P18和P20将会一直开启，但是，由于节点X1状态未发生改变，因此，NMOS晶体管N3将会一直开启，节点X2 将会被拉回到原来的0，PMOS晶体管P1将会被打开，节点X6将会通过导通的PMOS 晶体管P1、P7和NMOS晶体管N7拉回1，最终输出节点Q的状态不会改变。

7、当节点X4和X6发生状态改变的时候，PMOS晶体管P4和P7将被关闭，NMOS 晶体管N2将被打开，PMOS晶体管P17和P19暂时开启，同时将会暂时关闭NMOS晶体管N6，因此，节点X5的状态保持不变，使得PMOS晶体管P18和P20将会一直开启，但是，由于节点X3状态未发生改变，因此，NMOS晶体管N5将会一直开启，节点X4 将会被拉回到原来的0，PMOS晶体管P7将会被打开，节点X6将会通过导通的PMOS 晶体管P1、P7和NMOS晶体管N7拉回1，最终输出节点Q的状态不会改变。

8、当节点X2和Q发生状态改变的时候，NMOS晶体管N4将打开；PMOS晶体管 P1和P2被关闭；但是，由于PMOS晶体管P19是关闭的，所以其它节点将不会受到影响，一直维持原来的状态。因此，PMOS晶体管P18和NMOS晶体管N3将会一直导通，所以节点X2将会被拉回到原来的0状态，由于内部节点X1～X4的状态没有发生变化，所以节点Q翻转的值可以被恢复。

9、当节点X4和Q发生状态改变的时候，PMOS晶体管P4和P7关闭，NMOS晶体管N2打开，节点X6状态保持不变，因此，PMOS晶体管P17一直为关闭状态，节点X1 不会受到影响，由于PMOS晶体管P20和NMOS晶体管N5一直处于开启状态，所以节点X4可以被拉回到原来的状态，由于内部节点X1～X4的状态没有发生变化，所以节点 Q翻转的值可以被恢复。

10、当节点X6和Q发生状态改变的时候，将导致PMOS晶体管P17和P19暂时开启，同时将会暂时关闭NMOS晶体管N6，节点X5的状态保持不变，使得PMOS晶体管 P18和P20将会一直开启，但是由于节点X1～X4的状态没有发生变化，PMOS晶体管P1 和P7、NMOS晶体管N7一直开启，因此，节点X6将会被拉回1，由于内部节点X1～X4 的状态没有发生变化，所以节点Q翻转的值可以被恢复。

本发明带来的有益效果是，本发明只需要32个晶体管和4个敏感节点，不仅在使用晶体管的数量上更少，而且还由于使用了更多的NMOS，进一步缩小了尺寸，因此，具有更小的面积和功耗开销，这主要归因于本发明并没有仅仅依靠单纯的增加晶体管来实现容错功能，而是从翻转的物理本质出发，利用其翻转脉冲的本质来减少敏感节点的，这就导致使用晶体管数被大大的降低，从而使其面积也被减小。本发明适用于对面积和延迟具有特殊要求的应用中，如核电站中。

附图说明

图1为本发明所述的小型抗双节点翻转的D锁存器的原理示意图；

图2为本发明所述的小型抗双节点翻转的D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的小型抗双节点翻转的D锁存器，包括20个PMOS晶体管P1至P20和12个NMOS晶体管N1至N12；

晶体管N12的漏极、晶体管P9的源极、晶体管P10的源极和晶体管P12的源极连接后，作为锁存器的输入信号D的输入端；

晶体管P11的源极和晶体管P13的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管P9的栅极、晶体管P10至P13的栅极和晶体管N9的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管N12的栅极和晶体管P16的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管N12的源极、晶体管P9的漏极、晶体管P16的漏极和晶体管N9的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1至P6的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P2的栅极、晶体管P3的漏极、晶体管P18的源极、晶体管N4的栅极、晶体管P15的栅极、晶体管N10栅极和晶体管P11的漏极连接后，作为节点X2；

晶体管P1的漏极与晶体管P7的源极连接，晶体管P7的栅极、晶体管P4的栅极、晶体管P5的漏极、晶体管P20的源极、晶体管N8栅极、晶体管N2栅极、晶体管P14 的栅极、晶体管N11栅极和晶体管P13的漏极连接后，作为节点X4；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的栅极、晶体管P2的漏极、晶体管P17的源极、晶体管N3的栅极、晶体管P6的栅极和晶体管P10的漏极连接后，作为节点X1；

晶体管N7的源极、晶体管N1的漏极、晶体管P17的栅极、晶体管P19的栅极和晶体管N6的栅极连接后，作为节点X6；

晶体管N1的栅极、晶体管P18的栅极、晶体管P20的栅极、晶体管N8的源极和晶体管N6的漏极连接后，作为节点X5；

晶体管N1至N6的源极均与电源地连接；

晶体管P17的漏极与晶体管N2的漏极连接；

晶体管P3的栅极、晶体管P4的漏极、晶体管P19的源极、晶体管N5的栅极、晶体管P8的栅极和晶体管P12的漏极连接后，作为节点X3；

晶体管P18的漏极与晶体管N3的漏极连接；

晶体管P19的漏极与晶体管N4的漏极连接；

晶体管P20的漏极与晶体管N5的漏极连接；

晶体管P6的漏极与晶体管P8的源极连接，晶体管P8的漏极与晶体管N8的漏极连接；

晶体管P14的源极接电源正极，晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管P16的源极连接，晶体管N9的源极与晶体管N10的漏极连接，晶体管N10的源极与晶体管N11的漏极连接，晶体管N11的源极接电源地。

本发明只需要32个晶体管和4个敏感节点，因此，具有更小的面积和功耗开销，这主要归因于本发明并没有仅仅依靠单纯的增加晶体管来实现容错功能，而是从翻转的物理本质出发，利用其翻转脉冲的本质来减少敏感节点的，这就导致使用晶体管数被大大的降低，从而使其面积也被减小。但是，本发明的敏感节点都有阈值损失，这将导致其功耗可能比较大。因此，本发明适用于对面积和延迟具有特殊要求的应用中，如核电站中。

进一步的，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

更进一步的，虽然节点共有7个，为X1、X2、X3、X4、X5、X6和Q，但是根据锁存的值，其敏感节点将是4个，即：

当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5和Q；

当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X6和Q。

本优选实施方式中，锁存器锁存的具体数值与输入信号D的具体数值无关。

更进一步的，所述的小型抗双节点翻转的D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P10 至P13均打开，PMOS晶体管P3、P5、P6和P8均打开，PMOS晶体管P1、P2、P4和 P7均关闭，NMOS晶体管N1、N2、N4和N8均打开，而NMOS晶体管N3、N5、N6 和N7均关闭，这将导致节点X5＝1，X6＝0，然后，PMOS晶体管P17和P19将打开，PMOS 晶体管P18和P20将关闭，因此，X1＝X3＝X6＝0，X2＝X4＝X5＝1，此时，PMOS晶体管 P9和NMOS晶体管N12被打开，且NMOS晶体管N10和N11也被打开，而PMOS晶体管P14和P15被关闭，但是，由于NMOS晶体管N9和PMOS晶体管P16也被关闭，所以输出信号Q＝0；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P9至 P13关闭，NMOS晶体管N9将打开，这时输出信号Q的输出端将直接通过导通的NMOS 晶体管N9至N11连接到电源地，由于锁存器内部锁存，所以输出信号Q＝0将会一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS管P10至N13 均打开，PMOS管P1、P2、P4和P7均打开，PMOS晶体管P3、P5、P6和P8均关闭， NMOS晶体管N3、N5、N6和N7均打开，而NMOS晶体管N1、N2、N4，N8均关闭，这将导致节点X5＝0，X6＝1，然后，PMOS晶体管P18和P20将打开，PMOS晶体管P17 和P19将关闭，因此，X1＝X3＝X6＝1，X2＝X4＝X5＝0，此时，PMOS晶体管P9和NMOS 晶体管N12被打开，且PMOS晶体管P14和P15也被打开，而NMOS晶体管N10和N11 被关闭，由于NMOS晶体管N9和PMOS晶体管P16被关闭，所以输出信号Q＝1；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P9至 P13关闭，PMOS晶体管P16将打开，这时输出信号Q的输出端将直接通过导通的PMOS 晶体管P14至P16连接到电源地，由于锁存器内部锁存，所以输出信号Q＝1将会一直锁存，且不受到输入信号D变化的影响。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4和X6可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3和X5可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

图2显示了小型抗双节点翻转的D锁存器的仿真图。通过该仿真图2，可以看出每当时钟信号CLK＝0时，如果输入信号D发生了变化，输出信号Q也立即跟着变化，实现了从输入到输出的传输；由此看出构造的锁存器的时序功能的正确性；在第二个、第三个和第四个时钟信号CLK＝1时，对里面的单节点和双节点进行故障注入，但是由于其具有良好的容错机制，因此这些翻转都可以被恢复，此时，输出信号Q的值维持不变，由此看出构造的锁存器的时序功能的正确性。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.小型抗双节点翻转的D锁存器，其特征在于，包括20个PMOS晶体管P1至P20和12个NMOS晶体管N1至N12；

晶体管N12的漏极、晶体管P9的源极、晶体管P10的源极和晶体管P12的源极连接后，作为锁存器的输入信号D的输入端；

晶体管P11的源极和晶体管P13的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管P9的栅极、晶体管P10至P13的栅极和晶体管N9的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管N12的栅极和晶体管P16的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管N12的源极、晶体管P9的漏极、晶体管P16的漏极和晶体管N9的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1至P6的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P2的栅极、晶体管P3的漏极、晶体管P18的源极、晶体管N4的栅极、晶体管P15的栅极、晶体管N10栅极和晶体管P11的漏极连接后，作为节点X2；

晶体管P1的漏极与晶体管P7的源极连接，晶体管P7的栅极、晶体管P4的栅极、晶体管P5的漏极、晶体管P20的源极、晶体管N8栅极、晶体管N2栅极、晶体管P14的栅极、晶体管N11栅极和晶体管P13的漏极连接后，作为节点X4；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的栅极、晶体管P2的漏极、晶体管P17的源极、晶体管N3的栅极、晶体管P6的栅极和晶体管P10的漏极连接后，作为节点X1；

晶体管N7的源极、晶体管N1的漏极、晶体管P17的栅极、晶体管P19的栅极和晶体管N6的栅极连接后，作为节点X6；

晶体管N1的栅极、晶体管P18的栅极、晶体管P20的栅极、晶体管N8的源极和晶体管N6的漏极连接后，作为节点X5；

晶体管N1至N6的源极均与电源地连接；

晶体管P17的漏极与晶体管N2的漏极连接；

晶体管P3的栅极、晶体管P4的漏极、晶体管P19的源极、晶体管N5的栅极、晶体管P8的栅极和晶体管P12的漏极连接后，作为节点X3；

晶体管P18的漏极与晶体管N3的漏极连接；

晶体管P19的漏极与晶体管N4的漏极连接；

晶体管P20的漏极与晶体管N5的漏极连接；

晶体管P6的漏极与晶体管P8的源极连接，晶体管P8的漏极与晶体管N8的漏极连接；

晶体管P14的源极接电源正极，晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管P16的源极连接，晶体管N9的源极与晶体管N10的漏极连接，晶体管N10的源极与晶体管N11的漏极连接，晶体管N11的源极接电源地。

2.根据权利要求1所述的小型抗双节点翻转的D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

3.根据权利要求1所述的小型抗双节点翻转的D锁存器，其特征在于，

当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5和Q；

当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X6和Q。

4.根据权利要求1所述的小型抗双节点翻转的D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的小型抗双节点翻转的D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P10至P13均打开，PMOS晶体管P3、P5、P6和P8均打开，PMOS晶体管P1、P2、P4和P7均关闭，NMOS晶体管N1、N2、N4和N8均打开，而NMOS晶体管N3、N5、N6和N7均关闭，这将导致节点X5＝1，X6＝0，然后，PMOS晶体管P17和P19将打开，PMOS晶体管P18和P20将关闭，因此，X1＝X3＝X6＝0，X2＝X4＝X5＝1，此时，PMOS晶体管P9和NMOS晶体管N12被打开，且NMOS晶体管N10和N11也被打开，而PMOS晶体管P14和P15被关闭，但是，由于NMOS晶体管N9和PMOS晶体管P16也被关闭，所以输出信号Q＝0；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P9至P13关闭，NMOS晶体管N9将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N9至N11连接到电源地，由于锁存器内部锁存，所以输出信号Q＝0将会一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS管P10至N13均打开，PMOS管P1、P2、P4和P7均打开，PMOS晶体管P3、P5、P6和P8均关闭，NMOS晶体管N3、N5、N6和N7均打开，而NMOS晶体管N1、N2、N4，N8均关闭，这将导致节点X5＝0，X6＝1，然后，PMOS晶体管P18和P20将打开，PMOS晶体管P17和P19将关闭，因此，X1＝X3＝X6＝1，X2＝X4＝X5＝0，此时，PMOS晶体管P9和NMOS晶体管N12被打开，且PMOS晶体管P14和P15也被打开，而NMOS晶体管N10和N11被关闭，由于NMOS晶体管N9和PMOS晶体管P16被关闭，所以输出信号Q＝1；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P9至P13关闭，PMOS晶体管P16将打开，这时输出信号Q的输出端将直接通过导通的PMOS晶体管P14至P16连接到电源地，由于锁存器内部锁存，所以输出信号Q＝1将会一直锁存，且不受到输入信号D变化的影响。

6.根据权利要求4所述的小型抗双节点翻转的D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4和X6可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3和X5可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

Images