CN111245424A - 面向低功耗应用的抗双节点翻转的d锁存器 - Google Patents

Abstract

面向低功耗应用的抗双节点翻转的D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗双节点翻转的D锁存器需耗费较多晶体管、功耗大和敏感节点多，无法满足在低功耗下应用的问题。本发明仅仅使用了32个晶体管就可以实现对两个节点翻转的恢复容错，可有效降低版图面积和功耗；另外，本发明还采用PMOS串联堆栈的方式进行构造，这种串联堆栈的方式可有效降低电路的功耗。本发明主要应用于低功耗中低频电路中。

Description

面向低功耗应用的抗双节点翻转的D锁存器

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

高能粒子轰击半导体材料后，会沿着入射轨迹产生大量电荷，敏感节点收集电荷，会引起节点电压扰动。如果敏感节点是组合逻辑电路中的节点，就会引发单粒子翻转的效应。如果敏感节点是时序逻辑电路中的节点，那么节点电压的扰动可能会导致电路的逻辑存储状态发生翻转，也会引发单粒子翻转效应。

单粒子翻转是一种常见的软错误，并且随着集成电路工艺尺寸的缩小，器件尺寸逐步减小，节点电容也随之减小，但是电路工作频率的提升，锁存器受辐射效应的影响也越来越大，单粒子翻转对时序逻辑电路的影响也越来越严重。

在器件电荷收集和共享效应的影响下，单粒子翻转已经由传统的只翻转一个节点逐渐变化为两个节点可以同时被翻转。然而，现有的抗两个节点翻转的抗辐射加固D锁存器需要使用较多的晶体管、较大功耗和较多敏感节点才能实现对所有两个节点翻转的恢复，一般需使用70个晶体管；同时，现有技术中集成电路的操作需要在较低功耗下进行，因此，传统的抗双节点翻转的D锁存器无法满足在低功耗下应用的需求，故亟需提供一种适用于低功耗下应用的抗双节点翻转的D锁存器。

发明内容

本发明是为了解决传统的抗双节点翻转的D锁存器需耗费较多晶体管、功耗大和敏感节点多，无法满足在低功耗下应用的问题，本发明提供了一种面向低功耗应用的抗双节点翻转的D锁存器。

面向低功耗应用的抗双节点翻转的D锁存器，包括12个NMOS晶体管N1至N12 和20个PMOS晶体管P1至P20；

晶体管N12的漏极、晶体管P20的源极、晶体管P16的源极和晶体管P18的源极连接后，作为锁存器的输入信号D的输入端；

晶体管P17的源极和晶体管P19的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管P20的栅极、晶体管P16至P19的栅极和晶体管N9的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管N12的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管N12的源极、晶体管P20的漏极、晶体管P15的漏极和晶体管N9的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P5至P12的源极均与电源的正极连接；

晶体管P5的栅极、晶体管N2的栅极、晶体管P9的栅极、晶体管P10的漏极、晶体管P4的源极、晶体管P13的栅极、晶体管N11的栅极和晶体管P19的漏极连接后，作为节点X4；

晶体管P5的漏极、晶体管P6的漏极、晶体管P1的栅极、晶体管N2的源极、晶体管N1的漏极、晶体管N3的栅极、晶体管P3的栅极、晶体管N6的源极、晶体管N5的漏极和晶体管N7的栅极连接后，作为节点X6；

晶体管P6的栅极、晶体管P7的栅极、晶体管P8的漏极、晶体管P2的源极、晶体管N6的栅极、晶体管P14的栅极、晶体管N10的栅极和晶体管P17的漏极连接后，作为节点X2；

晶体管P7的漏极、晶体管P1的源极、晶体管P10的栅极、晶体管P11的栅极、晶体管N4的栅极和晶体管P16的漏极连接后，作为节点X1；

晶体管P1的漏极与晶体管N2的漏极连接；

晶体管N1的栅极、晶体管P2的栅极、晶体管N4的源极、晶体管N3的漏极、晶体管N5的栅极、晶体管P4的栅极、晶体管N8的源极、晶体管N7的漏极、晶体管P11的漏极和晶体管P12的漏极连接后，作为节点X5；

晶体管N1的源极、晶体管N3的源极、晶体管N5的源极和晶体管N7的源极均与电源地连接；

晶体管P8的栅极、晶体管P9的漏极、晶体管P3的源极、晶体管N8的栅极、晶体管P12的栅极和晶体管P18的漏极连接后，作为节点X3；

晶体管P2的漏极与晶体管N4的漏极连接；

晶体管P3的漏极与晶体管N6的漏极连接；

晶体管P4的漏极与晶体管N8的漏极连接；

晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N9的源极与晶体管N10的漏极连接，晶体管N10的源极与晶体管N11的漏极连接，晶体管N11的源极接电源地。

优选的是，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

优选的是，当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5、X6和Q；

当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X5、X6和Q。

优选的是，所述的面向低功耗应用的抗双节点翻转的D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P16 至P19均打开，NMOS晶体管N3、N4、N7和N8均打开，NMOS晶体管N1、N2、N5 和N6均关闭，PMOS晶体管P2、P4、P5、P6、P7和P9均打开，而PMOS晶体管P1、 P3、P8、P10、P11和P12均关闭，这将导致节点X1＝X3＝X6＝1，X2＝X4＝X5＝0，此时， PMOS晶体管P20和NMOS晶体管N12被打开，且PMOS晶体管P13和P14也被打开，而NMOS晶体管N10和N11被关闭，但是，由于NMOS晶体管N9和PMOS晶体管P15 也被关闭，所以输出信号Q＝1；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P16 至P20和NMOS管N12均关闭，PMOS晶体管P15将打开，这时候输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，所以锁存器的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P16 至P19均打开，NMOS晶体管N1、N2、N5和N6均打开，NMOS晶体管N3、N4、N7 和N8关闭，PMOS晶体管P1、P3、P8、P10、P11和P12均打开，而PMOS晶体管P2、 P4、P5、P6、P7和P9被关闭，这将导致节点X1＝X3＝X6＝0，X2＝X4＝X5＝1，PMOS晶体管P20和NMOS晶体管N12被打开，且NMOS晶体管N10和N11也被打开，而PMOS 晶体管P13和P14被关闭，由于NMOS晶体管N9和PMOS晶体管P15被关闭，所以输出信号Q＝0；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P16 至P20和NMOS晶体管N12均关闭，NMOS晶体管N9将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N9至N11连接到电源地，由于锁存器内部锁存，所以锁存器的输出信号Q＝0将一直锁存，且不受输入信号D变化的影响。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2和X4可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X5、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1和X3可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的输入信号D的具体输入值无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述面向低功耗应用的抗双节点翻转的D锁存器容错工作状态分析如下：当时钟信号CLK＝1，CLKN＝0，6个内部节点X1＝X3＝X6＝1，X2＝X4＝X5＝0，Q＝1，此时，该锁存器的内部敏感节点有5个，为X2、 X4、X5，X6和Q，上述5个敏感节点中的任意一个或两个敏感节点发生翻转时的具体情形如下：

1、当节点X2被翻转到1的时候，PMOS晶体管P6、P7关闭，但是，由于其它节点将不会受到影响，一直维持原来的状态，因此，PMOS晶体管P2和NMOS晶体管N4、 N3将会一直导通，所以节点X2将会被拉回到原来的0状态，输出节点Q的状态不会改变。

2、当节点X4被轰击发生翻转的时候，PMOS晶体管P9、P5关闭，但是，由于其它节点将不会受到影响，一直维持原来的状态，因此，PMOS晶体管P4和NMOS晶体管 N8、N7将会一直导通，所以节点X4将会被拉回到原来的0状态，输出节点Q的状态不会改变。

3、当节点X5被轰击变为1的时候，将导致NMOS晶体管N5和N1暂时开启，同时将会暂时关闭PMOS晶体管P4和P2，节点X6的状态保持不变，使得NMOS晶体管 N3和N7将会一直开启，但是由于节点X1～X4的状态没有发生变化，PMOS晶体管P5 和P6一直开启，因此，节点X5将会被下拉回0，输出节点Q的状态不会改变。

4、当节点X6被轰击变为0的时候，NMOS晶体管N3、N7将被关闭，PMOS晶体管P1、P3将被打开。但是由于节点X1～X4的状态没有发生变化，所以PMOS晶体管P5 和P6将会一直打开，并恢复节点X6。

5、当节点Q被轰击后，由于节点X1至X6都没有发生改变，所以这个翻转很容易被恢复。

6、当节点X2和X4发生状态改变的时候，PMOS晶体管P5、P6、P7和P9被关闭，但是，由于节点X5和X6的状态不会改变，因此，PMOS晶体管P2、P4和NMOS晶体管N4、N3、N8、N7的状态也不会发生改变，一直打开，结果，节点X2和X4的状态将会被恢复到原来的0状态，输出节点Q的状态不会改变。

7、当节点X2和X5发生状态改变的时候，PMOS晶体管P6、P7关闭，NMOS晶体管N5和N1暂时开启，同时将会暂时关闭PMOS晶体管P4和P2，节点X6的状态保持不变，使得NMOS晶体管N3和N7将会一直开启，但是由于节点X4的状态没有发生变化，PMOS晶体管P5一直开启，并恢复节点X5到0，然后重新打开P2，使得节点X2 也可以恢复，因此，最终输出节点Q的状态不会改变。

8、当节点X2和X6发生状态改变的时候，PMOS晶体管P6、P7关闭，NMOS晶体管N3、N7将被关闭，PMOS晶体管P1、P3将被打开，但是由于节点X4的状态没有发生变化，PMOS晶体管P5一直开启，并恢复节点X6到1，然后重新打开N3，使得节点 X2也可以恢复，因此，最终输出节点Q的状态不会改变。

9、当节点X4和X5发生状态改变的时候，PMOS晶体管P9、P5关闭，NMOS晶体管N5和N1暂时开启，同时将会暂时关闭PMOS晶体管P4和P2，节点X6的状态保持不变，使得NMOS晶体管N3和N7将会一直开启，但是，由于节点X2的状态没有发生变化，PMOS晶体管P6一直开启，并恢复节点X5到0，然后重新打开P4，使得节点X4 也可以恢复，因此，最终输出节点Q的状态不会改变。

10、当节点X4和X6发生状态改变的时候，PMOS晶体管P9、P5关闭，NMOS晶体管N3、N7将被关闭，PMOS晶体管P1、P3将被打开，但是由于节点X2的状态没有发生变化，PMOS晶体管P6一直开启，并恢复节点X6到1，然后重新打开N7，使得节点X4也可以恢复，因此，最终输出节点Q的状态不会改变。

11、当节点X2和Q发生状态改变的时候，PMOS晶体管P6、P7关闭，但是，由于其它节点将不会受到影响，一直维持原来的状态，因此，PMOS晶体管P2和NMOS晶体管N4、N3将会一直导通，所以节点X2将会被拉回到原来的0状态，节点Q的翻转可以通过P13～P15来恢复。

12、当节点X4和Q发生状态改变的时候，PMOS晶体管P9、P5关闭，但是，由于其它节点将不会受到影响，一直维持原来的状态，因此，PMOS晶体管P4和NMOS晶体管N8、N7将会一直导通，所以节点X4将会被拉回到原来的0状态，节点Q的翻转可以通过P13～P15来恢复。

13、当节点X5和Q发生状态改变的时候，将导致NMOS晶体管N5和N1暂时开启，同时将会暂时关闭PMOS晶体管P4和P2，节点X6的状态保持不变，使得NMOS晶体管N3和N7将会一直开启，但是由于X1～X4节点的状态没有发生变化，PMOS晶体管 P5和P6一直开启，因此，节点X5将会被下拉回0，节点Q的翻转可以通过P13～P15来恢复。

14、当节点X6和Q发生状态改变的时候，NMOS晶体管N3、N7将被关闭，PMOS 晶体管P1、P3将被打开，但是由于节点X1～X4的状态没有发生变化，所以PMOS晶体管P5和P6将会一直打开，并恢复节点X6，节点Q的翻转可以通过P13～P15来恢复。

本发明带来的有益效果是，本发明仅仅使用了32个晶体管就可以实现对两个节点翻转的恢复容错，因此，可有效降低版图面积和功耗，敏感节点数较少；另外，进一步的，本发明还采用PMOS串联堆栈的方式进行构造，例如：PMOS晶体管P7和P1，PMOS 晶体管P8和P2，PMOS晶体管P9和P3以及PMOS晶体管P10和P4，以上组合均采用串联堆栈的方式进行连接，这种串联堆栈的方式可有效降低电路的功耗，因此，从以上两方面降低锁存器的功耗，从而使得本发明D锁存器可直接应用于低功耗环境中。

虽然本发明使得输入信号D可直接通过晶体管P20和N12构造的传输门传输到输出信号D的输出端，具有较小的传输延迟，但是，由于PMOS管载流子速度较低，因此，其传输速度比使用NMOS管构造要小，因此，本发明更多的是应用于低功耗中低频电路中。

附图说明

图1为本发明所述的面向低功耗应用的抗双节点翻转的D锁存器的原理示意图；

图2为本发明所述的面向低功耗应用的抗双节点翻转的D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的面向低功耗应用的抗双节点翻转的D锁存器，包括12个NMOS晶体管N1至N12和20个PMOS晶体管P1至P20；

晶体管N12的漏极、晶体管P20的源极、晶体管P16的源极和晶体管P18的源极连接后，作为锁存器的输入信号D的输入端；

晶体管P17的源极和晶体管P19的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管P20的栅极、晶体管P16至P19的栅极和晶体管N9的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管N12的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管N12的源极、晶体管P20的漏极、晶体管P15的漏极和晶体管N9的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P5至P12的源极均与电源的正极连接；

晶体管P5的栅极、晶体管N2的栅极、晶体管P9的栅极、晶体管P10的漏极、晶体管P4的源极、晶体管P13的栅极、晶体管N11的栅极和晶体管P19的漏极连接后，作为节点X4；

晶体管P5的漏极、晶体管P6的漏极、晶体管P1的栅极、晶体管N2的源极、晶体管N1的漏极、晶体管N3的栅极、晶体管P3的栅极、晶体管N6的源极、晶体管N5的漏极和晶体管N7的栅极连接后，作为节点X6；

晶体管P6的栅极、晶体管P7的栅极、晶体管P8的漏极、晶体管P2的源极、晶体管N6的栅极、晶体管P14的栅极、晶体管N10的栅极和晶体管P17的漏极连接后，作为节点X2；

晶体管P7的漏极、晶体管P1的源极、晶体管P10的栅极、晶体管P11的栅极、晶体管N4的栅极和晶体管P16的漏极连接后，作为节点X1；

晶体管P1的漏极与晶体管N2的漏极连接；

晶体管N1的栅极、晶体管P2的栅极、晶体管N4的源极、晶体管N3的漏极、晶体管N5的栅极、晶体管P4的栅极、晶体管N8的源极、晶体管N7的漏极、晶体管P11的漏极和晶体管P12的漏极连接后，作为节点X5；

晶体管N1的源极、晶体管N3的源极、晶体管N5的源极和晶体管N7的源极均与电源地连接；

晶体管P8的栅极、晶体管P9的漏极、晶体管P3的源极、晶体管N8的栅极、晶体管P12的栅极和晶体管P18的漏极连接后，作为节点X3；

晶体管P2的漏极与晶体管N4的漏极连接；

晶体管P3的漏极与晶体管N6的漏极连接；

晶体管P4的漏极与晶体管N8的漏极连接；

晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N9的源极与晶体管N10的漏极连接，晶体管N10的源极与晶体管N11的漏极连接，晶体管N11的源极接电源地。

本发明仅仅使用了32个晶体管就可以实现对两个节点翻转的恢复容错，结构简单，可有效降低版图面积和功耗；另外，本发明还采用PMOS串联堆栈的方式进行构造，这种串联堆栈的方式可进一步降低电路的功耗，例如，PMOS晶体管P7和P1进行串联堆栈连接，PMOS晶体管P8和P2进行串联堆栈连接，PMOS晶体管P9和P3进行串联堆栈连接以及PMOS晶体管P10和P4进行串联堆栈连接，因此，本发明从以上两方面降低锁存器的功耗，从而使得本发明可直接应用于低功耗环境中。

本发明可实现对任意一个或两个敏感节点发生翻转时的恢复。

进一步的，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

更进一步的，虽然节点共有7个，为X1、X2、X3、X4、X5、X6和Q，但是根据锁存的值，其敏感节点将是5个，即：

当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5、X6和Q；

当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X5、X6和Q。

本优选实施方式中，锁存器锁存的具体数值与输入信号D的具体数值无关。

更进一步的，所述的面向低功耗应用的抗双节点翻转的D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P16 至P19均打开，NMOS晶体管N3、N4、N7和N8均打开，NMOS晶体管N1、N2、N5 和N6均关闭，PMOS晶体管P2、P4、P5、P6、P7和P9均打开，而PMOS晶体管P1、 P3、P8、P10、P11和P12均关闭，这将导致节点X1＝X3＝X6＝1，X2＝X4＝X5＝0，此时， PMOS晶体管P20和NMOS晶体管N12被打开，且PMOS晶体管P13和P14也被打开，而NMOS晶体管N10和N11被关闭，但是，由于NMOS晶体管N9和PMOS晶体管P15 也被关闭，所以输出信号Q＝1；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P16 至P20和NMOS管N12均关闭，PMOS晶体管P15将打开，这时候输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，所以锁存器的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P16 至P19均打开，NMOS晶体管N1、N2、N5和N6均打开，NMOS晶体管N3、N4、N7 和N8关闭，PMOS晶体管P1、P3、P8、P10、P11和P12均打开，而PMOS晶体管P2、 P4、P5、P6、P7和P9被关闭，这将导致节点X1＝X3＝X6＝0，X2＝X4＝X5＝1，PMOS晶体管P20和NMOS晶体管N12被打开，且NMOS晶体管N10和N11也被打开，而PMOS 晶体管P13和P14被关闭，由于NMOS晶体管N9和PMOS晶体管P15被关闭，所以输出信号Q＝0；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P16 至P20和NMOS管N12均关闭，NMOS晶体管N9将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N9至N11连接到电源地，由于锁存器内部锁存，所以锁存器的输出信号Q＝0将一直锁存，且不受输入信号D变化的影响。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2和X4可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X5、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1和X3可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

图2显示了面向低功耗应用的抗双节点翻转的D锁存器的仿真图。图2中在每个时钟信号CLK＝0的时候，当输入信号D变化后，输出信号Q也跟着变化，即实现了Q＝D 的功能，由此可看出所构造的锁存器的时序功能的正确性，在第二个、第三个和第四个时钟信号CLK＝1的时候，进行单节点和双节点故障注入，可以发现，这些节点发生的翻转都能被恢复，因此节点Q将持续保持原有的锁存值，由此可看出所构造的锁存器的容错功能的正确性。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.面向低功耗应用的抗双节点翻转的D锁存器，其特征在于，包括12个NMOS晶体管N1至N12和20个PMOS晶体管P1至P20；

晶体管N12的漏极、晶体管P20的源极、晶体管P16的源极和晶体管P18的源极连接后，作为锁存器的输入信号D的输入端；

晶体管P17的源极和晶体管P19的源极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管P20的栅极、晶体管P16至P19的栅极和晶体管N9的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管N12的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管N12的源极、晶体管P20的漏极、晶体管P15的漏极和晶体管N9的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P5至P12的源极均与电源的正极连接；

晶体管P5的栅极、晶体管N2的栅极、晶体管P9的栅极、晶体管P10的漏极、晶体管P4的源极、晶体管P13的栅极、晶体管N11的栅极和晶体管P19的漏极连接后，作为节点X4；

晶体管P5的漏极、晶体管P6的漏极、晶体管P1的栅极、晶体管N2的源极、晶体管N1的漏极、晶体管N3的栅极、晶体管P3的栅极、晶体管N6的源极、晶体管N5的漏极和晶体管N7的栅极连接后，作为节点X6；

晶体管P6的栅极、晶体管P7的栅极、晶体管P8的漏极、晶体管P2的源极、晶体管N6的栅极、晶体管P14的栅极、晶体管N10的栅极和晶体管P17的漏极连接后，作为节点X2；

晶体管P7的漏极、晶体管P1的源极、晶体管P10的栅极、晶体管P11的栅极、晶体管N4的栅极和晶体管P16的漏极连接后，作为节点X1；

晶体管P1的漏极与晶体管N2的漏极连接；

晶体管N1的栅极、晶体管P2的栅极、晶体管N4的源极、晶体管N3的漏极、晶体管N5的栅极、晶体管P4的栅极、晶体管N8的源极、晶体管N7的漏极、晶体管P11的漏极和晶体管P12的漏极连接后，作为节点X5；

晶体管N1的源极、晶体管N3的源极、晶体管N5的源极和晶体管N7的源极均与电源地连接；

晶体管P8的栅极、晶体管P9的漏极、晶体管P3的源极、晶体管N8的栅极、晶体管P12的栅极和晶体管P18的漏极连接后，作为节点X3；

晶体管P2的漏极与晶体管N4的漏极连接；

晶体管P3的漏极与晶体管N6的漏极连接；

晶体管P4的漏极与晶体管N8的漏极连接；

晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N9的源极与晶体管N10的漏极连接，晶体管N10的源极与晶体管N11的漏极连接，晶体管N11的源极接电源地。

2.根据权利要求1所述的面向低功耗应用的抗双节点翻转的D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

3.根据权利要求1所述的面向低功耗应用的抗双节点翻转的D锁存器，其特征在于，

当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5、X6和Q；

当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X5、X6和Q。

4.根据权利要求1所述的面向低功耗应用的抗双节点翻转的D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的面向低功耗应用的抗双节点翻转的D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P16至P19均打开，NMOS晶体管N3、N4、N7和N8均打开，NMOS晶体管N1、N2、N5和N6均关闭，PMOS晶体管P2、P4、P5、P6、P7和P9均打开，而PMOS晶体管P1、P3、P8、P10、P11和P12均关闭，这将导致节点X1＝X3＝X6＝1，X2＝X4＝X5＝0，此时，PMOS晶体管P20和NMOS晶体管N12被打开，且PMOS晶体管P13和P14也被打开，而NMOS晶体管N10和N11被关闭，但是，由于NMOS晶体管N9和PMOS晶体管P15也被关闭，所以输出信号Q＝1；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P16至P20和NMOS管N12均关闭，PMOS晶体管P15将打开，这时候输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，所以锁存器的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝0，则CLKN＝1时，锁存器处于导通状态，此时，PMOS晶体管P16至P19均打开，NMOS晶体管N1、N2、N5和N6均打开，NMOS晶体管N3、N4、N7和N8关闭，PMOS晶体管P1、P3、P8、P10、P11和P12均打开，而PMOS晶体管P2、P4、P5、P6、P7和P9被关闭，这将导致节点X1＝X3＝X6＝0，X2＝X4＝X5＝1，PMOS晶体管P20和NMOS晶体管N12被打开，且NMOS晶体管N10和N11也被打开，而PMOS晶体管P13和P14被关闭，由于NMOS晶体管N9和PMOS晶体管P15被关闭，所以输出信号Q＝0；

(2)当CLK＝1，则CLKN＝0时，锁存器进入锁存状态，此时，PMOS晶体管P16至P20和NMOS晶体管N12均关闭，NMOS晶体管N9将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N9至N11连接到电源地，由于锁存器内部锁存，所以锁存器的输出信号Q＝0将一直锁存，且不受输入信号D变化的影响。

6.根据权利要求4所述的面向低功耗应用的抗双节点翻转的D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为高电平“1”，锁存器锁存低电平“0”时，锁存器的敏感节点为X1、X3、X5、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2和X4可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为高电平“1”，锁存器锁存高电平“1”时，锁存器的敏感节点为X2、X4、X5、X6和Q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1和X3可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

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