CN110838834B

CN110838834B - 一种抗单粒子翻转加固的改进型quatro d触发器

Info

Publication number: CN110838834B
Application number: CN201911095387.2A
Authority: CN
Inventors: 吴振宇; 岳铮筝; 刘毅; 刘秀清; 倪昊睿; 王希望
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2019-11-11
Filing date: 2019-11-11
Publication date: 2021-07-23
Anticipated expiration: 2039-11-11
Also published as: CN110838834A

Abstract

一种抗单粒子翻转加固的改进型QUATRO D触发器，涉及抗辐射集成电路，包括锁存器；所述锁存器由钟控单元和存储单元组成；其特征在于：所述锁存器包括依次电连接的主级锁存器和从级锁存器；所述存储单元为加固的QUATRO存储单元。在保证电路逻辑功能的前提下，设计了仅由10个晶体管构成的加固存储电路，使D触发器的单粒子翻转临界值和传统QUATRO D触发器相比增大约180%‑210%左右，提升了整个电路的抗辐射性能。同时，延时、功耗和晶体管数量仅为传统QUATRO D触发器的110%左右。

Description

一种抗单粒子翻转加固的改进型QUATRO D触发器

技术领域

本发明涉及抗辐射集成电路，具体为一种抗单粒子翻转加固的改进型QUATROD触发器电路。

背景技术

随着集成电路工艺快速发展，电源电压和器件尺寸不断减小，导致时序器件如D触发器电路节点电容随之减小，节点存储的电荷剧烈下降，集成电路内部节点对辐射效应的敏感度急剧增大，当高能粒子轰击电路的敏感节点时，产生的电荷被敏感节点收集引起节点的逻辑状态发生改变，也就是单粒子翻转（Single Event Upset，SEU），它严重影响了电路的可靠性。

现有技术通过系统级加固、工艺级加固（Radiation Hardened By Process ，RHBP）和电路级加固（Radiation Hardened By Design ，RHBD）三种方法，实现对D触发器存储单元在辐射环境下的优化。系统级加固是存储单元中一种常用的加固技术，它通过逻辑判决对已经发生错误的信息进行纠错检错，它的优点是成本低，但是不能进行多比特位纠错，同时增加了读写延时和面积开销，不能用于高速存储结构中。工艺级加固采用如SOI工艺等特殊工艺降低器件敏感性，增加P阱的掺杂浓度等，但是工艺成本高和制造周期长。电路级加固通过多管单元对存储信息进行冗余保存，面积小，不依赖于SOI工艺等特殊工艺，其工艺成本较低，因此具有更好的研究、应用前景。

目前，电路级加固通常采用DICE结构的存储单元和QUATRO结构的存储单元的方式。其中，DICE结构采用双互锁形式，可以有效抑制单粒子翻转。和QUATRO单元对比，DICE单元功耗更低，但面积效率也降低。同时，在纳米工艺下DICE单元应用于D触发器的加固效果开始急剧下降，在高线性能量转移值（LET）下，如果不特别分离DICE单元的敏感节点对，以避免电荷共享问题，DICE单元抗辐射性能的表现甚至可能会低于QUATRO单元。QUATRO结构的存储单元每个节点连接到两个PFET（或NFET）器件的栅极上，基于反馈机制使每个节点都受到两个存储节点控制，因此一个存储节点翻转后不能立刻传播到电路中，对其他节点产生影响的几率降低，而其他节点存储的正确值使该节点电压逐渐恢复初始值。通过对传统QUATRO D触发器电路的单粒子敏感性分析发现，其锁存单元结构中存在敏感节点，一旦受到辐射干扰会使整个电路逻辑发生错误，对器件的可靠性产生较大影响。

发明内容

本发明旨在解决上述问题，提供一种针对敏感节点进行加固设计来提升传统QUATROD触发器电路的抗单粒子翻转能力的一种抗单粒子翻转加固的改进型QUATRO D触发器电路。

本发明所述抗单粒子翻转加固的改进型QUATRO D触发器，包括锁存器；所述锁存器由钟控单元和存储单元组成；所述锁存器包括依次电连接的主级锁存器和从级锁存器；所述存储单元为加固的QUATRO存储单元。

进一步，本发明所述抗单粒子翻转加固的改进型QUATRO D触发器，所述加固的QUATRO存储单元包括4个PMOS晶体管和6个NMOS晶体管；所述4个PMOS晶体管分别为第一PMOS晶体管p1、第二PMOS晶体管p2、第三PMOS晶体管p3、第四PMOS晶体管p4；所述6个NMOS晶体管分别为第一NMOS晶体管n1A，第二NMOS晶体管n1B，第三NMOS晶体管n2A，第四NMOS晶体管n2B，第五NMOS晶体管n3，第六NMOS晶体管n4；所述第一PMOS晶体管p1的漏极与第一NMOS晶体管n1A、第二NMOS晶体管n1B的漏极电连接，作为A节点；所述第二PMOS晶体管p2的漏极与第三NMOS晶体管n2A、第四NMOS晶体管n2B的漏极电连接，作为B节点；所述第三PMOS晶体管p3的漏极与第五NMOS晶体管n3的漏极电连接，作为C节点；所述第四PMOS晶体管p4的漏极与第六NMOS晶体管n4的漏极连接，作为D节点；所述第三NMOS晶体管n2A，第四NMOS晶体管n2B和第六NMOS晶体管n4的栅极均与A节点相电连接；所述第一NMOS晶体管n1A，第二NMOS晶体管n1B和第五NMOS晶体管n3的栅极均与B节点相电连接；所述第二PMOS晶体管p2和第四PMOS晶体管p4的栅极均与C节点相电连接；所述第一PMOS晶体管p1和第三PMOS晶体管p3的栅极均与D节点相电连接；所述4个PMOS晶体管的源极都接电源vdd；所述6个NMOS晶体管的源极都接地。

进一步，本发明所述抗单粒子翻转加固的改进型QUATRO D触发器，所述钟控单元包括四个钟控传输门，分别包括第一钟控传输门T1、第二钟控传输门T2、第三钟控传输门T3和第四钟控传输门T4；所述第一钟控传输门T1和第二钟控传输门T2并列设置于对数据信号DATA进行采样的路径上；所述第一钟控传输门T1的输入和输出分别为数据信号DATA和f1；所述第二钟控传输门T2的输入和输出分别为数据信号DATA和f2；所述第三钟控传输门T3设置于B节点控制第一NMOS晶体管n1A、第二NMOS晶体管n1B和第五NMOS晶体管n3的路径上；所述第三钟控传输门T3的输入和输出分别为B和f1；所述第四钟控传输门T4设置于D节点控制第一PMOS晶体管p1和第三PMOS晶体管p3的路径上；所述第四钟控传输门T4输入和输出分别为D和f2。

进一步，本发明所述抗单粒子翻转加固的改进型QUATRO D触发器，所述主级锁存器的A节点与从级锁存器的第三钟控传输门T5相电连接；所述主级锁存器的C节点与从级锁存器的第四钟控传输门T6相电连接；所述从级锁存器的C节点和D节点分别为D触发器的输出Q和反相输出Qbar。

进一步，本发明所述抗单粒子翻转加固的改进型QUATRO D触发器，所述主级锁存器的第一钟控传输门T1、主级锁存器的第二钟控传输门T2、从级锁存器的第三钟控传输门T7、从级锁存器的第四钟控传输门T8中的PMOS晶体管栅极接clk；所述主级锁存器的第三钟控传输门T3、主级锁存器的第四钟控传输门T4、从级锁存器的第一钟控传输门T5、从级锁存器的第二钟控传输门T6中的NMOS晶体管栅极接clk；所述主级锁存器的第一钟控传输门T1、主级锁存器的第二钟控传输门T2中的NMOS晶体管栅极接clkn1；所述主级锁存器的第三钟控传输门T3、主级锁存器的第四钟控传输门T4中的PMOS晶体管栅极接clkn1；所述从级锁存器的第一钟控传输门T5、从级锁存器的第二钟控传输门T6中的PMOS晶体管栅极接clkn2；所述从级锁存器的第三钟控传输门T7、从级锁存器的第四钟控传输门T8中的NMOS晶体管栅极接clkn2。

本发明所述抗单粒子翻转加固的改进型QUATRO D触发器在保证电路逻辑功能的前提下，设计了仅由10个晶体管构成的加固存储电路，使D触发器的单粒子翻转临界值和传统QUATRO D触发器相比增大约180%-210%左右，提升了整个电路的抗辐射性能。同时，延时、功耗和晶体管数量仅为传统QUATRO D触发器的110%左右。

附图说明

图1是本发明所述的D触发器DFF1电路原理图；

图2是本发明所述的D触发器DFF1逻辑功能验证的波形图；

图3是本发明所述的D触发器DFF1的节点B发生SEU仿真波形；

图4是DFF1和DFF2的节点B同时插入峰值为300μA双指数电流的仿真波形。

具体实施方式

下面结合附图和实施例对本发明进行详细说明。

如图1所示为本发明所述的D触发器电路原理图。工艺采用某司FDSOI工艺，电源电压和输入高电平设置为0.4~1.3v，构建多路开关型的主从边沿触发器，主从锁存器采用相同的存储结构。两级锁存器的核心是加固的QUATRO存储单元；所述主级锁存器包括4个PMOS晶体管，分别为主级锁存器第一PMOS晶体管p1、主级锁存器第二PMOS晶体管p2、主级锁存器第三PMOS晶体管p3、主级锁存器第四PMOS晶体管p4；和6个NMOS晶体管分别为主级锁存器第一NMOS晶体管n1A，主级锁存器第二NMOS晶体管n1B，主级锁存器第三NMOS晶体管n2A，主级锁存器第四NMOS晶体管n2B，主级锁存器第五NMOS晶体管n3，主级锁存器第六NMOS晶体管n4。p1的漏极和n1A、n1B的漏极连接，作为A节点；p2的漏极和n2A、n2B的漏极连接，作为B节点；P3的漏极和n3的漏极连接，作为C节点；p4的漏极和n4的漏极连接，作为D节点。A节点连接到n2A、n2B和n4的栅极来控制这3个NMOS晶体管的通断；B节点连接到n1A、n1B和n3的栅极来控制这3个NMOS晶体管的通断；C节点连接到p2和p4的栅极来控制这2个PMOS晶体管的通断；D节点连接p1和p3的栅极来控制这2个PMOS晶体管的通断，4个PMOS晶体管的源极都接电源vdd，6个NMOS晶体管的源极都接地。

所述从锁存器包括4个PMOS晶体管，分别为从级锁存器第一PMOS晶体管p5、从级锁存器第二PMOS晶体管p6、从级锁存器第三PMOS晶体管p7、从级锁存器第四PMOS晶体管p8和6个NMOS晶体管，分别包括从级锁存器第一NMOS晶体管n5A、从级锁存器第二NMOS晶体管n5B、从级锁存器第三NMOS晶体管n6A、从级锁存器第四NMOS晶体管n6B、从级锁存器第五NMOS晶体管n7、从级锁存器第六NMOS晶体管n8；P5的漏极和n5A，n5B的漏极连接，作为A节点，p6的漏极和n6A，n6B的漏极连接，作为B节点，p7的漏极和n7的漏极连接，作为C节点，p8的漏极和n8的漏极连接，作为D节点。A节点连接到n6A、n6B和n8的栅极来控制这3个NMOS晶体管的通断，B节点连接到n5A、n5B和n7的栅极来控制这3个NMOS晶体管的通断，C节点连接到p6和p8的栅极来控制这2个PMOS晶体管的通断，D节点连接p5和p7的栅极来控制这2个PMOS晶体管的通断，4个PMOS晶体管的源极都接电源vdd，6个NMOS晶体管的源极都接地。

主级锁存器在B节点控制3个NMOS晶体管（包括第一NMOS晶体管n1A、第二NMOS晶体管n1B和第五NMOS晶体管n3）的路径上加入1个钟控传输门T3，T3输入输出分别为B和f1；在D节点控制两个PMOS晶体管（包括第一PMOS晶体管p1和第三PMOS晶体管p3）的路径上加入1个钟控传输门T4，T4输入输出分别为D和f2；主级锁存器还加入两个钟控传输门T1和T2对数据DATA进行采样，T1的输入输出分别为DATA和f1，T2的输入输出分别为DATA和f2。

从级锁存器在B2节点控制3个NMOS晶体管的路径上加入1个钟控传输门T7，T7输入输出分别为B2和g1；在D2节点控制两个NMOS晶体管的路径上加入1个钟控传输门T8，T8输入输出分别为D2和g2；从级锁存器还加入两个钟控传输门T5和T6对主级数据进行采样，T5的输入输出分别为A和g1；T6的输入输出分别为C和g2。从级锁存器中的C2节点和D2节点分别是本实施例所述D触发器的输出Q和反相输出Qbar。

T1、T2、T7、T8中的PMOS晶体管p11、p12、p23、p24的栅极和T3、T4、T5、T6中的NMOS晶体管n13、n14、n21、n22的栅极接clk；T1、T2中的NMOS晶体管n11、n12的栅极和T3、T4中的PMOS晶体管p13、p14的栅极接clkn1；T5、T6中的PMOS晶体管p21、p22的栅极和T7、T8中的NMOS晶体管n23、n24的栅极接clkn2。

图2给出了本发明D触发器DFF1功能验证的仿真波形图。时钟信号clk通过两个反相器输出反相时钟信号clkn1和clkn2，在时钟信号clk为低电平时，反相时钟信号为高电平，此时，主级锁存器开启，接受数据信号DATA并输出与数据信号反相的第一级信号A和C，此时从级锁存器处于保持状态，并且不接收第一级信号A和C，而是保存上一个时钟信号clk上升沿采样到的第一级信号，在时钟高电平期间，反相时钟信号clkn1和clkn2是低电平，此时主级锁存器处于保持状态，保存前一个时钟信号clk下降沿采样到的数据DATA，并输出与数据信号DATA反相的第一级信号，从级锁存器开启并接收第一级信号A和C，输出与第一级信号反相的第二级信号Q和Qbar，也就是说D触发器在时钟上升沿完成数据传递。0时刻clk为低电平，主级锁存器传输DATA信号的逻辑1，从锁存器处于保持状态，t1时刻clk从0翻转到1，主级锁存器保持，从锁存器传输主级上一个时钟低电平保持的数值，输出Q在上升沿时刻采样到DATA的逻辑1值，Qbar输出反相信号逻辑0，然后输出保持不变直到下一个时钟的上升沿时刻。

本发明所述的D触发器的主锁存单元抗辐射性能分析：当电路为1态时，B节点是低电位0，此时PMOS管p2截止。p2的漏极PN结反偏而形成的电荷区成为器件SEU敏感区，高能粒子入射所触发的瞬态电流将会导致晶体管漏极电位升高，进而改变该节点的逻辑状态。单粒子翻转导致B点状态变为1时，会使n3和n1A、n1B晶体管打开，导致节点C和A电压降低。C和A的电压低水平驱动节点D电压升高，因此节点B瞬态错误的传播可以最终达到整个单元。当A节点和D节点电压状态分别为1和0，若A节点翻转时，它控制的晶体管n2A、n2B、n4都变为截止，由于相应的p2、p4也是截止状态，所以其他节点电压不会随之发生改变。若D节点翻转时，它控制的晶体管p1、P3都变为截止，由于相应的n1A、n1B、n3也是截止状态，所以其他节点电压不会随之改变。可见，A节点和D节点的逻辑错误不会传输到下一级，并且在瞬态电流之后会逐渐恢复。当C节点的逻辑状态为1，发生单粒子翻转时p2、p4晶体管打开，因NMOS管的下拉能力强于PMOS管的上拉能力，竞争使得B、D仍然保持低电位0。

当电路为0态时，A节点是低电位0，当A节点翻转时，导致n2A、n2B和n4晶体管打开，B、D节点电压下降，B、D节点电压的低水平驱动C节点电压升高，因此节点A瞬态错误可以传播到整个存储单元；B节点和C节点电压状态分别为1和0，由于两个节点发生翻转时会导致其控制的晶体管变为截止，B节点和C节点的逻辑错误不会传输到下一级，并且在瞬态电流之后会逐渐恢复；D节点的逻辑状态为1，它翻转为0时， p1、p3晶体管打开，因为NMOS管的下拉能力强于PMOS管的上拉能力，竞争使得A、C仍然保持低电位0，逻辑错误不会传播到整个存储单元。因此，该电路的辐射性能取决于1态时B节点的抗单粒子翻转能力和0态时A节点的抗单粒子翻转能力。加固存储单元利用并联管n1A和n1B对A节点进行下拉，并联管n2A和n2B对B节点下拉，以增加两个敏感节点A、B节点下拉管的驱动能力，使辐射产生的瞬态脉冲对该节点电压的影响降低，更难导致下一级逻辑状态的变化，实现抗单粒子翻转效应的加固。主级锁存器B节点翻转会直接通过传输门T7和T8导致从级的输出结果也发生翻转，所以主级锁存器B节点翻转比从级锁存器B2节点翻转造成的逻辑错误持续时间长。

如图3所示是本发明所述D触发器DFF1在1态时节点B发生SEU的仿真波形。使用HSPICE对本发明所述D触发器DFF1与传统QUATRO D触发器DFF2进行故障注入仿真（DFF2存储单元为传统QUATRO结构，钟控单元相同），在敏感节点B插入模拟单粒子效应的双指数电流。仿真结果表明，DFF2触发器引起电路不可恢复翻转的最小峰值电流为247 μA，DFF1触发器B节点发生同样翻转的最小峰值电流为475 μA，本发明D触发器抗辐射能力增加到约192.3%，同时晶体管数目增加到约112.5%，功耗增加到约106.7%，建立时间增加到约107.7%，延时增加到约110.5%，如表1所示。

表1 本发明触发器DFF1和传统Quatro D触发器DFF2对比分析情况（电源电压1V）

图4是DFF1和DFF2的节点B同时插入峰值为300 μA双指数电流的仿真波形，在相同故障注入下，DFF2输出发生逻辑错误，而DFF1的翻转阈值则远没有达到，所以保持正确的逻辑值，反映出良好的加固能力。

Claims

1. 一种抗单粒子翻转加固的改进型QUATRO D触发器，包括锁存器；所述锁存器由钟控单元和存储单元组成；其特征在于：所述锁存器包括依次电连接的主级锁存器和从级锁存器；所述存储单元为加固的QUATRO存储单元；所述加固的QUATRO存储单元包括4个PMOS晶体管和6个NMOS晶体管；所述4个PMOS晶体管分别为第一PMOS晶体管p1、第二PMOS晶体管p2、第三PMOS晶体管p3、第四PMOS晶体管p4；所述6个NMOS晶体管分别为第一NMOS晶体管n1A，第二NMOS晶体管n1B，第三NMOS晶体管n2A，第四NMOS晶体管n2B，第五NMOS晶体管n3，第六NMOS晶体管n4；所述第一PMOS晶体管p1的漏极与第一NMOS晶体管n1A、第二NMOS晶体管n1B的漏极电连接，作为A节点；所述第二PMOS晶体管p2的漏极与第三NMOS晶体管n2A、第四NMOS晶体管n2B的漏极电连接，作为B节点；所述第三PMOS晶体管p3的漏极与第五NMOS晶体管n3的漏极电连接，作为C节点；所述第四PMOS晶体管p4的漏极与第六NMOS晶体管n4的漏极连接，作为D节点；所述第三NMOS晶体管n2A，第四NMOS晶体管n2B和第六NMOS晶体管n4的栅极均与A节点相电连接；所述第一NMOS晶体管n1A，第二NMOS晶体管n1B和第五NMOS晶体管n3的栅极均与B节点相电连接；所述第二PMOS晶体管p2和第四PMOS晶体管p4的栅极均与C节点相电连接；所述第一PMOS晶体管p1和第三PMOS晶体管p3的栅极均与D节点相电连接；所述4个PMOS晶体管的源极都接电源vdd；所述6个NMOS晶体管的源极都接地。

2. 根据权利要求1所述抗单粒子翻转加固的改进型QUATRO D触发器，其特征在于：所述钟控单元包括四个钟控传输门，分别包括第一钟控传输门T1、第二钟控传输门T2、第三钟控传输门T3和第四钟控传输门T4；所述第一钟控传输门T1和第二钟控传输门T2并列设置于对数据信号DATA进行采样的路径上；所述第一钟控传输门T1的输入和输出分别为数据信号DATA和f1；所述第二钟控传输门T2的输入和输出分别为数据信号DATA和f2；所述第三钟控传输门T3设置于B节点控制第一NMOS晶体管n1A、第二NMOS晶体管n1B和第五NMOS晶体管n3的路径上；所述第三钟控传输门T3的输入和输出分别为B和f1；所述第四钟控传输门T4设置于D节点控制第一PMOS晶体管p1和第三PMOS晶体管p3的路径上；所述第四钟控传输门T4输入和输出分别为D和f2。

3. 根据权利要求2所述抗单粒子翻转加固的改进型QUATRO D触发器，其特征在于：所述主级锁存器的A节点与从级锁存器的第一钟控传输门T5相电连接；所述主级锁存器的C节点与从级锁存器的第二钟控传输门T6相电连接；所述从级锁存器的C节点和D节点分别为D触发器的输出Q和反相输出Qbar。

4. 根据权利要求3所述抗单粒子翻转加固的改进型QUATRO D触发器，其特征在于：所述主级锁存器的第一钟控传输门T1、主级锁存器的第二钟控传输门T2、从级锁存器的第三钟控传输门T7、从级锁存器的第四钟控传输门T8中的PMOS晶体管栅极接clk；所述主级锁存器的第三钟控传输门T3、主级锁存器的第四钟控传输门T4、从级锁存器的第一钟控传输门T5、从级锁存器的第二钟控传输门T6中的NMOS晶体管栅极接clk；所述主级锁存器的第一钟控传输门T1、主级锁存器的第二钟控传输门T2中的NMOS晶体管栅极接clkn1；所述主级锁存器的第三钟控传输门T3、主级锁存器的第四钟控传输门T4中的PMOS晶体管栅极接clkn1；所述从级锁存器的第一钟控传输门T5、从级锁存器的第二钟控传输门T6中的PMOS晶体管栅极接clkn2；所述从级锁存器的第三钟控传输门T7、从级锁存器的第四钟控传输门T8中的NMOS晶体管栅极接clkn2。