CN111245423A - 具有版图对称性的抗三节点翻转的d锁存器 - Google Patents

Abstract

具有版图对称性的抗三节点翻转的D锁存器，属于集成电路可靠性中的抗核加固领域。解决了现有抗三节点翻转D锁存器需要耗费较多硬件、功耗高、面积大的问题。本发明包括44个NMOS晶体管N1至N44和20个PMOS晶体管P1至P20；晶体管N1至N16和晶体管P1至P8构成单元1，晶体管N17至N32和PMOS晶体管P9至P16构成单元2，且单元1和单元2在电路结构上互为镜像；本发明使用两个交叉连接的单元来实现对所有三个节点翻转的恢复。本发明主要适用于低功耗中的中低频电路。

Description

具有版图对称性的抗三节点翻转的D锁存器

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

近年来，我国的航天航空事业正在飞速发展。从神舟系列飞船到北斗卫星导航系统，到天宫系列空间实验室，再到嫦娥系列探测器和玉兔系列月球车，这意味着我国对宇宙空间的探索越来越广阔。载人航天，卫星遥感通信及定位，太空对接以及月球勘探，我国对于航天航空科技的应用与需求也越来越大。对于工作在太空环境中的集成电路，不仅仅需要其具备集成电路正常的工作性能，还应该能够适应太空中多样的辐射环境。因此，高性能且具有稳定的抗辐射能力的锁存器设计逐渐成为学术界研究的热点。

随着器件翻转的临界电荷降低和器件间距的缩小，器件存储节点更容易发生电荷共享。电荷共享可以导致单个锁存器单元内的多节点翻转，使得传统的加固方法有效性大幅降低。传统的单元级加固方法，如双互锁单元和三模冗余，通常对单粒子引起的单节点扰动免疫，而一旦单个粒子能够引起两个敏感节点同时受干扰，则其抗翻转能力就会消失或降低。为了使得两个敏感节点翻转得到恢复，不得不复制多个电路，通过增加许多额外敏感节点的方式来提高抗两个节点翻转的能力，但是，这种加固方式需要使用许多晶体管，并消耗更多的功耗才能实现。

进一步为了对三个敏感节点进行恢复，则不得不复制更多的电路和敏感节点，一般晶体管个数达到100多个，敏感节点将达到20多个，这将导致巨大的面积开销和功耗开销，以及由于敏感节点数目增加，导致存在各节点翻转的风险增加。因此，以上问题亟需解决。

发明内容

本发明是为了解决现有抗三节点翻转D锁存器需要耗费较多硬件、功耗高、面积大的问题，本发明提供了一种具有版图对称性的抗三节点翻转的D锁存器。

具有版图对称性的抗三节点翻转的D锁存器，包括44个NMOS晶体管N1至N44 和20个PMOS晶体管P1至P20；

晶体管N1至N16和晶体管P1至P8构成单元一，晶体管N17至N32和PMOS晶体管P9至P16构成单元二，且单元一和单元二在版图上对称设置；

晶体管P20的源极、晶体管N44的漏极、晶体管N33的漏极、晶体管N35的漏极、晶体管N37的漏极和晶体管N39的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N34的漏极、晶体管N36的漏极、晶体管N38的漏极和晶体管N40的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N33至N40的栅极、晶体管N44的栅极和晶体管P19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P20的栅极和晶体管N41的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK的输入端输入的信号与时钟信号CLKN的输入端输入的信号相反；

晶体管P19的漏极、晶体管N41的漏极、晶体管P20的漏极和晶体管N44的源极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P17的源极与电源正极连接，晶体管P17的栅极和晶体管N43的栅极连接后，作为节点Z2，晶体管P17的漏极与晶体管P18的源极连接，晶体管P18的栅极和晶体管 N42的栅极连接后，作为节点X2，晶体管P18的漏极与晶体管P19的源极连接，晶体管 N41的源极与晶体管N42的漏极连接，晶体管N42的源极与晶体管N43的漏极连接，晶体管N43的源极接电源地；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极和晶体管P7的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极和晶体管N13至 N15的漏极连接后，作为节点Z5；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N5至N8的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极和晶体管P7 的栅极连接后，作为节点Z6；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极和晶体管N7的栅极均作为节点X4；

晶体管N1的源极、晶体管N9的漏极、晶体管N12的栅极和晶体管N15的栅极连接后，作为节点Z1；

晶体管P4的漏极与晶体管N2的漏极连接；晶体管P4的栅极和晶体管N13的栅极均作为节点X1；

晶体管N2的源极、晶体管N9的栅极、晶体管N10的漏极和晶体管N6的栅极连接后，作为节点Z2；

晶体管P6的漏极与晶体管N3的漏极连接；晶体管P6的栅极和晶体管N8的栅极均作为节点X2；

晶体管N3的源极、晶体管N10的栅极、晶体管N11的漏极和晶体管N16的栅极连接后，作为节点Z3；

晶体管P8的漏极与晶体管N4的漏极连接；晶体管P8的栅极和晶体管N14的栅极均作为节点X3；晶体管N4的源极、晶体管N11的栅极、晶体管N12的漏极和晶体管 N5的栅极连接后，作为节点Z4；

晶体管N5至N16的源极均与电源地连接；

晶体管P9的源极、晶体管P11的源极、晶体管P13的源极和晶体管P15的源极均与电源的正极连接；

晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N18的栅极、晶体管P13的栅极、晶体管P15的漏极、晶体管P16的源极、晶体管N20的栅极和晶体管 N29至N32的漏极连接后，作为节点X5；

晶体管P9的漏极、晶体管P10的源极、晶体管N17的栅极、晶体管N21至N24的漏极、晶体管P11的栅极、晶体管P13的漏极、晶体管P14的源极、晶体管N19的栅极和晶体管P15的栅极连接后，作为节点X6；

晶体管P10的漏极与晶体管N17的漏极连接；晶体管P10的栅极和晶体管N21的栅极均作为节点Z4；

晶体管N17的源极、晶体管N25的漏极、晶体管N28的栅极和晶体管N29的栅极连接后，作为节点X1；

晶体管P12的漏极与晶体管N18的漏极连接；晶体管P12的栅极和晶体管N31的栅极均作为节点Z1；

晶体管N18的源极、晶体管N25的栅极、晶体管N26的漏极和晶体管N24的栅极连接后，作为节点X2；

晶体管P14的漏极与晶体管N19的漏极连接；晶体管P14的栅极和晶体管N22的栅极连接后，作为节点Z2；

晶体管N19的源极、晶体管N26的栅极、晶体管N27的漏极和晶体管N30的栅极连接后，作为节点X3；

晶体管P16的漏极与晶体管N20的漏极连接；晶体管P16的栅极和晶体管N32的栅极均作为节点Z3；

晶体管N20的源极、晶体管N27的栅极、晶体管N28的漏极和晶体管N23的栅极连接后，作为节点X4；

晶体管N21至N32的源极均与电源地连接。

优选的是，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

优选的是，当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X5、X6、Z2、Z4、Z5和Z6；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X6、Z1、Z3、Z5和Z6。

优选的是，所述的具有版图对称性的抗三节点翻转的D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，通过导通的NMOS晶体管 N33至N40，将输入信号D和输入信号DN的值写入到节点X1至X4和节点Z1至Z4，此时，NMOS晶体管N13至N16和N29至N32将被打开，而NMOS晶体管N5至N8和 N21至N24将被关闭，这将导致节点X1＝X3＝Z1＝Z3＝X6＝Z6＝1，X2＝X4＝Z2＝Z4＝X5＝Z5＝0， NMOS晶体管N44和PMOS晶体管P20被打开，且PMOS晶体管P17和P18也被打开，而NMOS晶体管N42和N43被关闭，由于NMOS晶体管N41和PMOS晶体管P19关闭，因此，输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N33 至N40、NMOS晶体管N44和PMOS管P20关闭，PMOS晶体管P19将打开，这时输出信号Q将直接通过导通的PMOS晶体管P17至P19连接到电源正极，由于锁存器内部锁存，因此，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，通过导通的NMOS 晶体管N33至N40将输入信号D和DN的值写入到节点X1至X4和节点Z1至Z4，此时，NMOS晶体管N5至N8和N21至N24将被打开，而NMOS晶体管N13至N16和 N29至N32将被关闭，这将导致节点X1＝X3＝Z1＝Z3＝X6＝Z6＝0，X2＝X4＝Z2＝Z4＝X5＝Z5＝1，NMOS晶体管N44和PMOS晶体管P20被打开，且NMOS晶体管N42和N43也被打开，而PMOS晶体管P17和P18被关闭，由于NMOS晶体管N41和PMOS晶体管P19被关闭，因此，输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N33 至N40、NMOS晶体管N44和PMOS管P20关闭，NMOS晶体管N41将打开，这时输出信号Q将直接通过导通的NMOS晶体管N41至N43连接到电源地，由于锁存器内部锁存，因此，输出信号Q＝0将一直锁存，且不受到输入信号D变化的影响。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X6、Z1、Z3、Z5和Z6，当上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、Z2和Z4 将保持原来的值，且节点X2、X4、Z2和Z4可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X5、X6、Z2、Z4、Z5和Z6，当上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、Z1和Z3 将保持原来的值，且节点X1、X3、Z1和Z3可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的输入信号D的具体数值无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述具有版图对称性的抗三节点翻转的D锁存器容错三节点翻转的工作状态分析如下：当时钟信号CLK＝0，CLKN＝1， 13个内部节点X1＝X3＝Z1＝Z3＝X6＝Z6＝1，X2＝X4＝Z2＝Z4＝X5＝Z5＝0，Q＝1，此时该锁存器的内部敏感节点有8个，分别为X1、X3、X5、X6、Z1、Z3、Z5和Z6，上述8个敏感节点中的任意三个节点发生翻转时的具体情形如下：

(一)如果单元二内发生三节点翻转：

1、当节点X1、X3和X5被翻转，NMOS晶体管N28、N26、N29和N30被关闭； PMOS晶体管P9、P13被关闭，NMOS晶体管N18、N20被打开；但是由于N31和N32 一直打开，所以节点X5很快恢复到0。此时，PMOS晶体管P9、P13将被重新打开，NMOS 晶体管N18、N20将被重新关闭。因此，节点X1和X3将通过导通的P9、P10、N17和P13、P14、N19来恢复。

2、当节点X1、X3和X6被翻转，NMOS晶体管N28、N26、N29、N30被关闭；PMOS 晶体管P11、P15被打开，NMOS晶体管N17、N19被关闭；但是由于N31和N32一直打开，所以节点X5将保持0，并恢复节点X6为1。此时，PMOS晶体管P11、P15将被重新关闭，NMOS晶体管N17、N19将被重新打开。因此，节点X1和X3将通过导通的 P9、P10、N17和P13、P14、N19来恢复。

3、当节点X1、X5和X6被翻转，NMOS晶体管N28、N29被关闭；PMOS晶体管 P9、P13被关闭，NMOS晶体管N18、N20被打开；PMOS晶体管P11、P15被打开，NMOS 晶体管N17、N19被关闭；但是由于P10、P12、P14和P16一直处于原来的状态，因此，节点X2和X4的状态不会改变。由于N30、N31、N32一直打开，所以节点X5将被恢复至0；然后打开PMOS晶体管P9、P13，并关闭NMOS晶体管N18、N20，恢复节点X6 到1，并关闭PMOS晶体管P11、P15，打开NMOS晶体管N17、N19。最后，节点X1 将通过导通的P9、P10和N17来恢复。

4、当节点X3、X5和X6被翻转，NMOS晶体管N26、N30被关闭；PMOS晶体管 P9、P13被关闭，NMOS晶体管N18、N20被打开；PMOS晶体管P11、P15被打开，NMOS 晶体管N17、N19被关闭；但是由于P10、P12、P14和P16一直处于原来的状态，因此，节点X2和X4的状态不会改变。由于N29、N31和N32一直打开，所以节点X5将被恢复至0；然后打开PMOS晶体管P9、P13，并关闭NMOS晶体管N18、N20，恢复节点 X6到1，并关闭PMOS晶体管P11、P15，打开NMOS晶体管N17、N19。最后，节点 X3将通过导通的P13、P14和N19来恢复。

(二)如果单元一内发生三节点翻转：

1、当节点Z1、Z3和Z5被翻转，NMOS晶体管N12、N10、N15和N16被关闭；PMOS 晶体管P1、P5被关闭，NMOS晶体管N2、N4被打开；但是由于N13和N14一直打开，所以节点Z5很快恢复到0。此时，PMOS晶体管P1、P5将被重新打开，NMOS晶体管 N2、N4将被重新关闭。因此，节点Z1和Z3将通过导通的P1、P2、N1和P5、P6、N3 来恢复。

2、当节点Z1、Z3和Z6被翻转，NMOS晶体管N12、N10、N15和N16被关闭；PMOS 晶体管P3、P7被打开，NMOS晶体管N1、N3被关闭；但是由于N13和N14一直打开，所以节点Z5将保持0，并恢复节点Z6为1。此时，PMOS晶体管P3、P7将被重新关闭， NMOS晶体管N1、N3将被重新打开。因此，节点Z1和Z3将通过导通的P1、P2、N1 和P5、P6、N3来恢复。

3、当节点Z1、Z5和Z6被翻转，NMOS晶体管N12、N15被关闭；PMOS晶体管 P1、P5被关闭，NMOS晶体管N2、N4被打开；PMOS晶体管P3、P7被打开，NMOS 晶体管N1、N3被关闭；但是由于P2、P4、P6和P8一直处于原来的状态，因此，节点 Z2和Z4的状态不会改变。由于N13、N14和N16一直打开，所以节点Z5将被恢复至0；然后打开PMOS晶体管P1、P5，并关闭NMOS晶体管N2、N4，恢复节点Z6到1，并关闭PMOS晶体管P3、P7，打开NMOS晶体管N1、N3。最后，节点Z1将通过导通的 P1、P2和N1来恢复。

4、当节点Z3、Z5和Z6被翻转，NMOS晶体管N10、N16被关闭；PMOS晶体管 P1、P5被关闭，NMOS晶体管N2、N4被打开；PMOS晶体管P3、P7被打开，NMOS 晶体管N1、N3被关闭；但是由于P2、P4、P6和P8一直处于原来的状态，因此，节点 Z2和Z4的状态不会改变。由于N13、N14和N15一直打开，所以节点Z5将被恢复至0；然后打开PMOS晶体管P1、P5，并关闭NMOS晶体管N2、N4，恢复节点Z6到1，并关闭PMOS晶体管P3、P7，打开NMOS晶体管N1、N3。最后，节点Z3将通过导通的 P5、P6和N3来恢复。

综上，如果单元一和单元二构成的结构中发生三节点翻转，则翻转的节点都可以恢复，因为单元一内的N13至N16和单元二内的N29至N32至少有两个晶体管是打开的，这将保证单元一内的节点Z5和Z6以及单元二内的节点X5和X6均能保证为原来的值，进而保证剩余的X1至X4和Z1至Z4均能保持原来的值。

本发明带来的有益效果是，其具有敏感节点少、面积小、功耗低及传播延时小的优点。本发明首先利用辐射翻转的机制来减少敏感节点数，因此可降低使用的晶体管数；然后，构造了一个可以抗两个节点翻转的单元，即：单元一和单元二，通过单元一和单元二进行内部交叉连接后，可实现对所有三个节点翻转的恢复。

本发明相比于传统的抗三个节点翻转的锁存器，其使用的晶体管数大大被降低；通过 P20和N44晶体管，又可以使得输入直接传输到输出Q，降低了传播延迟；虽然部分节点具有电压阈值损失的现象，但本发明采用了串联堆栈技术，因此，其功耗仍然较小，可用于低功耗应用方面。

本发明使用两个交叉连接的相同结构的单元来进行加固，因此，在版图上两个单元具有非常好的对称性，可使部分脆弱的节点在版图位置上具有较远的距离，从而降低电荷共享效应的影响，同时对称性的结构，也使得版图较为容易布局及减小面积，但是，内部部分晶体管的互连需要使用较长的金属线来进行连接，这将导致恢复时间可能增加。因此，在高速电路应用中，可能会受到限制，因为恢复时间越短，电子系统可以越快的从干扰中恢复，因此，本发明主要适用于低功耗中的中低频电路。

附图说明

图1为本发明所述具有版图对称性的抗三节点翻转的D锁存器的原理示意图；

图2为本发明所述具有版图对称性的抗三节点翻转的D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的具有版图对称性的抗三节点翻转的D锁存器，包括44个NMOS晶体管N1至N44和20个PMOS晶体管P1至P20；

晶体管N1至N16和晶体管P1至P8构成单元一，晶体管N17至N32和PMOS晶体管P9至P16构成单元二，且单元一和单元二在版图上对称设置；

晶体管P20的源极、晶体管N44的漏极、晶体管N33的漏极、晶体管N35的漏极、晶体管N37的漏极和晶体管N39的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N34的漏极、晶体管N36的漏极、晶体管N38的漏极和晶体管N40的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N33至N40的栅极、晶体管N44的栅极和晶体管P19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P20的栅极和晶体管N41的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK的输入端输入的信号与时钟信号CLKN的输入端输入的信号相反；

晶体管P19的漏极、晶体管N41的漏极、晶体管P20的漏极和晶体管N44的源极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P17的源极与电源正极连接，晶体管P17的栅极和晶体管N43的栅极连接后，作为节点Z2，晶体管P17的漏极与晶体管P18的源极连接，晶体管P18的栅极和晶体管 N42的栅极连接后，作为节点X2，晶体管P18的漏极与晶体管P19的源极连接，晶体管 N41的源极与晶体管N42的漏极连接，晶体管N42的源极与晶体管N43的漏极连接，晶体管N43的源极接电源地；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极和晶体管P7的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极和晶体管N13至 N15的漏极连接后，作为节点Z5；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N5至N8的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极和晶体管P7 的栅极连接后，作为节点Z6；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极和晶体管N7的栅极均作为节点X4；

晶体管N1的源极、晶体管N9的漏极、晶体管N12的栅极和晶体管N15的栅极连接后，作为节点Z1；

晶体管P4的漏极与晶体管N2的漏极连接；晶体管P4的栅极和晶体管N13的栅极均作为节点X1；

晶体管N2的源极、晶体管N9的栅极、晶体管N10的漏极和晶体管N6的栅极连接后，作为节点Z2；

晶体管P6的漏极与晶体管N3的漏极连接；晶体管P6的栅极和晶体管N8的栅极均作为节点X2；

晶体管N3的源极、晶体管N10的栅极、晶体管N11的漏极和晶体管N16的栅极连接后，作为节点Z3；

晶体管P8的漏极与晶体管N4的漏极连接；晶体管P8的栅极和晶体管N14的栅极均作为节点X3；

晶体管N4的源极、晶体管N11的栅极、晶体管N12的漏极和晶体管N5的栅极连接后，作为节点Z4；

晶体管N5至N16的源极均与电源地连接；

晶体管P9的源极、晶体管P11的源极、晶体管P13的源极和晶体管P15的源极均与电源的正极连接；

晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N18的栅极、晶体管P13的栅极、晶体管P15的漏极、晶体管P16的源极、晶体管N20的栅极和晶体管 N29至N32的漏极连接后，作为节点X5；

晶体管P9的漏极、晶体管P10的源极、晶体管N17的栅极、晶体管N21至N24的漏极、晶体管P11的栅极、晶体管P13的漏极、晶体管P14的源极、晶体管N19的栅极和晶体管P15的栅极连接后，作为节点X6；

晶体管P10的漏极与晶体管N17的漏极连接；晶体管P10的栅极和晶体管N21的栅极均作为节点Z4；

晶体管N17的源极、晶体管N25的漏极、晶体管N28的栅极和晶体管N29的栅极连接后，作为节点X1；

晶体管P12的漏极与晶体管N18的漏极连接；晶体管P12的栅极和晶体管N31的栅极均作为节点Z1；

晶体管N18的源极、晶体管N25的栅极、晶体管N26的漏极和晶体管N24的栅极连接后，作为节点X2；

晶体管P14的漏极与晶体管N19的漏极连接；晶体管P14的栅极和晶体管N22的栅极连接后，作为节点Z2；

晶体管N19的源极、晶体管N26的栅极、晶体管N27的漏极和晶体管N30的栅极连接后，作为节点X3；

晶体管P16的漏极与晶体管N20的漏极连接；晶体管P16的栅极和晶体管N32的栅极均作为节点Z3；

晶体管N20的源极、晶体管N27的栅极、晶体管N28的漏极和晶体管N23的栅极连接后，作为节点X4；

晶体管N21至N32的源极均与电源地连接。

本实施方式中，晶体管N1至N16和晶体管P1至P8构成单元一，晶体管N17至N32 和PMOS晶体管P9至P16构成单元二，且单元一和单元二结构相同，且在版图上对称设置；如果在单元一和单元二构成的结构中发生三节点翻转，则翻转的节点都可以恢复，因为单元一内的N13至N16和单元二内的N29至N32至少有两个晶体管是打开的，这将保证单元一内的节点Z5和Z6以及单元二内的节点X5和X6均能保证为原来的值，进而保证剩余的X1至X4和Z1至Z4均能保持原来的值。

本发明使用两个结构一样的单元来进行加固，因此，在版图上具有非常好的对称性，可使部分脆弱的节点在版图位置上具有较远的距离，从而降低电荷共享效应的影响，同时对称性的结构，也使得版图面积减小。

本发明具有敏感节点少、面积小、功耗低及传播延时小的优点。首先利用辐射翻转的机制来减少敏感节点数，因此，可降低使用的晶体管数，相比于现有技术使用100多个晶体管的数量，本发明只使用了64个晶体管，减少了硬件开销、减少功耗及版图面积。

进一步的，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

更进一步的，虽然节点共有13个，分别为X1、X2、X3、X4、X5、X6、Z1、Z2、 Z3、Z4、Z5、Z6和Q，但是根据锁存的值，其敏感节点为8个，具体为：

当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X5、X6、Z2、Z4、Z5和Z6；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X6、Z1、Z3、Z5和Z6。

本优选实施方式中，本发明所述的具有版图对称性的抗三节点翻转的D锁存器的敏感节点少，仅为8个，由于敏感节点少，因此，降低了整个系统敏感节点发生翻转风险。

具有版图对称性的抗三节点翻转的D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，通过导通的NMOS晶体管 N33至N40，将输入信号D和输入信号DN的值写入到节点X1至X4和节点Z1至Z4，此时，NMOS晶体管N13至N16和N29至N32将被打开，而NMOS晶体管N5至N8和 N21至N24将被关闭，这将导致节点X1＝X3＝Z1＝Z3＝X6＝Z6＝1，X2＝X4＝Z2＝Z4＝X5＝Z5＝0， NMOS晶体管N44和PMOS晶体管P20被打开，且PMOS晶体管P17和P18也被打开，而NMOS晶体管N42和N43被关闭，由于NMOS晶体管N41和PMOS晶体管P19关闭，因此，输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N33 至N40、NMOS晶体管N44和PMOS管P20关闭，PMOS晶体管P19将打开，这时输出信号Q将直接通过导通的PMOS晶体管P17至P19连接到电源正极，由于锁存器内部锁存，因此，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，通过导通的NMOS 晶体管N33至N40将输入信号D和DN的值写入到节点X1至X4和节点Z1至Z4，此时，NMOS晶体管N5至N8和N21至N24将被打开，而NMOS晶体管N13至N16和 N29至N32将被关闭，这将导致节点X1＝X3＝Z1＝Z3＝X6＝Z6＝0，X2＝X4＝Z2＝Z4＝X5＝Z5＝1， NMOS晶体管N44和PMOS晶体管P20被打开，且NMOS晶体管N42和N43也被打开，而PMOS晶体管P17和P18被关闭，由于NMOS晶体管N41和PMOS晶体管P19被关闭，因此，输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N33 至N40、NMOS晶体管N44和PMOS管P20关闭，NMOS晶体管N41将打开，这时输出信号Q将直接通过导通的NMOS晶体管N41至N43连接到电源地，由于锁存器内部锁存，因此，输出信号Q＝0将一直锁存，且不受到输入信号D变化的影响。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X6、Z1、Z3、Z5和Z6，当上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、Z2和Z4 将保持原来的值，且节点X2、X4、Z2和Z4可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X5、X6、Z2、Z4、Z5和Z6，当上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、Z1和Z3 将保持原来的值，且节点X1、X3、Z1和Z3可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

图2显示了本发明所述的具有版图对称性的抗三节点翻转的D锁存器该电路的仿真图，通过该仿真图，可以看出构造的新型锁存器的时序功能和容错功能是正确的，图2中，在每个时钟信号CLK＝1的时候，当输入信号D变化后，输出信号Q也跟着变化，即实现了Q＝D的功能；在第二个和第四个时钟信号CLK＝0的时候，进行三节点故障注入，可以发现，在这些敏感节点中每三个节点的翻转都能被恢复，这就使得输出信号Q 保持不变。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.具有版图对称性的抗三节点翻转的D锁存器，其特征在于，包括44个NMOS晶体管N1至N44和20个PMOS晶体管P1至P20；

晶体管N1至N16和晶体管P1至P8构成单元一，晶体管N17至N32和PMOS晶体管P9至P16构成单元二，且单元一和单元二在版图上对称设置；

晶体管P20的源极、晶体管N44的漏极、晶体管N33的漏极、晶体管N35的漏极、晶体管N37的漏极和晶体管N39的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N34的漏极、晶体管N36的漏极、晶体管N38的漏极和晶体管N40的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N33至N40的栅极、晶体管N44的栅极和晶体管P19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P20的栅极和晶体管N41的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK的输入端输入的信号与时钟信号CLKN的输入端输入的信号相反；

晶体管P19的漏极、晶体管N41的漏极、晶体管P20的漏极和晶体管N44的源极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P17的源极与电源正极连接，晶体管P17的栅极和晶体管N43的栅极连接后，作为节点Z2，晶体管P17的漏极与晶体管P18的源极连接，晶体管P18的栅极和晶体管N42的栅极连接后，作为节点X2，晶体管P18的漏极与晶体管P19的源极连接，晶体管N41的源极与晶体管N42的漏极连接，晶体管N42的源极与晶体管N43的漏极连接，晶体管N43的源极接电源地；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极和晶体管P7的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极和晶体管N13至N15的漏极连接后，作为节点Z5；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N5至N8的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极和晶体管P7的栅极连接后，作为节点Z6；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极和晶体管N7的栅极均作为节点X4；

晶体管N1的源极、晶体管N9的漏极、晶体管N12的栅极和晶体管N15的栅极连接后，作为节点Z1；

晶体管P4的漏极与晶体管N2的漏极连接；晶体管P4的栅极和晶体管N13的栅极均作为节点X1；

晶体管N2的源极、晶体管N9的栅极、晶体管N10的漏极和晶体管N6的栅极连接后，作为节点Z2；

晶体管P6的漏极与晶体管N3的漏极连接；晶体管P6的栅极和晶体管N8的栅极均作为节点X2；

晶体管N3的源极、晶体管N10的栅极、晶体管N11的漏极和晶体管N16的栅极连接后，作为节点Z3；

晶体管P8的漏极与晶体管N4的漏极连接；晶体管P8的栅极和晶体管N14的栅极均作为节点X3；晶体管N4的源极、晶体管N11的栅极、晶体管N12的漏极和晶体管N5的栅极连接后，作为节点Z4；

晶体管N5至N16的源极均与电源地连接；

晶体管P9的源极、晶体管P11的源极、晶体管P13的源极和晶体管P15的源极均与电源的正极连接；

晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N18的栅极、晶体管P13的栅极、晶体管P15的漏极、晶体管P16的源极、晶体管N20的栅极和晶体管N29至N32的漏极连接后，作为节点X5；

晶体管P9的漏极、晶体管P10的源极、晶体管N17的栅极、晶体管N21至N24的漏极、晶体管P11的栅极、晶体管P13的漏极、晶体管P14的源极、晶体管N19的栅极和晶体管P15的栅极连接后，作为节点X6；

晶体管P10的漏极与晶体管N17的漏极连接；晶体管P10的栅极和晶体管N21的栅极均作为节点Z4；

晶体管N17的源极、晶体管N25的漏极、晶体管N28的栅极和晶体管N29的栅极连接后，作为节点X1；

晶体管P12的漏极与晶体管N18的漏极连接；晶体管P12的栅极和晶体管N31的栅极均作为节点Z1；

晶体管N18的源极、晶体管N25的栅极、晶体管N26的漏极和晶体管N24的栅极连接后，作为节点X2；

晶体管P14的漏极与晶体管N19的漏极连接；晶体管P14的栅极和晶体管N22的栅极连接后，作为节点Z2；

晶体管N19的源极、晶体管N26的栅极、晶体管N27的漏极和晶体管N30的栅极连接后，作为节点X3；

晶体管P16的漏极与晶体管N20的漏极连接；晶体管P16的栅极和晶体管N32的栅极均作为节点Z3；

晶体管N20的源极、晶体管N27的栅极、晶体管N28的漏极和晶体管N23的栅极连接后，作为节点X4；

晶体管N21至N32的源极均与电源地连接。

2.根据权利要求1所述的具有版图对称性的抗三节点翻转的D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

3.根据权利要求1所述的具有版图对称性的抗三节点翻转的D锁存器，其特征在于，

当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X5、X6、Z2、Z4、Z5和Z6；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X6、Z1、Z3、Z5和Z6。

4.根据权利要求1所述的具有版图对称性的抗三节点翻转的D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的具有版图对称性的抗三节点翻转的D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，通过导通的NMOS晶体管N33至N40，将输入信号D和输入信号DN的值写入到节点X1至X4和节点Z1至Z4，此时，NMOS晶体管N13至N16和N29至N32将被打开，而NMOS晶体管N5至N8和N21至N24将被关闭，这将导致节点X1＝X3＝Z1＝Z3＝X6＝Z6＝1，X2＝X4＝Z2＝Z4＝X5＝Z5＝0，NMOS晶体管N44和PMOS晶体管P20被打开，且PMOS晶体管P17和P18也被打开，而NMOS晶体管N42和N43被关闭，由于NMOS晶体管N41和PMOS晶体管P19关闭，因此，输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N33至N40、NMOS晶体管N44和PMOS管P20关闭，PMOS晶体管P19将打开，这时输出信号Q将直接通过导通的PMOS晶体管P17至P19连接到电源正极，由于锁存器内部锁存，因此，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，通过导通的NMOS晶体管N33至N40将输入信号D和DN的值写入到节点X1至X4和节点Z1至Z4，此时，NMOS晶体管N5至N8和N21至N24将被打开，而NMOS晶体管N13至N16和N29至N32将被关闭，这将导致节点X1＝X3＝Z1＝Z3＝X6＝Z6＝0，X2＝X4＝Z2＝Z4＝X5＝Z5＝1，NMOS晶体管N44和PMOS晶体管P20被打开，且NMOS晶体管N42和N43也被打开，而PMOS晶体管P17和P18被关闭，由于NMOS晶体管N41和PMOS晶体管P19被关闭，因此，输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N33至N40、NMOS晶体管N44和PMOS管P20关闭，NMOS晶体管N41将打开，这时输出信号Q将直接通过导通的NMOS晶体管N41至N43连接到电源地，由于锁存器内部锁存，因此，输出信号Q＝0将一直锁存，且不受到输入信号D变化的影响。

6.根据权利要求4所述的具有版图对称性的抗三节点翻转的D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X6、Z1、Z3、Z5和Z6，当上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、Z2和Z4将保持原来的值，且节点X2、X4、Z2和Z4可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X5、X6、Z2、Z4、Z5和Z6，当上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、Z1和Z3将保持原来的值，且节点X1、X3、Z1和Z3可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

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