CN109547007A - 抗核加固d锁存器 - Google Patents

Abstract

抗核加固D锁存器，属于集成电路可靠性中的抗核加固领域。解决了现有抗辐照D锁存器需要较多硬件、功耗高、延迟时间长以及无法对已翻转的双节点进行容错的问题。本发明包括两个反相器I1、I2，28个NMOS晶体管N1至N28，以及12个PMOS晶体管P1至P12，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的信号只通过一个传输门就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

Description

抗核加固D锁存器

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

数字D锁存器在时序数字电路中具有很重要的作用，其锁存的信息可以支持供下一级电路使用。但是，如果保存信息的节点受到外界辐射粒子的干扰发生改变，将会影响后续电路的功能，从而导致整个电路系统发生错误。

现有的抗辐照D锁存器可实现抵抗外界辐射粒子的干扰，但是只是简单的复制多个单元，采用三模冗余的方式甚至四模冗余的方式来进行加固，虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法对已翻转的双节点进行容错，另一方面现有的抗辐照D锁存器需要较多硬件(高达102个晶体管)、功耗高、延迟时间长的缺点，因此，以上问题亟需解决。

发明内容

本发明是为了解决现有抗辐照D锁存器需要较多硬件、功耗高、延迟时间长以及无法对已翻转的双节点进行容错的问题，从而提供了一种新型的抗核加固D锁存器。

抗核加固D锁存器，包括两个反相器I1、I2，28个NMOS晶体管N1至N28，以及12个PMOS晶体管P1至P12；

晶体管N16的漏极、晶体管N17的漏极、晶体管N18的漏极、晶体管N19的漏极、晶体管N24的漏极、晶体管P12的源极和反相器I1的输入端同时连接后，作为锁存器数据信号D的输入端；反相器I1的输出端与晶体管N20的漏极连接；

晶体管N24的源极和晶体管P12的漏极同时连接后，作为锁存器输出信号Q的输出端；晶体管N24的栅极和反相器I2的输入端均作为锁存器时钟信号CLK的输入端；晶体管P12的栅极、反相器I2的输出端和晶体管N1的栅极同时连接；

晶体管N16至N19的栅极均作为锁存器时钟信号CLK的输入端，晶体管N16至N19的源极分别作为节点X1、X3、X5、X7；

晶体管N20至N23的漏极同时连接，晶体管N20至N23的栅极均作为锁存器时钟信号CLK的输入端；晶体管N20至N23的源极分别作为节点X2、X4、X6、X8；

晶体管P4至P7的源极同时接供电电源，晶体管N8至N11的源极同时接电源地；

晶体管P4的栅极作为节点X4、晶体管N4的栅极作为节点X5、晶体管P5的栅极作为节点X1、晶体管N5的栅极作为节点X6、晶体管P6的栅极作为节点X2、晶体管N6的栅极作为节点X7、晶体管P7的栅极作为节点X3、晶体管N7的栅极作为节点X8；

晶体管P4的漏极与晶体管N4的漏极连接，晶体管N4的源极、晶体管N8的漏极和晶体管N11的栅极同时连接后，作为节点X1；

晶体管P5的漏极与晶体管N5的漏极连接，晶体管N5的源极、晶体管N9的漏极和晶体管N8的栅极同时连接后，作为节点X2；

晶体管P6的漏极与晶体管N6的漏极连接，晶体管N6的源极、晶体管N10的漏极和晶体管N9的栅极同时连接后，作为节点X3；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的源极、晶体管N11的漏极和晶体管N10的栅极同时连接后，作为节点X4；

晶体管P8至P11的源极同时接供电电源，晶体管N25至N28的源极同时接电源地；

晶体管P8的漏极、晶体管N12的漏极和晶体管P9的栅极同时连接后，作为节点X5；晶体管N12的源极与晶体管N25的漏极连接，晶体管N12的栅极作为节点X2，晶体管N25的栅极作为节点X4；

晶体管P9的漏极、晶体管N13的漏极和晶体管P10的栅极同时连接后，作为节点X6；晶体管N13的源极与晶体管N26的漏极连接，晶体管N13的栅极作为节点X3，晶体管N26的栅极作为节点X1；

晶体管P10的漏极、晶体管N14的漏极和晶体管P11的栅极同时连接后，作为节点X7；晶体管N14的源极与晶体管N27的漏极连接，晶体管N14的栅极作为节点X3，晶体管N27的栅极作为节点X1；

晶体管P11的漏极、晶体管N15的漏极和晶体管P8的栅极同时连接后，作为节点X8；晶体管N15的源极与晶体管N28的漏极连接，晶体管N15的栅极作为节点X1，晶体管N28的栅极作为节点X3；

晶体管P1的源极接供电电源，晶体管P1的栅极与晶体管N3的栅极连接后，作为节点X2，晶体管P1的漏极与晶体管P2的源极连接，晶体管P2的漏极与晶体管P3的源极连接，晶体管P2的栅极与晶体管N2的栅极连接后，作为节点X4，晶体管P3的漏极与晶体管N1的漏极连接后，作为锁存器输出信号Q的输出端，晶体管P3的栅极作为锁存器时钟信号CLK的输入端，晶体管N1的源极与晶体管N2的漏极连接，晶体管N2的源极与晶体管N3的漏极连接，晶体管N3的源极接电源地。

优选的是，时钟信号CLK为高电平“1”时，锁存器导通；时钟信号CLK为低电平“0”时，锁存器锁存。

优选的是，锁存器锁存低电平“0”时，锁存器敏感节点为X2，X4，X5，X6，X7，X8；

锁存器锁存高电平“1”时，其敏感节点为X1，X3，X5，X6，X7，X8。

优选的是，所述的抗核加固D锁存器，包括正常工作状态和容错工作状态。

正常工作状态包括如下情况：

情况一：假设锁存器数据信号D的输入端接收的数据信号D＝1；

(1)当CLK＝1时，NMOS晶体管N16至N24、N4、N6、N9、N11、N13、N26、N15和N28均打开，NMOS晶体管N1至N3、N5、N7、N8、N10、N12、N25、N14和N27均关闭，PMOS晶体管P12、P1、P2、P4、P6、P8和P10均打开，PMOS晶体管P3、P5、P7、P9和P11均关闭，此时，节点X1＝X3＝X5＝X7＝Q＝1，X2＝X4＝X6＝X8＝0；

(2)当CLK＝0时，NMOS晶体管N16至N24以及PMOS晶体管P12关闭，PMOS晶体管P3开启，此时，锁存器输出信号Q的输出端将通过导通的PMOS晶体管P1至P3连通供电电源电压，由于锁存器内部互锁，锁存器输出信号Q的输出端将一直保存1状态，锁存器进入锁存状态；

情况二：假设锁存器数据信号D的输入端接收的数据信号D＝0；

(1)当CLK＝1时，NMOS晶体管N16至N24、N2、N3、N5、N7、N8、N10、N12、N25、N14、N27均打开，NMOS晶体管N1、N4、N6、N9、N11、N13、N26、N15、N28均关闭，PMOS晶体管P12、P5、P7、P9、P11均打开，PMOS晶体管P1、P2、P4、P6、P8、P10均关闭，此时，节点X1＝X3＝X5＝X7＝Q＝0，X2＝X4＝X6＝X8＝1；

(2)当CLK＝0时，NMOS晶体管N16至N24和PMOS晶体管P12关闭，NMOS晶体管N1开启，因此，锁存器输出信号Q的输出端将通过导通的NMOS晶体管N1至N3连通电源地，由于锁存器内部互锁，锁存器输出信号Q的输出端将一直保存0状态，锁存器进入锁存状态。

容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为X2，X4，X5，X6，X7，X8，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点X1、X3中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为X1，X3，X5，X6，X7，X8，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点X2、X4中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器数据信号D的输入端接收的数据无关，该状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，抗核加固D锁存器容错工作状态分析如下：当时钟信号CLK＝0，8个内部节点X1＝X3＝X5＝X7＝1，X2＝X4＝X6＝X8＝0，输出端Q＝1时，此时该锁存器的内部敏感节点有6个，分别为X1、X3、X5、X6、X7和X8，上述6个敏感节点中的一个或两个发生翻转时的具体情形如下：

1、当节点X1被翻转到0的时候，PMOS晶体管P5将被打开，NMOS晶体管N11、N15、N26将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P4和NMOS晶体管N4将一直被打开，节点X1将被拉回到原来的1状态。

2、当节点X3被翻转到0的时候，PMOS晶体管P7将被打开，NMOS晶体管N9、N13、N28将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P6和NMOS晶体管N6将一直被打开，节点X3将被拉回到原来的1状态。

3、当节点X5被翻转到0的时候，PMOS晶体管P9将被打开，NMOS晶体管N4将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P8将一直被打开，节点X5将被拉回到原来的1状态。

4、当节点X6被翻转到1的时候，PMOS晶体管P10将被关闭，NMOS晶体管N6将被打开，剩余节点将保持各自的状态不变，因此，NMOS晶体管N13和N26将一直被打开，节点X6将被拉回到原来的0状态。

5、当节点X7被翻转到0的时候，PMOS晶体管P11将被打开，NMOS晶体管N6将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P10将一直被打开，节点X7将被拉回到原来的1状态。

6、当节点X8被翻转到1的时候，PMOS晶体管P8将被关闭，NMOS晶体管N7将被打开，剩余节点将保持各自的状态不变，因此，NMOS晶体管N14和N27将一直被打开，节点X8将被拉回到原来的0状态。

7、当节点X1和X3都被翻转到0的时候，PMOS晶体管P5、P7被打开，NMOS晶体管N9、N11、N13、N26、N15、N28被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P4、P6和NMOS晶体管N4、N7将会一直打开，节点X1和X3将都被拉回到原来的1状态。

8、当节点X1和X5都被翻转到0的时候，PMOS晶体管P5、P9被打开，NMOS晶体管N11、N15、N26、N4将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P8将会一直打开，节点X5将都被拉回到原来的1状态，因此，NMOS晶体管N4将被打开，由于PMOS晶体管P4也将会一直打开，所以，节点X1也将都被拉回到原来的1状态。

9、当节点X1和X6同时分别翻转到0和1的时候，PMOS晶体管P5和NMOS晶体管N5被打开，NMOS晶体管N11、N15、N26将被关闭，节点X2将会被翻转到1，PMOS晶体管P6将会暂时关闭，NMOS晶体管N12和N27将会被暂时打开，剩余节点将保持各自的状态不变，因此，NMOS晶体管N9将一直打开，节点X2将会被拉回到原来的0状态，PMOS晶体管P6将会被打开，NMOS晶体管N12和N27将会被关闭。由于PMOS晶体管P4和NMOS晶体管N4将一直打开，节点X1将会被拉回到1状态。因此，NMOS晶体管N11、N15、N26将被打开，然后通过开启的NMOS晶体管N13和N26，节点X6被拉回到原来的0状态。

10、当节点X1和X7都被翻转到0的时候，PMOS晶体管P5、P11被打开，NMOS晶体管N11、N15、N26、N6将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P10将会一直打开，节点X7将都被拉回到原来的1状态，因此，NMOS晶体管N6将被打开，由于PMOS晶体管P4也将会一直打开，所以，节点X1也将都被拉回到原来的1状态。

11、当节点X1和X8同时分别翻转到0和1的时候，PMOS晶体管P5和NMOS晶体管N7被打开，NMOS晶体管N11、N15、N26和PMOS晶体管P8将被关闭，由于剩余节点将保持各自的状态不变，PMOS晶体管P4和NMOS晶体管N4将会一直打开，节点X1将都被拉回到原来的1状态。然后，NMOS晶体管N11、N15、N26将被打开。通过导通的NMOS晶体管N15、N28，X8节点将被拉回到0状态。

12、当节点X3与X5同时发生翻转的时候，PMOS晶体管P7、P9被打开，NMOS晶体管N9、N13、N28、N4将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P8将会一直打开，X5节点将都被拉回到原来的1状态，因此，NMOS晶体管N4将被打开，由于PMOS晶体管P6和NMOS晶体管N6也将会一直打开，所以，节点X3也将都被拉回到原来的1状态。

13、当节点X3与X6同时发生翻转的时候，PMOS晶体管P7和NMOS晶体管N5被打开，NMOS晶体管N9、N13、N28将被关闭，剩余节点的状态都没有发生改变，因此，PMOS晶体管P6和NMOS管N6将会持续打开，所以节点X3将会恢复至1，然后NMOS晶体管N13将会打开，通过导通的NMOS晶体管N13，N26，X6节点将恢复值0。

14、当节点X3与X7同时发生翻转的时候，PMOS晶体管P7、P11被打开，NMOS晶体管N9、N13、N28、N6将被关闭，剩余节点将保持各自的状态不变，因此，PMOS晶体管P10将会一直打开，X7节点将都被拉回到原来的1状态，此时，NMOS晶体管N6将被打开，由于PMOS晶体管P6也将会一直打开，所以，节点X3也将都被拉回到原来的1状态。

15、当节点X3与X8同时发生翻转的时候，PMOS晶体管P7和NMOS晶体管N7被打开，NMOS晶体管N9、N13、N28将被关闭，剩余节点的状态都没有发生改变，因此，PMOS晶体管P6和NMOS管N6将会持续打开，所以节点X3将会恢复至1，然后NMOS晶体管N28将会打开，通过导通的NMOS晶体管N15，N28，节点X8将恢复值0。

16、当节点X5和X6发生翻转的时候，PMOS晶体管P9和NMOS晶体管N5被打开，NMOS晶体管N4和PMOS晶体管P10被关闭，由于剩余节点将保持各自的状态不变，节点X5通过一直导通的PMOS晶体管P8可以恢复到原来的1状态，而节点X6也通过一直导通的NMOS晶体管N13、N26可以恢复到原来的0状态。

17、当节点X5和X7发生翻转的时候，PMOS晶体管P9、P11被打开，节点X6和X8都将为1状态，PMOS晶体管P8、P10将被关闭。此时，NMOS晶体管N4、N6将被关闭，而NMOS晶体管N5、N7将被开启。但是，由于节点X1至X4的状态不会发生改变，所以NMOS晶体管N12～N15、N25～N28将会保持原来的开关状态。因此，节点X6和X8将被导通的NMOS晶体管N13和N26、N15和N28拉回到0状态，PMOS晶体管P8、P10将被打开，节点X5和X7将被拉回到1状态，PMOS晶体管P9、P11将被关闭。

18、当节点X5和X8发生翻转的时候，PMOS晶体管P9和NMOS晶体管N7将被打开，NMOS晶体管N4和PMOS晶体管P8将被关闭，由于节点X1～X4的状态都没有发生改变，因此，NMOS晶体管N12～N15、N25～N28将会保持原来的开关状态。结果，X8节点将会被拉回到原来的0状态，这将导致PMOS晶体管P8将被打开，此时，节点X5将会被拉回到原来的1状态。

19、当节点X6和X7发生翻转的时候，PMOS晶体管P11和NMOS晶体管N5将被打开，NMOS晶体管N6和PMOS晶体管P10将被关闭。由于节点X1～X4的状态都没有发生改变，因此，NMOS晶体管N12～N15、N25～N28将会保持原来的开关状态。结果，X6节点将会被拉回到原来的0状态。这将导致PMOS晶体管P10将被打开，因此，节点X7将会被拉回到原来的1状态。

20、当节点X6和X8发生翻转的时候，PMOS晶体管P8、P10将被关闭，NMOS晶体管N5、N7将被打开，但是，由于剩余节点的状态都没有发生变化，因此，NMOS晶体管N13、N26、N15、N28将会一直处于导通状态，这将会把节点X6和X8拉回到原来的0状态。

21、当节点X7和X8发生翻转的时候，PMOS晶体管P11和NMOS晶体管N7被打开，NMOS晶体管N6和PMOS晶体管P8被关闭，由于剩余节点将保持各自的状态不变，X7节点通过一直导通的PMOS晶体管P10可以恢复到原来的1状态，而节点X8也通过一直导通的NMOS晶体管N15、N28可以恢复到原来的0状态。

本发明的发明构思为根据辐射粒子轰击半导体器件产生的物理特性来进行加固设计，因此，本发明锁存器虽然节点共有8个，分别为X1，X2，X3，X4，X5，X6，X7，X8，但是根据锁存的值，本发明将锁存器内部敏感节点降为6个，敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

本发明带来的有益效果是，

(1)本发明共有44个晶体管构成，其中，每个反相器中含有两个晶体管，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据锁存器数据信号D的输入端与锁存器输出信号Q的输出端通过晶体管P12和晶体管N24构成的传输门直接连接)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点或双节点翻转的能力得到了提升，本发明所述的抗核加固D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。

附图说明

图1为本发明所述的抗核加固D锁存器的原理示意图；其中，晶体管N1的栅极接收到的信号为CLKN；

图2为本发明所述的抗核加固D锁存器电路的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述抗核加固D锁存器，包括两个反相器I1、I2，28个NMOS晶体管N1至N28，以及12个PMOS晶体管P1至P12；

晶体管N16的漏极、晶体管N17的漏极、晶体管N18的漏极、晶体管N19的漏极、晶体管N24的漏极、晶体管P12的源极和反相器I1的输入端同时连接后，作为锁存器数据信号D的输入端；反相器I1的输出端与晶体管N20的漏极连接；

晶体管N24的源极和晶体管P12的漏极同时连接后，作为锁存器输出信号Q的输出端；晶体管N24的栅极和反相器I2的输入端均作为锁存器时钟信号CLK的输入端；晶体管P12的栅极、反相器I2的输出端和晶体管N1的栅极同时连接；

晶体管N16至N19的栅极均作为锁存器时钟信号CLK的输入端，晶体管N16至N19的源极分别作为节点X1、X3、X5、X7；

晶体管N20至N23的漏极同时连接，晶体管N20至N23的栅极均作为锁存器时钟信号CLK的输入端；晶体管N20至N23的源极分别作为节点X2、X4、X6、X8；

晶体管P4至P7的源极同时接供电电源，晶体管N8至N11的源极同时接电源地；

晶体管P4的栅极作为节点X4、晶体管N4的栅极作为节点X5、晶体管P5的栅极作为节点X1、晶体管N5的栅极作为节点X6、晶体管P6的栅极作为节点X2、晶体管N6的栅极作为节点X7、晶体管P7的栅极作为节点X3、晶体管N7的栅极作为节点X8；

晶体管P4的漏极与晶体管N4的漏极连接，晶体管N4的源极、晶体管N8的漏极和晶体管N11的栅极同时连接后，作为节点X1；

晶体管P5的漏极与晶体管N5的漏极连接，晶体管N5的源极、晶体管N9的漏极和晶体管N8的栅极同时连接后，作为节点X2；

晶体管P6的漏极与晶体管N6的漏极连接，晶体管N6的源极、晶体管N10的漏极和晶体管N9的栅极同时连接后，作为节点X3；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的源极、晶体管N11的漏极和晶体管N10的栅极同时连接后，作为节点X4；

晶体管P8至P11的源极同时接供电电源，晶体管N25至N28的源极同时接电源地；

晶体管P8的漏极、晶体管N12的漏极和晶体管P9的栅极同时连接后，作为节点X5；晶体管N12的源极与晶体管N25的漏极连接，晶体管N12的栅极作为节点X2，晶体管N25的栅极作为节点X4；

晶体管P9的漏极、晶体管N13的漏极和晶体管P10的栅极同时连接后，作为节点X6；晶体管N13的源极与晶体管N26的漏极连接，晶体管N13的栅极作为节点X3，晶体管N26的栅极作为节点X1；

晶体管P10的漏极、晶体管N14的漏极和晶体管P11的栅极同时连接后，作为节点X7；晶体管N14的源极与晶体管N27的漏极连接，晶体管N14的栅极作为节点X3，晶体管N27的栅极作为节点X1；

晶体管P11的漏极、晶体管N15的漏极和晶体管P8的栅极同时连接后，作为节点X8；晶体管N15的源极与晶体管N28的漏极连接，晶体管N15的栅极作为节点X1，晶体管N28的栅极作为节点X3；

晶体管P1的源极接供电电源，晶体管P1的栅极与晶体管N3的栅极连接后，作为节点X2，晶体管P1的漏极与晶体管P2的源极连接，晶体管P2的漏极与晶体管P3的源极连接，晶体管P2的栅极与晶体管N2的栅极连接后，作为节点X4，晶体管P3的漏极与晶体管N1的漏极连接后，作为锁存器输出信号Q的输出端，晶体管P3的栅极作为锁存器时钟信号CLK的输入端，晶体管N1的源极与晶体管N2的漏极连接，晶体管N2的源极与晶体管N3的漏极连接，晶体管N3的源极接电源地。

本实施方式所述的抗核加固D锁存器具有一个数据信号D的输入端、一个输出信号Q的输出端和时钟信号CLK的输入端。

本发明的发明构思为根据辐射粒子轰击半导体器件产生的物理特性来进行加固设计，因此，本发明将锁存器内部敏感节点降为6个，敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

(1)本发明共有44个晶体管构成，其中，每个反相器中含有两个晶体管，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据锁存器数据信号D的输入端与锁存器输出信号Q的输出端通过晶体管P12和晶体管N24构成的传输门直接连接)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意双节点发生翻转后，都可以恢复，因此，其抗双节点翻转的能力得到了提升，本发明所述的抗核加固D锁存器，能够实现对任意双节点翻转的容错。

参见图1说明本优选实施方式，优选实施方式为，时钟信号CLK为高电平“1”时，锁存器导通，即：锁存器数据信号D的输入端与锁存器输出信号Q的输出端通过晶体管P12和晶体管N24构成的传输门直接连接；时钟信号CLK为低电平“0”时，锁存器锁存。

本发明所述锁存器虽然节点共有8个，分别为X1，X2，X3，X4，X5，X6，X7，X8，但是根据锁存的值，其敏感节点降为6个：

锁存器锁存低电平“0”时，锁存器敏感节点为X2，X4，X5，X6，X7，X8；

锁存器锁存高电平“1”时，其敏感节点为X1，X3，X5，X6，X7，X8。

参见图1说明本优选实施方式，优选实施方式为，抗核加固D锁存器包括正常工作状态和容错工作状态。

(一)正常工作状态包括如下情况：

情况一：假设锁存器数据信号D的输入端接收的数据信号D＝1；

(1)当CLK＝1时，NMOS晶体管N16至N24、N4、N6、N9、N11、N13、N26、N15和N28均打开，NMOS晶体管N1至N3、N5、N7、N8、N10、N12、N25、N14和N27均关闭，PMOS晶体管P12、P1、P2、P4、P6、P8和P10均打开，PMOS晶体管P3、P5、P7、P9和P11均关闭，此时，节点X1＝X3＝X5＝X7＝Q＝1，X2＝X4＝X6＝X8＝0；

(2)当CLK＝0时，NMOS晶体管N16至N24以及PMOS晶体管P12关闭，PMOS晶体管P3开启，此时，锁存器输出信号Q的输出端将通过导通的PMOS晶体管P1至P3连通供电电源电压，由于锁存器内部互锁，锁存器输出信号Q的输出端将一直保存1状态，锁存器进入锁存状态；此时，输入的数据信号D的任何变化将不会影响输出端Q；

情况二：假设锁存器数据信号D的输入端接收的数据信号D＝0；

(1)当CLK＝1时，NMOS晶体管N16至N24、N2、N3、N5、N7、N8、N10、N12、N25、N14、N27均打开，NMOS晶体管N1、N4、N6、N9、N11、N13、N26、N15、N28均关闭，PMOS晶体管P12、P5、P7、P9、P11均打开，PMOS晶体管P1、P2、P4、P6、P8、P10均关闭，此时，节点X1＝X3＝X5＝X7＝Q＝0，X2＝X4＝X6＝X8＝1；

(2)当CLK＝0时，NMOS晶体管N16至N24和PMOS晶体管P12关闭，NMOS晶体管N1开启，因此，锁存器输出信号Q的输出端将通过导通的NMOS晶体管N1至N3连通电源地，由于锁存器内部互锁，锁存器输出信号Q的输出端将一直保存0状态，锁存器进入锁存状态；此时，输入的数据信号D的任何变化将不会影响输出信号Q。

(二)容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为X2，X4，X5，X6，X7，X8，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点X1、X3中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为X1，X3，X5，X6，X7，X8，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点X2、X4中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

验证试验：具体参见图2，图2中显示了本发明所述抗核加固D锁存器的仿真图，通过该仿真图，可以看出本发明构造的新型抗核加固D锁存器的时序功能和容错功能是正确的。例如：在20ns～60ns时间内，节点X1，X3，X5，X6，X7，X8各发生了一次翻转，X1，X3，X5，X7均从1状态变为0状态又恢复至1状态，X6，X8均从0状态变为1状态又恢复至0状态。从140ns～170ns周期内，节点X1分别与节点X5，X6，X7，X8发生了双节点的翻转，其状态均发生了改变，但是最终都可以恢复至原来的正确状态。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其他的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其他所述实施例。

Claims (6)

1.抗核加固D锁存器，其特征在于，包括两个反相器I1、I2，28个NMOS晶体管N1至N28，以及12个PMOS晶体管P1至P12；

晶体管N16的漏极、晶体管N17的漏极、晶体管N18的漏极、晶体管N19的漏极、晶体管N24的漏极、晶体管P12的源极和反相器I1的输入端同时连接后，作为锁存器数据信号D的输入端；反相器I1的输出端与晶体管N20的漏极连接；

晶体管N24的源极和晶体管P12的漏极同时连接后，作为锁存器输出信号Q的输出端；晶体管N24的栅极和反相器I2的输入端均作为锁存器时钟信号CLK的输入端；晶体管P12的栅极、反相器I2的输出端和晶体管N1的栅极同时连接；

晶体管N16至N19的栅极均作为锁存器时钟信号CLK的输入端，晶体管N16至N19的源极分别作为节点X1、X3、X5、X7；

晶体管N20至N23的漏极同时连接，晶体管N20至N23的栅极均作为锁存器时钟信号CLK的输入端；晶体管N20至N23的源极分别作为节点X2、X4、X6、X8；

晶体管P4至P7的源极同时接供电电源，晶体管N8至N11的源极同时接电源地；

晶体管P4的栅极作为节点X4、晶体管N4的栅极作为节点X5、晶体管P5的栅极作为节点X1、晶体管N5的栅极作为节点X6、晶体管P6的栅极作为节点X2、晶体管N6的栅极作为节点X7、晶体管P7的栅极作为节点X3、晶体管N7的栅极作为节点X8；

晶体管P4的漏极与晶体管N4的漏极连接，晶体管N4的源极、晶体管N8的漏极和晶体管N11的栅极同时连接后，作为节点X1；

晶体管P5的漏极与晶体管N5的漏极连接，晶体管N5的源极、晶体管N9的漏极和晶体管N8的栅极同时连接后，作为节点X2；

晶体管P6的漏极与晶体管N6的漏极连接，晶体管N6的源极、晶体管N10的漏极和晶体管N9的栅极同时连接后，作为节点X3；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的源极、晶体管N11的漏极和晶体管N10的栅极同时连接后，作为节点X4；

晶体管P8至P11的源极同时接供电电源，晶体管N25至N28的源极同时接电源地；

晶体管P8的漏极、晶体管N12的漏极和晶体管P9的栅极同时连接后，作为节点X5；晶体管N12的源极与晶体管N25的漏极连接，晶体管N12的栅极作为节点X2，晶体管N25的栅极作为节点X4；

晶体管P9的漏极、晶体管N13的漏极和晶体管P10的栅极同时连接后，作为节点X6；晶体管N13的源极与晶体管N26的漏极连接，晶体管N13的栅极作为节点X3，晶体管N26的栅极作为节点X1；

晶体管P10的漏极、晶体管N14的漏极和晶体管P11的栅极同时连接后，作为节点X7；晶体管N14的源极与晶体管N27的漏极连接，晶体管N14的栅极作为节点X3，晶体管N27的栅极作为节点X1；

晶体管P11的漏极、晶体管N15的漏极和晶体管P8的栅极同时连接后，作为节点X8；晶体管N15的源极与晶体管N28的漏极连接，晶体管N15的栅极作为节点X1，晶体管N28的栅极作为节点X3；

晶体管P1的源极接供电电源，晶体管P1的栅极与晶体管N3的栅极连接后，作为节点X2，晶体管P1的漏极与晶体管P2的源极连接，晶体管P2的漏极与晶体管P3的源极连接，晶体管P2的栅极与晶体管N2的栅极连接后，作为节点X4，晶体管P3的漏极与晶体管N1的漏极连接后，作为锁存器输出信号Q的输出端，晶体管P3的栅极作为锁存器时钟信号CLK的输入端，晶体管N1的源极与晶体管N2的漏极连接，晶体管N2的源极与晶体管N3的漏极连接，晶体管N3的源极接电源地。

2.根据权利要求1所述的抗核加固D锁存器，其特征在于，时钟信号CLK为高电平“1”时，锁存器导通；时钟信号CLK为低电平“0”时，锁存器锁存。

3.根据权利要求2所述的抗核加固D锁存器，其特征在于，

锁存器锁存低电平“0”时，锁存器敏感节点为X2，X4，X5，X6，X7，X8；

锁存器锁存高电平“1”时，其敏感节点为X1，X3，X5，X6，X7，X8。

4.根据权利要求1所述的抗核加固D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的抗核加固D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设锁存器数据信号D的输入端接收的数据信号D＝1；

(1)当CLK＝1时，NMOS晶体管N16至N24、N4、N6、N9、N11、N13、N26、N15和N28均打开，NMOS晶体管N1至N3、N5、N7、N8、N10、N12、N25、N14和N27均关闭，PMOS晶体管P12、P1、P2、P4、P6、P8和P10均打开，PMOS晶体管P3、P5、P7、P9和P11均关闭，此时，节点X1＝X3＝X5＝X7＝Q＝1，X2＝X4＝X6＝X8＝0；

(2)当CLK＝0时，NMOS晶体管N16至N24以及PMOS晶体管P12关闭，PMOS晶体管P3开启，此时，锁存器输出信号Q的输出端将通过导通的PMOS晶体管P1至P3连通供电电源电压，由于锁存器内部互锁，锁存器输出信号Q的输出端将一直保存1状态，锁存器进入锁存状态；

情况二：假设锁存器数据信号D的输入端接收的数据信号D＝0；

(1)当CLK＝1时，NMOS晶体管N16至N24、N2、N3、N5、N7、N8、N10、N12、N25、N14、N27均打开，NMOS晶体管N1、N4、N6、N9、N11、N13、N26、N15、N28均关闭，PMOS晶体管P12、P5、P7、P9、P11均打开，PMOS晶体管P1、P2、P4、P6、P8、P10均关闭，此时，节点X1＝X3＝X5＝X7＝Q＝0，X2＝X4＝X6＝X8＝1；

(2)当CLK＝0时，NMOS晶体管N16至N24和PMOS晶体管P12关闭，NMOS晶体管N1开启，因此，锁存器输出信号Q的输出端将通过导通的NMOS晶体管N1至N3连通电源地，由于锁存器内部互锁，锁存器输出信号Q的输出端将一直保存0状态，锁存器进入锁存状态。

6.根据权利要求4所述的抗核加固D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为X2，X4，X5，X6，X7，X8，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点X1、X3中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为X1，X3，X5，X6，X7，X8，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点X2、X4中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。