CN111223503B - 一种双节点单粒子翻转免疫的存储单元及锁存器 - Google Patents

Abstract

本发明公开了一种双节点单粒子翻转免疫的存储单元及锁存器，所述存储单元包括电源，八个支路以及每个支路上各有一个节点，每个支路上还包括2个PMOS管和2个NMOS管；每个支路通过节点与其他支路上的PMOS管和NMOS管栅极连接，实现第一、三、五、七支路各自分别与第二、四、六、八支路连接，第二、四、六、八支路各自分别与第一、三、五、七支路连接。所述锁存器还包括逻辑电路。通过该结构，任意两个节点受到高能粒子打击发生翻转逻辑值发生变化时，其他节点逻辑值均不发生改变，同时NMOS会将节点逻辑变化消除，实现存储单元的逻辑状态恢复。

Description

一种双节点单粒子翻转免疫的存储单元及锁存器

技术领域

本发明涉及一种双节点单粒子翻转免疫的存储单元及锁存器，属于抗辐射电路设计技术领域。

背景技术

在一些电磁、辐射环境比较恶劣的情况下，大规模集成电路（IC）受到宇宙射线会导致器件逻辑状态翻转，即原来存储的"0"变为"1"，或者"1"变为"0"。这被称为单粒子翻转SEU（Single-Event Upsets）。由于卫星日益复杂，高性能的微电子器件被大量应用在卫星系统中，SEU的危害十分严重，当它造成航天器控制系统的逻辑混乱时，可能造成灾难性后果。在历次的强太阳风暴期间都有多颗卫星由于SEU而出现异常和故障。典型的SEU是由太空中高能粒子的轰击造成的，SEU已经成为星载计算机中最常见的错误。

已知具有抗SEU的双联锁存储单元（Dual Interlocked Storage Cell，缩写为DICE）结构均只针对SEU对单节点的作用。但是如果两个节点同时受到单粒子撞击，双节点同时翻转会造成不可恢复的变化，导致电路不能正常工作。图1是晶体管级的DICE结构图。为了方便分析，此处假设NMOS管N1、N2、N3、N4的驱动能力大于PMOS管P1、P2、P3、P4。图1中，节点X0、X1、X2、X3的逻辑值分别为0、1、0、1。若节点X0和节点X2同时受到单粒子撞击从而导致逻辑状态翻转，可能直接影响到节点X3和节点X1的逻辑状态发生变化。节点X0的翻转导通PMOS管P1，同时节点X2的翻转导通NMOS管N1，但因为NMOS管N1的驱动能力强于PMOS管P1，所以节点X1的逻辑值变为0。节点X0的翻转导致NMOS管N3导通，节点X2的翻转导致PMOS管P3导通，因为NMOS管N3的导通能力强于PMOS管P3，所以节点X3的逻辑值变为0。即节点X0，节点X1，节点X2，节点X3的逻辑状态均发生改变，因此双节点翻转带来的变化无法被消除。

发明内容

为了克服现有技术存在的缺陷，弥补传统标准DICE结构双节点抗SEU性能低的技术问题，本发明提供一种双节点单粒子翻转免疫的存储单元及锁存器。

本发明所采用的技术方案是：

本发明实施例一方面提供一种双节点单粒子翻转免疫的存储单元，包括电源，第一支路，第二支路，第三支路，第四支路，第五支路，第六支路，第七支路和第八支路，以及八个节点X0、X1、X2、X3、Y1、Y2、Y3、Y4；

所述节点X0位于第一支路，节点X1位于第二支路，节点X2位于第三支路，节点X3位于第四支路，节点Y0位于第五支路，节点Y1位于第六支路，节点Y2位于第七支路，节点Y3位于第八支路；

所述第一支路通过所述节点X0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第二支路通过所述节点X1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第三支路通过所述节点X2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第四支路通过所述节点X3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第五支路通过所述节点Y0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第六支路通过所述节点Y1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第七支路通过所述节点Y2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第八支路通过所述节点Y3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接。

进一步的，

所述第一支路还包括PMOS管P0、PMOS管P4、NMOS管N0和NMOS管N4；所述电源与所述PMOS管P0的源极相连接，所述PMOS管P0的漏极与所述PMOS管P4的源极相连接，所述PMOS管P4的漏极依次连接所述节点X0、所述NMOS管N0的漏极，所述NMOS管N0的源极与所述NMOS管N4的漏极相连接，所述NMOS管N4的源极接地；

所述PMOS管P0的栅极与所述节点Y3相连接，所述PMOS管P4的栅极与所述节点X3相连接，所述NMOS管N0的栅极与所述节点X1相连接，所述NMOS管N4的栅极与所述节点Y1相连接。

进一步的，

所述第二支路还包括PMOS管P1、PMOS管P5、NMOS管N1和NMOS管N5；所述电源与所述PMOS管P1的源极相连接，所述PMOS管P1的漏极与所述PMOS管P5的源极相连接，所述PMOS管P5的漏极依次连接所述节点X1、所述NMOS管N1的漏极，所述NMOS管N1的源极与所述NMOS管N5的漏极相连接，所述NMOS管N5的源极接地；

所述PMOS管P1的栅极与所述节点Y0相连接，所述PMOS管P5的栅极与所述节点X0相连接，所述NMOS管N1的栅极与所述节点X2相连接，所述NMOS管N5的栅极与所述节点Y2相连接。

进一步的，

所述第三支路还包括PMOS管P2、PMOS管P6、NMOS管N2和NMOS管N6；所述电源与所述PMOS管P2的源极相连接，所述PMOS管P2的漏极与所述PMOS管P6的源极相连接，所述PMOS管P6的漏极依次连接所述节点X2、所述NMOS管N2的漏极，所述NMOS管N2的源极与所述NMOS管N6的漏极相连接，所述NMOS管N6的源极接地；

所述PMOS管P2的栅极与所述节点Y1相连接，所述PMOS管P6的栅极与所述节点X1相连接，所述NMOS管N2的栅极与所述节点X3相连接，所述NMOS管N6的栅极与所述节点Y3相连接。

进一步的，

所述第四支路还包括PMOS管P3、PMOS管P7、NMOS管N3和NMOS管N7；所述电源与所述PMOS管P3的源极相连接，所述PMOS管P3的漏极与所述PMOS管P7的源极相连接，所述PMOS管P7的漏极依次连接所述节点X3、所述NMOS管N3的漏极，所述NMOS管N3的源极与所述NMOS管N7的漏极相连接，所述NMOS管N7的源极接地；

所述PMOS管P3的栅极与所述节点Y2相连接，所述PMOS管P7的栅极与所述节点X2相连接，所述NMOS管N3的栅极与所述节点X0相连接，所述NMOS管N7的栅极与所述节点Y0相连接。

进一步的，

所述第五支路还包括PMOS管P8、PMOS管P12、NMOS管N8和NMOS管N12；所述电源与所述PMOS管P8的源极相连接，所述PMOS管P8的漏极与所述PMOS管P12的源极相连接，所述PMOS管P12的漏极依次连接所述节点Y0、所述NMOS管N8的漏极，所述NMOS管N8的源极与所述NMOS管N12的漏极相连接，所述NMOS管N12的源极接地；

所述PMOS管P8的栅极与所述节点X3相连接，所述PMOS管P12的栅极与所述节点Y3相连接，所述NMOS管N8的栅极与所述节点Y1相连接，所述NMOS管N12的栅极与所述节点X1相连接。

进一步的，

所述第六支路还包括PMOS管P9、PMOS管P13、NMOS管N9和NMOS管N13；所述电源与所述PMOS管P9的源极相连接，所述PMOS管P9的漏极与所述PMOS管P13的源极相连接，所述PMOS管P13的漏极依次连接所述节点Y1、所述NMOS管N9的漏极，所述NMOS管N9的源极与所述NMOS管N13的漏极相连接，所述NMOS管N13的源极接地；

所述PMOS管P9的栅极与所述节点X0相连接，所述PMOS管P13的栅极与所述节点Y0相连接，所述NMOS管N9的栅极与所述节点Y2相连接，所述NMOS管N13的栅极与所述节点X2相连接。

进一步的，

所述第七支路还包括PMOS管P10、PMOS管P14、NMOS管N10和NMOS管N14；所述电源与所述PMOS管P10的源极相连接，所述PMOS管P10的漏极与所述PMOS管P14的源极相连接，所述PMOS管P14的漏极依次连接所述节点Y2、所述NMOS管N10的漏极，所述NMOS管N10的源极与所述NMOS管N14的漏极相连接，所述NMOS管N14的源极接地；

所述PMOS管P10的栅极与所述节点X1相连接，所述PMOS管P14的栅极与所述节点Y1相连接，所述NMOS管N10的栅极与所述节点Y3相连接，所述NMOS管N14的栅极与所述节点X3相连接。

进一步的，

所述第八支路还包括PMOS管P11、PMOS管P15、NMOS管N11和NMOS管N15所述电源与所述PMOS管P11的源极相连接，所述PMOS管P11的漏极与所述PMOS管P15的源极相连接，所述PMOS管P15的漏极依次连接所述节点Y3、所述NMOS管N11的漏极，所述NMOS管N11的源极与所述NMOS管N15的漏极相连接，所述NMOS管N15的源极接地；

所述PMOS管P11的栅极与所述节点X2相连接，所述PMOS管P15的栅极与所述节点Y2相连接，所述NMOS管N11的栅极与所述节点Y0相连接，所述NMOS管N15的栅极与所述节点X0相连接。

本发明实施例另一方面还提供一种双节点单粒子翻转免疫的锁存器，包括前置逻辑电路和权利要求1至9任意一项所述的存储单元；

所述前置逻辑电路包括第一逻辑电路、第二逻辑电路、第三逻辑电路、第四逻辑电路、第五逻辑电路、第六逻辑电路、第七逻辑电路和第八逻辑电路；每个逻辑电路均由1个NMOS管构成；

所述第一逻辑电路的输入端连接数据输入D和时钟输入CK，所述第一逻辑电路的输出端连接所述节点X0；

所述第二逻辑电路的输入端连接数据输入

和时钟输入CK，所述第二逻辑电路的输出端连接所述节点X1；

所述第三逻辑电路的输入端连接数据输入D和时钟输入CK，所述第三逻辑电路的输出端连接所述节点X2；

所述第四逻辑电路的输入端连接数据输入

和时钟输入CK，所述第四逻辑电路的输出端连接所述节点X3；

所述第五逻辑电路的输入端连接数据输入D和时钟输入CK，所述第五逻辑电路的输出端连接所述节点Y0；

所述第六逻辑电路的输入端连接数据输入

和时钟输入CK，所述第六逻辑电路的输出端连接所述节点Y1；

所述第七逻辑电路的输入端连接数据输入D和时钟输入CK，所述第七逻辑电路的输出端连接所述节点Y2；

所述第八逻辑电路的输入端连接数据输入

和时钟输入CK，所述第八逻辑电路的输出端连接所述节点Y3。

本发明所达到的有益效果：

本发明通过一种新的存储结构，增加双节点SEU免疫的性能，当其中任两个存储节点发生0→1和1→0的翻转，存储单元都会保持正确的逻辑状态。

附图说明

图1是晶体管级的DICE结构图；

图2是本发明中双节点SEU免疫的存储单元图；

图3是本发明双节点SEU免疫的锁存器结构原理图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

参见图2，本发明提供一种双节点SEU免疫的存储单元，包括第一支路，第二支路，第三支路，第四支路，第五支路，第六支路，第七支路和第八支路。

所述存储单元还包括节点X0、X1、X2、X3、Y0、Y1、Y2、Y3；所述节点X0位于第一支路，节点X1位于第二支路，节点X2位于第三支路，节点X3位于第四支路，节点Y0位于第五支路，节点Y1位于第六支路，节点Y2位于第七支路，节点Y3位于第八支路。

所述第一支路通过所述节点X0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第二支路通过所述节点X1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第三支路通过所述节点X2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第四支路通过所述节点X3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第五支路通过所述节点Y0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第六支路通过所述节点Y1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第七支路通过所述节点Y2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第八支路通过所述节点Y3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接。

进一步的，所述第一支路包括电源、PMOS管P0、PMOS管P4、NMOS管N0、NMOS管N4，所述第一支路电源与所述PMOS管P0的源极相连接，所述PMOS管P0的漏极与所述PMOS管P4的源极相连接，所述PMOS管P4的漏极依次连接所述节点X0、所述NMOS管N0的漏极，所述NMOS管N0的源极与所述NMOS管N4的漏极相连接，所述NMOS管N4的源极接地，所述PMOS管P0的栅极与所述节点Y3相连接，所述PMOS管P4的栅极与所述节点X3相连接，所述NMOS管N0的栅极与所述节点X1相连接，所述NMOS管N4的栅极与所述节点Y1相连接。

进一步的，所述第二支路包括电源、PMOS管P1、PMOS管P5、NMOS管N1、NMOS管N5，所述第二支路电源与所述PMOS管P1的源极相连接，所述PMOS管P1的漏极与所述PMOS管P5的源极相连接，所述PMOS管P5的漏极依次连接所述节点X1、所述NMOS管N1的漏极，所述NMOS管N1的源极与所述NMOS管N5的漏极相连接，所述NMOS管N5的源极接地，所述PMOS管P1的栅极与所述节点Y0相连接，所述PMOS管P5的栅极与所述节点X0相连接，所述NMOS管N1的栅极与所述节点X2相连接，所述NMOS管N5的栅极与所述节点Y2相连接。

进一步的，所述第三支路包括电源、PMOS管P2、PMOS管P6、NMOS管N2、NMOS管N6，所述第三支路电源与所述PMOS管P2的源极相连接，所述PMOS管P2的漏极与所述PMOS管P6的源极相连接，所述PMOS管P6的漏极依次连接所述节点X2、所述NMOS管N2的漏极，所述NMOS管N2的源极与所述NMOS管N6的漏极相连接，所述NMOS管N6的源极接地，所述PMOS管P2的栅极与所述节点Y1相连接，所述PMOS管P6的栅极与所述节点X1相连接，所述NMOS管N2的栅极与所述节点X3相连接，所述NMOS管N6的栅极与所述节点Y3相连接。

进一步的，所述第四支路包括电源、PMOS管P3、PMOS管P7、NMOS管N3、NMOS管N7，所述第四支路电源与所述PMOS管P3的源极相连接，所述PMOS管P3的漏极与所述PMOS管P7的源极相连接，所述PMOS管P7的漏极依次连接所述节点X3、所述NMOS管N3的漏极，所述NMOS管N3的源极与所述NMOS管N7的漏极相连接，所述NMOS管N7的源极接地，所述PMOS管P3的栅极与所述节点Y2相连接，所述PMOS管P7的栅极与所述节点X2相连接，所述NMOS管N3的栅极与所述节点X0相连接，所述NMOS管N7的栅极与所述节点Y0相连接。

进一步的，所述第五支路包括电源、PMOS管P8、PMOS管P12、NMOS管N8、NMOS管N12，所述第五支路电源与所述PMOS管P8的源极相连接，所述PMOS管P8的漏极与所述PMOS管P12的源极相连接，所述PMOS管P12的漏极依次连接所述节点Y0、所述NMOS管N8的漏极，所述NMOS管N8的源极与所述NMOS管N12的漏极相连接，所述NMOS管N12的源极接地，所述PMOS管P8的栅极与所述节点X3相连接，所述PMOS管P12的栅极与所述节点Y3相连接，所述NMOS管N8的栅极与所述节点Y1相连接，所述NMOS管N12的栅极与所述节点X1相连接。

进一步的，所述第六支路包括电源、PMOS管P9、PMOS管P13、NMOS管N9、NMOS管N13，所述第六支路电源与所述PMOS管P9的源极相连接，所述PMOS管P9的漏极与所述PMOS管P13的源极相连接，所述PMOS管P13的漏极依次连接所述节点Y1、所述NMOS管N9的漏极，所述NMOS管N9的源极与所述NMOS管N13的漏极相连接，所述NMOS管N13的源极接地，所述PMOS管P9的栅极与所述节点X0相连接，所述PMOS管P13的栅极与所述节点Y0相连接，所述NMOS管N9的栅极与所述节点Y2相连接，所述NMOS管N13的栅极与所述节点X2相连接。

进一步的，所述第七支路包括电源、PMOS管P10、PMOS管P14、NMOS管N10、NMOS管N14，所述第七支路电源与所述PMOS管P10的源极相连接，所述PMOS管P10的漏极与所述PMOS管P14的源极相连接，所述PMOS管P14的漏极依次连接所述节点Y2、所述NMOS管N10的漏极，所述NMOS管N10的源极与所述NMOS管N14的漏极相连接，所述NMOS管N14的源极接地，所述PMOS管P10的栅极与所述节点X1相连接，所述PMOS管P14的栅极与所述节点Y1相连接，所述NMOS管N10的栅极与所述节点Y3相连接，所述NMOS管N14的栅极与所述节点X3相连接。

进一步的，所述第八支路包括电源、PMOS管P11、PMOS管P15、NMOS管N11、NMOS管N15，所述第八支路电源与所述PMOS管P11的源极相连接，所述PMOS管P11的漏极与所述PMOS管P15的源极相连接，所述PMOS管P15的漏极依次连接所述节点Y3、所述NMOS管N11的漏极，所述NMOS管N11的源极与所述NMOS管N15的漏极相连接，所述NMOS管N15的源极接地，所述PMOS管P11的栅极与所述节点X2相连接，所述PMOS管P15的栅极与所述节点Y2相连接，所述NMOS管N11的栅极与所述节点Y0相连接，所述NMOS管N15的栅极与所述节点X0相连接。

所有支路共用同一个电源。

参见图3，该存储单元加上前置逻辑电路可以变为一个锁存器。所述前置逻辑电路包括第一逻辑电路、第二逻辑电路、第三逻辑电路、第四逻辑电路、第五逻辑电路、第六逻辑电路、第七逻辑电路和第八逻辑电路。

所述第一逻辑电路、所述第二逻辑电路、所述第三逻辑电路、所述第四逻辑电路、第五逻辑电路、第六逻辑电路、第七逻辑电路、第八逻辑电路分别由1个NMOS管构成。所述第一逻辑电路的输入端连接数据输入D和时钟输入CK，所述第一逻辑电路的输出端连接所述节点X0；所述第二逻辑电路的输入端连接数据输入

和时钟输入CK，所述第二逻辑电路的输出端连接所述节点X1；所述第三逻辑电路的输入端连接数据输入D和时钟输入CK，所述第三逻辑电路的输出端连接所述节点X2；所述第四逻辑电路的输入端连接数据输入

和时钟输入CK，所述第四逻辑电路的输出端连接所述节点X3；所述第五逻辑电路的输入端连接数据输入D和时钟输入CK，所述第五逻辑电路的输出端连接所述节点Y0；所述第六逻辑电路的输入端连接数据输入

和时钟输入CK，所述第六逻辑电路的输出端连接所述节点Y1；所述第七逻辑电路的输入端连接数据输入D和时钟输入CK，所述第七逻辑电路的输出端连接所述节点Y2；所述第八逻辑电路的输入端连接数据输入

和时钟输入CK，所述第八逻辑电路的输出端连接所述节点Y3。

本发明的工作原理为：本发明的一种双节点SEU免疫的存储单元加上前置逻辑电路后，为双节点SEU免疫的锁存器，包括数据写操作和保持操作。

数据写操作为：(1)当CK为高电平时，如果D为高电平，

为低电平，则X0、X2、Y0、Y2均为高电平，且X1、X3、Y1、Y3均为低电平；(2)当CK为高电平时，如果D为低电平，

为高电平，则X1、X3、Y1、Y3均为高电平，且X0、X2、Y0、Y2均为低电平。

保持操作为当CK为低电平下的电路情况。

本发明的存储单元具有双节点抗SEU免疫性，因为本发明具有对称性，所以仅分析当节点X0、X1、X2、X3、Y0、Y1、Y2、Y3分别为逻辑值0、1、0、1、0、1、0、1时的抗SEU特性，同时因为本发明结构中X节点与Y节点高度对称，所以仅分析X节点翻转的情况，并且因为四个节点也高度对称，所以仅分析六种翻转情况里的三种，具体分析如下。

第一种情况：节点X0和X2受到高能粒子打击发生翻转，逻辑值从0变为1，可能影响节点Y1、Y3、X1、X3的逻辑状态。该变化导致PMOS管P5、P7、P9、P11导通，NMOS管N1、N3、N13、N15导通。但由于NMOS管N9、PMOS管P13截止，节点Y1的逻辑状态不变；NMOS管N11、PMOS管P15截止，节点Y3的逻辑状态不变；PMOS管P1、NMOS管N5截止，节点X1的逻辑状态不变；PMOS管P3、NMOS管N7截止，节点X3的逻辑状态不变。而节点Y0、Y2的逻辑状态不受影响。即除节点X0、X2逻辑值发生改变，其他节点的逻辑值均不发生改变。逻辑状态未变的节点X1和Y1分别通过NMOS管N0和NMOS管N4可以进行状态强化反馈，所以由暂态干扰引起的节点X0的逻辑变化就会被消除，同时逻辑状态未变的节点X3和Y3分别通过NMOS管N2和NMOS管N6可以进行状态强化反馈，所以由暂态干扰引起的节点X2的逻辑变化就会被消除，存储单元的逻辑状态恢复。

第二种情况：节点X1和X3受到高能粒子打击发生翻转，逻辑值从1变为0，可能影响节点Y0、Y2、X0、X2的逻辑状态。该变化导致PMOS管P4、P6、P8、P10导通，但负瞬态脉冲会关断NMOS管N0、N2、N12、N14。并且由于PMOS管P12截止，节点Y0的逻辑状态不变；PMOS管P14截止，节点Y2的逻辑状态不变；PMOS管P0截止，节点X0的逻辑状态不变；PMOS管P2截止，节点X2的逻辑状态不变。而节点Y1、Y3的逻辑状态不受影响。即除节点X1、X3逻辑值发生改变，其他节点的逻辑值均不发生改变。逻辑状态未变的节点X0和Y0分别通过PMOS管P5和PMOS管P1可以进行状态强化反馈，所以由暂态干扰引起的节点X1的逻辑变化就会被消除，同时逻辑状态未变的节点X2和Y2分别通过PMOS管P7和PMOS管P3可以进行状态强化反馈，所以由暂态干扰引起的节点X3的逻辑变化就会被消除，存储单元的逻辑状态恢复。

第三种情况：节点X0受到高能粒子打击发生翻转，逻辑值从0变为1，节点X1受到高能粒子打击发生翻转，逻辑值从1变为0，可能影响节点Y0、Y1、Y2、Y3、X2、X3的逻辑状态，且节点X0和X1的逻辑状态可能相互影响。该变化导致PMOS管P5、P6、P9、P10导通，NMOS管N3、N15导通，但负瞬态脉冲会关断NMOS管N0、N12。并且由于PMOS管P1截止，节点X1的逻辑状态不受节点X0逻辑变化的影响；NMOS管N0关断，节点X0 的逻辑状态不受节点X1逻辑变化的影。PMOS管P2截止，节点X2的逻辑状态不变；NMOS管N7截止，节点X3的逻辑状态不变；PMOS管P13截止，节点Y1的逻辑状态不变；PMOS管P14截止，节点Y2的逻辑状态不变；NMOS管N11截止，节点Y3的逻辑状态不变；NMOS管N12关断，节点Y0的逻辑状态不变。即除节点X0、X1逻辑值发生改变，其他节点的逻辑值均不发生改变。因为P5导通，同时逻辑状态未变的节点Y0通过PMOS管P1进行状态强化反馈，所以由暂态干扰引起的节点X1的逻辑变化就会被消除。然后，节点X1恢复逻辑值1会导通N0，同时逻辑状态未变的节点Y1通过NMOS管N4进行状态强化反馈，所以由暂态干扰引起的节点X0的逻辑变化就会被消除，存储单元的逻辑状态恢复。

综上所述，该存储单元每两个节点的翻转都不会引起其他任何节点的翻转，本发明是一个具有双节点SEU免疫的存储单元，解决了双节点抗SEU的问题。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (2)

1.一种双节点单粒子翻转免疫的存储单元，其特征在于，包括电源，第一支路，第二支路，第三支路，第四支路，第五支路，第六支路，第七支路和第八支路，以及八个节点X0、X1、X2、X3、Y1、Y2、Y3、Y4；

所述节点X0位于第一支路，节点X1位于第二支路，节点X2位于第三支路，节点X3位于第四支路，节点Y0位于第五支路，节点Y1位于第六支路，节点Y2位于第七支路，节点Y3位于第八支路；

所述第一支路通过所述节点X0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第二支路通过所述节点X1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第三支路通过所述节点X2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第四支路通过所述节点X3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第五支路通过所述节点Y0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第六支路通过所述节点Y1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第七支路通过所述节点Y2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第八支路通过所述节点Y3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；

所述第一支路还包括PMOS管P0、PMOS管P4、NMOS管N0和NMOS管N4；所述电源与所述PMOS管P0的源极相连接，所述PMOS管P0的漏极与所述PMOS管P4的源极相连接，所述PMOS管P4的漏极依次连接所述节点X0、所述NMOS管N0的漏极，所述NMOS管N0的源极与所述NMOS管N4的漏极相连接，所述NMOS管N4的源极接地；

所述PMOS管P0的栅极与所述节点Y3相连接，所述PMOS管P4的栅极与所述节点X3相连接，所述NMOS管N0的栅极与所述节点X1相连接，所述NMOS管N4的栅极与所述节点Y1相连接；

所述第二支路还包括PMOS管P1、PMOS管P5、NMOS管N1和NMOS管N5；所述电源与所述PMOS管P1的源极相连接，所述PMOS管P1的漏极与所述PMOS管P5的源极相连接，所述PMOS管P5的漏极依次连接所述节点X1、所述NMOS管N1的漏极，所述NMOS管N1的源极与所述NMOS管N5的漏极相连接，所述NMOS管N5的源极接地；

所述PMOS管P1的栅极与所述节点Y0相连接，所述PMOS管P5的栅极与所述节点X0相连接，所述NMOS管N1的栅极与所述节点X2相连接，所述NMOS管N5的栅极与所述节点Y2相连接；

所述第三支路还包括PMOS管P2、PMOS管P6、NMOS管N2和NMOS管N6；所述电源与所述PMOS管P2的源极相连接，所述PMOS管P2的漏极与所述PMOS管P6的源极相连接，所述PMOS管P6的漏极依次连接所述节点X2、所述NMOS管N2的漏极，所述NMOS管N2的源极与所述NMOS管N6的漏极相连接，所述NMOS管N6的源极接地；

所述PMOS管P2的栅极与所述节点Y1相连接，所述PMOS管P6的栅极与所述节点X1相连接，所述NMOS管N2的栅极与所述节点X3相连接，所述NMOS管N6的栅极与所述节点Y3相连接；

所述第四支路还包括PMOS管P3、PMOS管P7、NMOS管N3和NMOS管N7；所述电源与所述PMOS管P3的源极相连接，所述PMOS管P3的漏极与所述PMOS管P7的源极相连接，所述PMOS管P7的漏极依次连接所述节点X3、所述NMOS管N3的漏极，所述NMOS管N3的源极与所述NMOS管N7的漏极相连接，所述NMOS管N7的源极接地；

所述PMOS管P3的栅极与所述节点Y2相连接，所述PMOS管P7的栅极与所述节点X2相连接，所述NMOS管N3的栅极与所述节点X0相连接，所述NMOS管N7的栅极与所述节点Y0相连接；

所述第五支路还包括PMOS管P8、PMOS管P12、NMOS管N8和NMOS管N12；所述电源与所述PMOS管P8的源极相连接，所述PMOS管P8的漏极与所述PMOS管P12的源极相连接，所述PMOS管P12的漏极依次连接所述节点Y0、所述NMOS管N8的漏极，所述NMOS管N8的源极与所述NMOS管N12的漏极相连接，所述NMOS管N12的源极接地；

所述PMOS管P8的栅极与所述节点X3相连接，所述PMOS管P12的栅极与所述节点Y3相连接，所述NMOS管N8的栅极与所述节点Y1相连接，所述NMOS管N12的栅极与所述节点X1相连接；

所述第六支路还包括PMOS管P9、PMOS管P13、NMOS管N9和NMOS管N13；所述电源与所述PMOS管P9的源极相连接，所述PMOS管P9的漏极与所述PMOS管P13的源极相连接，所述PMOS管P13的漏极依次连接所述节点Y1、所述NMOS管N9的漏极，所述NMOS管N9的源极与所述NMOS管N13的漏极相连接，所述NMOS管N13的源极接地；

所述PMOS管P9的栅极与所述节点X0相连接，所述PMOS管P13的栅极与所述节点Y0相连接，所述NMOS管N9的栅极与所述节点Y2相连接，所述NMOS管N13的栅极与所述节点X2相连接；

所述第七支路还包括PMOS管P10、PMOS管P14、NMOS管N10和NMOS管N14；所述电源与所述PMOS管P10的源极相连接，所述PMOS管P10的漏极与所述PMOS管P14的源极相连接，所述PMOS管P14的漏极依次连接所述节点Y2、所述NMOS管N10的漏极，所述NMOS管N10的源极与所述NMOS管N14的漏极相连接，所述NMOS管N14的源极接地；

所述PMOS管P10的栅极与所述节点X1相连接，所述PMOS管P14的栅极与所述节点Y1相连接，所述NMOS管N10的栅极与所述节点Y3相连接，所述NMOS管N14的栅极与所述节点X3相连接；

所述第八支路还包括PMOS管P11、PMOS管P15、NMOS管N11和NMOS管N15所述电源与所述PMOS管P11的源极相连接，所述PMOS管P11的漏极与所述PMOS管P15的源极相连接，所述PMOS管P15的漏极依次连接所述节点Y3、所述NMOS管N11的漏极，所述NMOS管N11的源极与所述NMOS管N15的漏极相连接，所述NMOS管N15的源极接地；

所述PMOS管P11的栅极与所述节点X2相连接，所述PMOS管P15的栅极与所述节点Y2相连接，所述NMOS管N11的栅极与所述节点Y0相连接，所述NMOS管N15的栅极与所述节点X0相连接。

2.一种双节点单粒子翻转免疫的锁存器，其特征在于，包括前置逻辑电路和权利要求1所述的存储单元；

所述前置逻辑电路包括第一逻辑电路、第二逻辑电路、第三逻辑电路、第四逻辑电路、第五逻辑电路、第六逻辑电路、第七逻辑电路和第八逻辑电路；每个逻辑电路均由1个NMOS管构成；

所述第一逻辑电路的输入端连接数据输入D和时钟输入CK，所述第一逻辑电路的输出端连接所述节点X0；

所述第二逻辑电路的输入端连接数据输入

和时钟输入CK，所述第二逻辑电路的输出端连接所述节点X1；

所述第三逻辑电路的输入端连接数据输入D和时钟输入CK，所述第三逻辑电路的输出端连接所述节点X2；

所述第四逻辑电路的输入端连接数据输入

和时钟输入CK，所述第四逻辑电路的输出端连接所述节点X3；

所述第五逻辑电路的输入端连接数据输入D和时钟输入CK，所述第五逻辑电路的输出端连接所述节点Y0；

所述第六逻辑电路的输入端连接数据输入

和时钟输入CK，所述第六逻辑电路的输出端连接所述节点Y1；

所述第七逻辑电路的输入端连接数据输入D和时钟输入CK，所述第七逻辑电路的输出端连接所述节点Y2；

所述第八逻辑电路的输入端连接数据输入

和时钟输入CK，所述第八逻辑电路的输出端连接所述节点Y3。

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