CN117176112A - 一种低开销抗双节点翻转锁存器电路 - Google Patents

Abstract

一种低开销抗双节点翻转锁存器电路，包括三个传输门、C单元、两个冗余结构和钟控反相器；其中一个传输门的输出点连接钟控反相器的输出点，钟控反相器的输出点连接两个冗余结构，另外两个传输门的输出点连接C单元并分别均连接两个冗余结构，冗余结构的输出点连接另一个冗余结构，两个冗余结构的输出点连接钟控反相器，C单元的输出点分别连接两个冗余结构；当传输门均关闭时，钟控反相器输出锁存数据；当传输门均开启时，钟控反相器关闭输出，C单元输出信号以使两个冗余结构分别对所述另外两个传输门的输出点进行加强，并实现冗余结构的输出点的电位写入。以较小的面积损耗实现对任意单节点的抗翻转能力和5/6的抗双节点翻转能力。

Description

一种低开销抗双节点翻转锁存器电路

技术领域

本发明属于宇航级集成电路技术领域，涉及抗辐射加固锁存器技术，具体涉及一种低开销抗双节点翻转锁存器电路。

背景技术

随着集成电路制造工艺的进步，器件特征尺寸逐渐缩小，而辐照效应对宇航级集成电路的影响也变得越来越严重。空间辐射对电路造成的主要影响有单粒子效应（SingleEvent Effect，SEE）和总剂量效应（Total Ionizing Dose，TID）。随着特征尺寸逐渐缩小，纳米级器件成为集成电路制造中的主流，总剂量效应不再是造成辐射损伤的主要原因，单粒子效应成为影响器件的主要辐射效应。单粒子效应主要分为可以恢复的软错误（SoftError）和硬错误（Hard Error），软错误主要分为单粒子瞬态效应（Single EventTransient，SET）和单粒子翻转效应（Single Event Upset，SEU）。

在辐射环境中，晶体管被高能带电粒子轰击。当带电粒子轰击到原本处于关态的晶体管漏区或附近时，由于高能带电粒子的能量传递，会在短时间内产生大量电子-空穴对，漏区吸收敏感电荷，从而导致器件漏区电位发生变化，影响结构的输出电平。

目前的抗辐射加固锁存器普遍存在着以下问题：

1)多数抗辐射加固锁存器设计仅能够容忍多节点翻转，无法自恢复，对于一些功耗要求苛刻的环境，锁存器需要长时间运行在锁存期以降低功耗，错误的逻辑值仍被保留锁存器内部，影响电路运行的稳定性和可靠性；

2)容忍多节点翻转且自恢复的锁存器的功耗、面积、延迟开销较高。

发明内容

为解决上述相关现有技术不足，本发明提供一种低开销抗双节点翻转锁存器电路，以较小的面积损耗实现对任意单节点的抗翻转能力和5/6的抗双节点翻转能力。

为了实现本发明的目的，拟采用以下方案：

一种低开销抗双节点翻转锁存器电路，包括三个传输门、一个C单元、两个冗余结构和一个钟控反相器；

传输门用于传输输入数据，并根据时钟信号进行启闭，其中一个传输门的输出点连接钟控反相器的输出点，钟控反相器的输出点连接两个冗余结构，另外两个传输门的输出点连接C单元并分别均连接两个冗余结构，冗余结构的输出点连接另一个冗余结构，两个冗余结构的输出点连接钟控反相器，C单元的输出点分别连接两个冗余结构；

当传输门均关闭时，钟控反相器输出锁存数据；

当传输门均开启时，钟控反相器关闭输出，C单元输出信号以使两个冗余结构分别对所述另外两个传输门的输出点进行加强，并实现冗余结构的输出点的电位写入。

进一步，三个传输门分别为传输门TG1、传输门TG2、传输门TG3，钟控反相器包括PMOS管P10、PMOS管P11、NMOS管N10、NMOS管N11；

PMOS管P10的源极接VDD，栅极接一个冗余结构的输出点，漏极接PMOS管P11的源极；

PMOS管P11的栅极接时钟信号CK，漏极接传输门TG3的输出点，作为钟控反相器的输出点Q；

NMOS管N10的源极接地，栅极接另一个冗余结构的输出点，漏极接NMOS管N11的源极；

NMOS管N11的栅极接时钟信号CKB，漏极接输出点Q。

进一步，C单元包括PMOS管P8、PMOS管P9、NMOS管N8、NMOS管N9；

PMOS管P8的源极接VDD，栅极接节点D2，漏极接PMOS管P9的源极，传输门TG2输出连接节点D2；

PMOS管P9的栅极接节点D1，漏极作为C单元的输出点；传输门TG1的输出连接节点D1；

NMOS管N8的源极接地，栅极接节点D2，漏极接NMOS管N9的源极；

NMOS管N9的栅极接节点D1，漏极接C单元的输出点。

进一步，一个冗余结构包括PMOS管P1、PMOS管P2、PMOS管P4、PMOS管P5、PMOS管P6、NMOS管N2、NMOS管N5；另一个冗余结构包括PMOS管P3、PMOS管P7、NMOS管N1、NMOS管N3、NMOS管N4、NMOS管N6、NMOS管N7；

PMOS管P1的源极接节点F，栅极接节点P，漏极接节点D1；PMOS管P10的栅极接节点P；

PMOS管P2的源极接VDD，栅极接节点A，漏极接节点F，PMOS管P9的漏极和NMOS管N9的漏极接节点A；

PMOS管P3的源极接VDD，栅极接节点A，漏极接节点I；

PMOS管P4的源极接节点G，栅极接输出点Q，漏极接节点D1；

PMOS管P5的源极接VDD，栅极接节点D1，漏极接节点P；

PMOS管P6的源极接节点H，栅极接节点N，漏极接节点P；NMOS管N10的栅极接节点N；

PMOS管P7的源极接VDD，栅极接节点D1，漏极接节点K；

NMOS管N1的源极接节点I，栅极接输出点Q，漏极接节点D2；

NMOS管N2的源极接地，栅极接节点A，漏极接节点G；

NMOS管N3的源极接地，栅极接节点A，漏极接节点J；

NMOS管N4的源极接节点J，栅极接节点N，漏极接节点D2；

NMOS管N5的源极接地，栅极接节点D2，漏极接节点H；

NMOS管N6的源极接节点K，栅极接节点P，漏极接节点N；

NMOS管N7的源极接地，栅极接节点D2，漏极接节点N。

本发明的有益效果：

1、可抗任意单节点翻转，对6个双节点翻转敏感，并可以实现5对抗双节点翻转的能力；

2、目前较多抗辐射加固锁存器结构均基于C单元或DICE结构进行设计，虽然可以实现任意双节点抗翻转，但冗余晶体管非常多，冗余节点也很多，在面积方面常常是5倍或6倍的增大，本发明进行的抗双节点翻转加固设计比起未加固锁存器结构，在结构上实现了内部节点和输出节点的加固，不仅实现了抗单节点和双节点翻转能力，还将面积损耗控制在2.8，在较小的损耗下实现了功能。且透明状态的传播延时很小。

附图说明

图1示出了本申请实施例的低开销抗双节点翻转锁存器电路原理图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面结合附图对本发明的实施方式进行详细说明，但本发明所描述的实施例是本发明一部分实施例，而不是全部的实施例。

本申请实施例提供一种低开销抗双节点翻转锁存器电路，如图1所示，包括三个传输门、一个C单元、两个冗余结构和一个钟控反相器。

传输门用于传输输入数据，并根据时钟信号进行启闭，其中一个传输门的输出点连接钟控反相器的输出点，钟控反相器的输出点连接两个冗余结构，另外两个传输门的输出点连接C单元并分别均连接两个冗余结构，冗余结构的输出点连接另一个冗余结构，两个冗余结构的输出点连接钟控反相器，C单元的输出点分别连接两个冗余结构；钟控反相器用于根据所述其中一个传输门的启闭状态以及时钟信号进行锁存数据输出或关闭输出。

此锁存器电路共有两种工作状态，透明状态和锁存状态：

当处于锁存状态时，传输门均关闭时，钟控反相器输出锁存数据；

当处于透明状态时，传输门均开启时，钟控反相器关闭输出，C单元输出信号以使两个冗余结构分别对所述另外两个传输门的输出点进行加强，并实现冗余结构的输出点的电位写入。

具体电路结构如图1所示，三个传输门分别为传输门TG1、传输门TG2、传输门TG3，钟控反相器包括PMOS管P10、PMOS管P11、NMOS管N10、NMOS管N11；C单元包括PMOS管P8、PMOS管P9、NMOS管N8、NMOS管N9；一个冗余结构包括PMOS管P1、PMOS管P2、PMOS管P4、PMOS管P5、PMOS管P6、NMOS管N2、NMOS管N5；另一个冗余结构包括PMOS管P3、PMOS管P7、NMOS管N1、NMOS管N3、NMOS管N4、NMOS管N6、NMOS管N7。

其中，PMOS管P10的源极接VDD，栅极接节点P，漏极接PMOS管P11的源极；PMOS管P11的栅极接时钟信号CK，漏极接传输门TG3的输出点，作为钟控反相器的输出点Q，也是锁存器的输出端；NMOS管N10的源极接地，栅极接节点N，漏极接NMOS管N11的源极；NMOS管N11的栅极接时钟信号CKB，漏极接输出点Q。

其中，PMOS管P8的源极接VDD，栅极接节点D2，漏极接PMOS管P9的源极，传输门TG2输出连接节点D2；PMOS管P9的栅极接节点D1，漏极作为C单元的输出点；传输门TG1的输出连接节点D1；NMOS管N8的源极接地，栅极接节点D2，漏极接NMOS管N9的源极；NMOS管N9的栅极接节点D1，漏极接C单元的输出点。

其中，PMOS管P1的源极接节点F，栅极接节点P，漏极接节点D1；PMOS管P10的栅极接节点P；PMOS管P2的源极接VDD，栅极接节点A，漏极接节点F，PMOS管P9的漏极和NMOS管N9的漏极接节点A；PMOS管P3的源极接VDD，栅极接节点A，漏极接节点I；PMOS管P4的源极接节点G，栅极接输出点Q，漏极接节点D1；PMOS管P5的源极接VDD，栅极接节点D1，漏极接节点P；PMOS管P6的源极接节点H，栅极接节点N，漏极接节点P；NMOS管N10的栅极接节点N；PMOS管P7的源极接VDD，栅极接节点D1，漏极接节点K。

其中，NMOS管N1的源极接节点I，栅极接输出点Q，漏极接节点D2；NMOS管N2的源极接地，栅极接节点A，漏极接节点G；NMOS管N3的源极接地，栅极接节点A，漏极接节点J；NMOS管N4的源极接节点J，栅极接节点N，漏极接节点D2；NMOS管N5的源极接地，栅极接节点D2，漏极接节点H；NMOS管N6的源极接节点K，栅极接节点P，漏极接节点N；NMOS管N7的源极接地，栅极接节点D2，漏极接节点N。

时钟信号CK和时钟信号CKB分别为系统时钟和负系统时钟，透明状态：当时钟信号CK=1，时钟信号CKB=0时，传输门TG1、传输门TG2、传输门TG3开启，输入数据D通过传输门TG1至节点D1，通过传输门TG2至节点D2，通过传输门TG3至输出点Q，PMOS管P11和NMOS管N11关闭，钟控反相器关闭输出；C单元的节点A通过节点D1、节点D2驱动PMOS管P8、PMOS管P9、NMOS管N8、NMOS管N9进行输出，PMOS管P1、PMOS管P2、NMOS管N2、PMOS管P4和PMOS管P3、NMOS管N1、NMOS管N3、NMOS管N4组成的结构会加强节点D1、节点D2的电位，并于PMOS管P6、NMOS管N5和PMOS管P7、NMOS管N6共同驱动实现节点N、节点P的电位写入。

锁存状态：当时钟信号CK=0，时钟信号CKB=1时，传输门TG1、传输门TG2、传输门TG3关闭，PMOS管P11和NMOS管N11开启，并与PMOS管P10、NMOS管N10共同驱动输出点Q输出数据。

抗单节点翻转过程：

锁存器电路中共有6个存储节点：节点D1、节点D2、节点N、节点P、节点A、输出点Q，其中，前5个为内部节点。其中，节点D1、节点N、节点A、输出点Q可能会发生0→1的翻转，节点D2、节点P、节点A、输出点Q可能会发生1→0的翻转，由于结构对称性，在单个锁存状态下，共有四种单节点翻转可能。以锁存“1”状态时进行分析，即节点D2、节点P、节点A、输出点Q发生翻转为例：

<D2↓>：节点D2发生1→0的单节点翻转时，此时NMOS管N7、NMOS管N5关闭，PMOS管P3与NMOS管N1对节点D2有上拉作用，以使得节点D2翻转恢复；

<P↑>：节点P发生0→1的单节点翻转时，此时PMOS管P1、PMOS管P10关闭，节点P受PMOS管P6与NMOS管N5管的下拉作用，恢复“0”电位；

<A↑>：节点A发生0→1的单节点翻转时，此时PMOS管P2关闭，NMOS管N2开启，节点F电位不变，节点G被下拉至“0”电位，而PMOS管P4处于关闭状态，则节点D1电位不受影响，依旧为“1”；PMOS管P3关闭，NMOS管N3开启，节点I电位不变，节点J被下拉至“0”电位，而NMOS管N4处于关闭状态，则节点D2电位不受影响，依旧为“1”；则节点A会被开启的NMOS管N8与NMOS管N9下拉回“0”电位，翻转恢复；

<Q↓>：输出点Q发生1→0的单节点翻转时，此时PMOS管P4开启，NMOS管N1关闭，PMOS管P1与PMOS管P2保持节点D1的“1”电位，节点D2在NMOS管N1与NMOS管N4皆关闭的状态下也保持“1”电位，则节点P与节点N电位不变，输出点Q由于PMOS管P10与PMOS管P11的上拉作用恢复“1”。

抗双节点翻转过程，同样以锁存“1”状态为例：

<A↑，P↑>：节点A与节点P同时从低电位切换至高电位，发生0→1的双节点翻转时，此时PMOS管P1、PMOS管P2关闭，节点D1保持高电位，节点A受NMOS管N8、NMOS管N9的下拉作用恢复“0”电位，节点P受NMOS管N5与PMOS管P6的下拉作用恢复“0”电位，双节点翻转恢复；

<Q↓，D2↓>：输出点Q与节点D2同时从高电位切换至低电位，发生1→0的双节点翻转时，此时NMOS管N5关闭，节点P锁定在“0”电位，NMOS管N7关闭，节点N锁定在“0”电位，输出点Q受到节点P与时钟信号CK的上拉作用恢复“1”电位，节点D2受到PMOS管P3与NMOS管N1的上拉作用恢复“1”电位，双节点翻转恢复；

<D2↓，P↑>：节点D2发生1→0的翻转，节点P发生0→1的翻转时，节点D2受到PMOS管P3与NMOS管N1的上拉作用恢复高电位，NMOS管N5恢复开启状态，节点P受到PMOS管P6与NMOS管N5下拉作用恢复“0”电位，双节点翻转恢复；

<D2↓，A↑>：节点D2发生1→0的翻转，节点A发生0→1的翻转时，节点D2翻转，NMOS管N5和NMOS管N7关闭；节点A翻转，PMOS管P2、PPMOS管3关闭，NMOS管N2、NMOS管N3开启。节点D1锁定在“1”电位，节点N与节点P则锁定在“0”电位。对输出点Q电位起决定性作用的节点N与节点P没有受到影响，则此种情况下，节点D2与节点A的双节点翻转无法恢复，但对输出点Q无影响；

<P↑，Q↓>：节点P发生0→1的翻转，输出点Q发生1→0的翻转时，节点P受到PMOS管P6与NMOS管N5的下拉回到“0”电位，输出点Q受到PMOS管P10与PMOS管P11的上拉作用恢复“1”电位，双节点翻转恢复；

<A↑，Q↓>：节点A发生0→1的翻转，输出点Q发生1→0的翻转。由于节点A与输出点Q同时翻转，节点D1与节点D2随之翻转，在这种情况下翻转导致了存储电位变化，发生SEU无法恢复。

可以得出结论，除了<D2↓，A↑>和<A↑，Q↓>外，这些节点都可以从双节点翻转中恢复正常值，而<D2↓，A↑>节点对中Q的输出值是正确的，所以只有<A↑，Q↓>一组无法对双节点翻转进行容错。

本申请实施例的方案可以实现对任意单节点的抗翻转能力和5/6的抗双节点翻转能力。

以上所述仅为本发明的优选实施例，并不表示是唯一的或是限制本发明。本领域技术人员应理解，在不脱离本发明的范围情况下，对本发明进行的各种改变或同等替换，均属于本发明保护的范围。

Claims (9)

1.一种低开销抗双节点翻转锁存器电路，其特征在于，包括三个传输门、一个C单元、两个冗余结构和一个钟控反相器；

传输门用于传输输入数据，并根据时钟信号进行启闭，其中一个传输门的输出点连接钟控反相器的输出点，钟控反相器的输出点连接两个冗余结构，另外两个传输门的输出点连接C单元并分别均连接两个冗余结构，冗余结构的输出点连接另一个冗余结构，两个冗余结构的输出点连接钟控反相器，C单元的输出点分别连接两个冗余结构；

当传输门均关闭时，钟控反相器输出锁存数据；

当传输门均开启时，钟控反相器关闭输出，C单元输出信号以使两个冗余结构分别对所述另外两个传输门的输出点进行加强，并实现冗余结构的输出点的电位写入。

2.根据权利要求1所述的低开销抗双节点翻转锁存器电路，其特征在于，三个传输门分别为传输门TG1、传输门TG2、传输门TG3，钟控反相器包括PMOS管P10、PMOS管P11、NMOS管N10、NMOS管N11；

PMOS管P10的源极接VDD，栅极接一个冗余结构的输出点，漏极接PMOS管P11的源极；

PMOS管P11的栅极接时钟信号CK，漏极接传输门TG3的输出点，作为钟控反相器的输出点Q；

NMOS管N10的源极接地，栅极接另一个冗余结构的输出点，漏极接NMOS管N11的源极；

NMOS管N11的栅极接时钟信号CKB，漏极接输出点Q。

3.根据权利要求2所述的低开销抗双节点翻转锁存器电路，其特征在于，C单元包括PMOS管P8、PMOS管P9、NMOS管N8、NMOS管N9；

PMOS管P8的源极接VDD，栅极接节点D2，漏极接PMOS管P9的源极，传输门TG2输出连接节点D2；

PMOS管P9的栅极接节点D1，漏极作为C单元的输出点；传输门TG1的输出连接节点D1；

NMOS管N8的源极接地，栅极接节点D2，漏极接NMOS管N9的源极；

NMOS管N9的栅极接节点D1，漏极接C单元的输出点。

4.根据权利要求3所述的低开销抗双节点翻转锁存器电路，其特征在于，一个冗余结构包括PMOS管P1、PMOS管P2、PMOS管P4、PMOS管P5、PMOS管P6、NMOS管N2、NMOS管N5；

另一个冗余结构包括PMOS管P3、PMOS管P7、NMOS管N1、NMOS管N3、NMOS管N4、NMOS管N6、NMOS管N7；

PMOS管P1的源极接节点F，栅极接节点P，漏极接节点D1；PMOS管P10的栅极接节点P；

PMOS管P2的源极接VDD，栅极接节点A，漏极接节点F，PMOS管P9的漏极和NMOS管N9的漏极接节点A；

PMOS管P3的源极接VDD，栅极接节点A，漏极接节点I；

PMOS管P4的源极接节点G，栅极接输出点Q，漏极接节点D1；

PMOS管P5的源极接VDD，栅极接节点D1，漏极接节点P；

PMOS管P6的源极接节点H，栅极接节点N，漏极接节点P；NMOS管N10的栅极接节点N；

PMOS管P7的源极接VDD，栅极接节点D1，漏极接节点K；

NMOS管N1的源极接节点I，栅极接输出点Q，漏极接节点D2；

NMOS管N2的源极接地，栅极接节点A，漏极接节点G；

NMOS管N3的源极接地，栅极接节点A，漏极接节点J；

NMOS管N4的源极接节点J，栅极接节点N，漏极接节点D2；

NMOS管N5的源极接地，栅极接节点D2，漏极接节点H；

NMOS管N6的源极接节点K，栅极接节点P，漏极接节点N；

NMOS管N7的源极接地，栅极接节点D2，漏极接节点N。

5.根据权利要求4所述的低开销抗双节点翻转锁存器电路，其特征在于：

当时钟信号CK=1，时钟信号CKB=0时，传输门TG1、传输门TG2、传输门TG3开启，输入数据D通过传输门TG1至节点D1，通过传输门TG2至节点D2，通过传输门TG3至输出点Q，PMOS管P11和NMOS管N11关闭，钟控反相器关闭输出；C单元的节点A通过节点D1、节点D2驱动PMOS管P8、PMOS管P9、NMOS管N8、NMOS管N9进行输出，PMOS管P1、PMOS管P2、NMOS管N2、PMOS管P4和PMOS管P3、NMOS管N1、NMOS管N3、NMOS管N4组成的结构会加强节点D1、节点D2的电位，并于PMOS管P6、NMOS管N5和PMOS管P7、NMOS管N6共同驱动实现节点N、节点P的电位写入；

当时钟信号CK=0，时钟信号CKB=1时，传输门TG1、传输门TG2、传输门TG3关闭，PMOS管P11和NMOS管N11开启，并与PMOS管P10、NMOS管N10共同驱动输出点Q输出数据。

6.根据权利要求4所述的低开销抗双节点翻转锁存器电路，其特征在于，节点D2发生1→0的单节点翻转时，此时NMOS管N7、NMOS管N5关闭，PMOS管P3与NMOS管N1对节点D2有上拉作用，以使得节点D2翻转恢复；

输出点Q发生1→0的单节点翻转时，此时PMOS管P4开启，NMOS管N1关闭，PMOS管P1与PMOS管P2保持节点D1的“1”电位，节点D2在NMOS管N1与NMOS管N4皆关闭的状态下也保持“1”电位，则节点P与节点N电位不变，输出点Q由于PMOS管P10与PMOS管P11的上拉作用恢复“1”。

7.根据权利要求4所述的低开销抗双节点翻转锁存器电路，其特征在于，节点P发生0→1的单节点翻转时，此时PMOS管P1、PMOS管P10关闭，节点P受PMOS管P6与NMOS管N5管的下拉作用，恢复“0”电位；

节点A发生0→1的单节点翻转时，此时PMOS管P2关闭，NMOS管N2开启，节点F电位不变，节点G被下拉至“0”电位，而PMOS管P4处于关闭状态，则节点D1电位不受影响，依旧为“1”；PMOS管P3关闭，NMOS管N3开启，节点I电位不变，节点J被下拉至“0”电位，而NMOS管N4处于关闭状态，则节点D2电位不受影响，依旧为“1”；则节点A会被开启的NMOS管N8与NMOS管N9下拉回“0”电位，翻转恢复。

8.根据权利要求4所述的低开销抗双节点翻转锁存器电路，其特征在于，节点A与节点P同时从低电位切换至高电位，发生0→1的双节点翻转时，此时PMOS管P1、PMOS管P2关闭，节点D1保持高电位，节点A受NMOS管N8、NMOS管N9的下拉作用恢复“0”电位，节点P受NMOS管N5与PMOS管P6的下拉作用恢复“0”电位，双节点翻转恢复；

输出点Q与节点D2同时从高电位切换至低电位，发生1→0的双节点翻转时，此时NMOS管N5关闭，节点P锁定在“0”电位，NMOS管N7关闭，节点N锁定在“0”电位，输出点Q受到节点P与时钟信号CK上拉作用恢复“1”电位，节点D2受到PMOS管P3与NMOS管N1的上拉作用恢复“1”电位，双节点翻转恢复。

9.根据权利要求4所述的低开销抗双节点翻转锁存器电路，其特征在于，节点D2发生1→0的翻转，节点P发生0→1的翻转时，节点D2受到PMOS管P3与NMOS管N1的上拉作用恢复高电位，NMOS管N5恢复开启状态，节点P受到PMOS管P6与NMOS管N5下拉作用恢复“0”电位，双节点翻转恢复；

节点P发生0→1的翻转，输出点Q发生1→0的翻转时，节点P受到PMOS管P6与NMOS管N5的下拉回到“0”电位，输出点Q受到PMOS管P10与PMOS管P11的上拉作用恢复“1”电位，双节点翻转恢复。