CN111162772A - 一种高性能低开销的三点翻转自恢复锁存器 - Google Patents

Abstract

本发明公开了一种高性能低开销的三点翻转自恢复锁存器，包括三个反相器、七个结构相同且具有相同时钟信号的三态门、七个结构相同的C单元，以及7个结构相同且具有相同的反相时钟信号的钟控C单元组成，由C单元和钟控C单元连接成环，基于C单元和钟控C单元在两路输入的逻辑值不同时，输出端保持不变的特性，实现锁存器的三点翻转自恢复，使得即使是在较为恶劣的辐射环境下，纳米尺度CMOS锁存器也能免受三点翻转的影响，避免引发软错误，保证电路功能正常。

Description

一种高性能低开销的三点翻转自恢复锁存器

技术领域

本发明属于集成电路设计领域，更具体地说是涉及一种应用在抗辐射加固电路领域中的抗三点翻转(TripleNode Upset,TNU)的加固锁存器。

背景技术

单粒子效应(Single Event Effect,SEE)，是指高能粒子穿过微电子器件的灵敏区时，造成器件状态的非正常改变的一种辐射损伤效应。单粒子效应包括单粒子翻转、单粒子瞬态、单粒子烧毁和单粒子栅穿等，其中单粒子翻转是最难防护的单粒子效应。

单粒子翻转(Single Event Upset,SEU)，是指高能粒子击中存储单元时，使得存储单元的逻辑值直接发生翻转的一种效应。按照发生翻转的节点数量，可以将单粒子翻转分为单点翻转、双点翻转和三点翻转等。

单点翻转(Single Node Upset,SNU)，是指单个高能粒子击中存储单元时，使得存储单元内部的单个敏感节点的逻辑值发生翻转的情况。

双点翻转(Double Node Upset,DNU)，是指单个高能粒子击中存储单元时，由于电荷共享效应，使得存储单元内部两个敏感节点的逻辑值同时发生翻转的情况。

三点翻转(Triple Node Upset,TNU)，是指单个高能粒子击中存储单元时，由于电荷共享效应，使得存储单元内部三个敏感节点的逻辑值同时发生翻转的情况。

锁存器是最常用的时序逻辑器件之一，是构成数字系统的关键元器件，对系统功能的执行有着不可替代的作用。然而随着集成电路工艺尺寸的进一步缩减，在较为恶劣的辐射环境下，纳米尺度CMOS锁存器越来越容易受到三点翻转(Triple Node Upset,TNU)的影响，从而引发软错误，使得电路产生功能错误。

传统的抗辐射加固锁存器大多数只能够实现单点翻转自恢复或者双点翻转自恢复，对于较为恶劣的辐射环境已然不再适用。

发明内容

本发明是为避免上述现有技术所存在的不足，提供一种高性能低开销的三点翻转自恢复锁存器，使得即使是在较为恶劣的辐射环境下，纳米尺度CMOS锁存器也能免受三点翻转(Triple Node Upset,TNU)的影响，从而避免引发软错误，保证电路功能正常。

本发明为实现发明目的采用如下技术方案：

本发明高性能低开销的三点翻转自恢复锁存器的特点是其包括：

3个反相器，为第一反相器、第二反相器和第三反相器；

7个结构相同且具有相同的时钟信号CLK的三态门，为第一、第二、第三、第四、第五、第六和第七三态门，构成输入级电路；

7个结构相同的C单元，为第一、第二、第三、第四、第五、第六和第七C单元；

7个结构相同且具有相同的反相时钟信号CLKB的钟控C单元，为第一、第二、第三、第四、第五、第六和第七钟控C单元。

各C单元和各钟控C单元均具有两个输入端和一个输出端；并以第一钟控C单元、第一C单元、第二钟控C单元、第二C单元、第三钟控C单元、第三C单元、第四钟控C单元、第四C单元、第五钟控C单元、第五C单元、第六钟控C单元、第六C单元、第七钟控C单元、第七C单元和第一钟控C单元的顺序按顺时针方向连接成环；

其中，上一级钟控C单元输出端与本级C单元的一个输入端相连接形成本级C单元级联输入节点，所述本级C单元的另一个输入端为本级C单元非级联输入节点；本级C单元输出端与下一级钟控C单元的一个输入端相连接形成下一级钟控C单元级联输入节点，所述下一级钟控C单元的另一个输入端为下一级钟控C单元非级联输入节点；形成的各锁存器内部节点分别是：

第一C单元到第七C单元的各C单元级联输入节点一一对应为节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂；

第一C单元到第七C单元的各C单元非级联输入节点一一对应为节点N₆、节点N₈、节点N₁₀、节点N₁₂、节点N₀、节点N₂和节点N₄；

第一钟控C单元到第七钟控C单元的各钟控C单元级联输入节点一一对应为节点N₁₃、节点N₁、节点N₃、节点N₅、节点N₇、节点N₉和节点N₁₁；

第一钟控C单元到第七钟控C单元的各钟控C单元非级联输入节点一一对应为节点N₅、节点N₇、节点N₉、节点N₁₁、节点N₁₃、节点N₁和节点N₃；

各三态门的输入端均与外部输入信号D相连接，第一三态门到第七三态门的输出端一一对应为节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂；

第一反相器以时钟信号CLK为输入，并输出反相时钟信号CLKB；第二反相器和第三反相器串联设置，节点N₀与第二反相器的输入端相连接，以第三反相器的Q端为输出节点；

在锁存器的透明期内，7个三态门打开，7个钟控C单元关断，外部输入信号D通过各三态门同时传播至节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂；且节点N₀的值经过第二反相器和第三反相器在Q端输出；在锁存器的保持期内，7个三态门关断，7个钟控C单元打开，各锁存器内部节点在环内锁存。

本发明高性能低开销的三点翻转自恢复锁存器的特点也在于：各三态门均是在时钟信号CLK为1时有效，是指：当时钟信号CLK为1时，各三态门处于导通状态，外部输入信号D同时传输到锁存器内部节点N₀、N₂、N₄、N₆、N₈、N₁₀和N₁₂，且节点N₀的逻辑值经过第二反相器和第三反相器后在Q端输出；当时钟信号CLK为0时，各三态门处于高阻状态，外部输入信号D的状态不影响锁存器内部节点N₀、N₂、N₄、N₆、N₈、N₁₀和N₁₂和输出节点Q端的逻辑值。

本发明高性能低开销的三点翻转自恢复锁存器的特点也在于：所述各C单元是由第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2组成；其中：

第一PMOS管PM1源极接电源，第一PMOS管PM1漏极和第二PMOS管PM2源极相连；

第一NMOS管NM1源极和第二NMOS管NM2漏极相连；第二NMOS管NM2源极接地；

第一PMOS管PM1栅极与第一NMOS管NM1栅极相连，作为C单元级联输入节点；

第二PMOS管PM2栅极与第二NMOS管NM2栅极相连，作为C单元非级联输入节点；

第二PMOS管PM2漏极与第一NMOS管NM1漏极相连作为C单元输出端。

本发明高性能低开销的三点翻转自恢复锁存器的特点也在于：各钟控C单元是由第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第三NMOS管NM3、第四NMOS管NM4和第五NMOS管NM5组成；其中：

第三PMOS管PM3源极接电源；第三PMOS管PM3漏极和第四PMOS管PM4源极相连；

第四PMOS管PM4漏极和第五PMOS管PM5源极相连；

第三NMOS管NM3源极和第四NMOS管NM4漏极相连；

第四NMOS管NM4源极和第五NMOS管NM5漏极相连；第五NMOS管NM5源极接地；

第三PMOS管PM3栅极与第四NMOS管NM4栅极相连，作为钟控C单元级联输入端；

第四PMOS管PM4栅极与第五NMOS管NM5栅极相连，作为钟控C单元非级联输入端；

第五PMOS管PM5栅极接时钟信号CLK；第三NMOS管NM3栅极接反相时钟信号CLKB；

第五PMOS管PM5漏极与第三NMOS管NM3漏极相连,作为钟控C单元输出端。

本发明基于C单元和钟控C单元在两路输入的逻辑值不同时，输出端保持不变的特性，实现了锁存器的三点翻转自恢复，与已有技术相比，本发明有益效果体现在：

1、本发明电路结构直观易懂，性能优良，能够容忍14个内部节点可能发生的所有三点翻转情况，并且全部自恢复；

2、本发明为循环对称结构，节点排列规律性强，可进一步扩展到容忍更多节点翻转自恢复；

3、本发明中所有晶体管均可使用最小尺寸，具有较小的面积开销；

4、本发明使用了7个钟控C单元，电路功耗大大降低。

附图说明

图1为本发明锁存器的七个C单元和七个钟控C单元的门级电路原理图；

图2为本发明锁存器的七个三态门电路原理图；

图3为本发明锁存器中第一反相器电路原理图；

图4为本发明锁存器中第二反相器和第三反相器电路原理图；

图5为本发明锁存器中C单元的晶体管级电路原理图；

图6为本发明锁存器中钟控C单元晶体管级电路原理图。

图中标号：

100第一钟控C单元，101第一C单元，102第二钟控C单元，103第二C单元，

104第三钟控C单元，105第三C单元，106第四钟控C单元，107第四C单元，

108第五钟控C单元，109第五C单元，110第六钟控C单元，111第六C单元，

112第七钟控C单元，113第七C单元，114第一三态门，115第二三态门，

116第三三态门，117第四三态门，118第五三态门；119第六三态门，

120第七三态门，121第一反相器，122第二反相器，123第三反相器。

具体实施方式

参见图1、图2、图3和图4，本实施例中高性能低开销的三点翻转自恢复锁存器包括：

3个反相器，分别为第一反相器121、第二反相器122和第三反相器123；

7个结构相同且具有相同的时钟信号CLK的三态门，分别为第一三态门114、第二三态门115、第三三态门116、第四三态门117、第五三态门118、第六三态门119和第七三态门120，以此构成输入级电路；

7个结构相同的C单元，分别为第一C单元101、第二C单元103、第三C单元105、第四C单元107、第五C单元109、第六C单元111和第七C单元113；

7个结构相同且具有相同的反相时钟信号CLKB的钟控C单元，为第一钟控C单元100、第二钟控C单元102、第三钟控C单元104、第四钟控C单元106、第五钟控C单元108、第六钟控C单元110和第七钟控C单元112。

如图1所示，本实施例中各C单元和各钟控C单元均具有两个输入端和一个输出端；并以第一钟控C单元100、第一C单元101、第二钟控C单元102、第二C单元103、第三钟控C单元104、第三C单元105、第四钟控C单元106、第四C单元107、第五钟控C单元108、第五C单元109、第六钟控C单元110、第六C单元111、第七钟控C单元112、第七C单元113和第一钟控C单元100的顺序按顺时针方向连接成环。

在环内，上一级钟控C单元输出端与本级C单元的一个输入端相连接形成本级C单元级联输入节点，本级C单元的另一个输入端为本级C单元非级联输入节点；本级C单元输出端与下一级钟控C单元的一个输入端相连接形成下一级钟控C单元级联输入节点，下一级钟控C单元的另一个输入端为下一级钟控C单元非级联输入节点；形成的各锁存器内部节点分别是：

第一C单元、第二C单元、第三C单元、第四C单元、第五C单元、第六C单元和第七C单元的各C单元级联输入节点一一对应为节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂。

第一C单元、第二C单元、第三C单元、第四C单元、第五C单元、第六C单元和第七C单元的各C单元非级联输入节点一一对应为节点N₆、节点N₈、节点N₁₀、节点N₁₂、节点N₀、节点N₂和节点N₄。

第一钟控C单元、第二钟控C单元、第三钟控C单元、第四钟控C单元、第五钟控C单元、第六钟控C单元和第七钟控C单元的各钟控C单元级联输入节点一一对应为节点N₁₃、节点N₁、节点N₃、节点N₅、节点N₇、节点N₉和节点N₁₁。

第一钟控C单元、第二钟控C单元、第三钟控C单元、第四钟控C单元、第五钟控C单元、第六钟控C单元和第七钟控C单元的各钟控C单元非级联输入节点一一对应为节点N₅、节点N₇、节点N₉、节点N₁₁、节点N₁₃、节点N₁和节点N₃。

如图2所示，本实施例中各三态门的输入端均与外部输入信号D相连接，第一三态门114、第二三态门115、第三三态门116、第四三态门117、第五三态门118、第六三态门119和第七三态门120的输出端一一对应为节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂。

第一反相器121以时钟信号CLK为输入，并输出反相时钟信号CLKB；第二反相器122和第三反相器123串联设置，节点N₀与第二反相器122的输入端相连接，以第三反相器123的Q端为输出节点；第二反相器122和第三反相器123作为输出级缓冲器，可以增加驱动能力，并且提供一对反相的输出信号。

在锁存器的透明期内，7个三态门打开，7个钟控C单元关断，外部输入信号D通过各三态门同时传播至节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂；且节点N₀的值经过第二反相器和第三反相器在Q端输出；随之,通过第一C单元101将节点N₀和节点N₆的反相逻辑值写入到节点N₁；通过第二C单元103将节点N₂和节点N₈的反相逻辑值写入到节点N₃；通过第三C单元105将节点N₄和节点N₁₀的反相逻辑值写入到节点N₅；通过第四C单元107将节点N₆和节点N₁₂的反相逻辑值写入到节点N₇；通过第五C单元109将节点N₈和节点N₀的反相逻辑值写入到节点N₉；通过第六C单元111将节点N₁₀和节点N₂的反相逻辑值写入到节点N₁₁；通过第七C单元113将节点N₁₂和节点N₄的反相逻辑值写入到节点N₁₃；在透明期内，7个钟控C单元均处于关断状态，因此锁存器有着较小的功耗。

在锁存器的保持期内，7个三态门关断，7个钟控C单元打开，各锁存器内部节点在环内锁存。

具体实施中，各三态门均是在时钟信号CLK为1时有效，是指：当时钟信号CLK为1时，各三态门处于导通状态，外部输入信号D同时传输到锁存器内部节点N₀、N₂、N₄、N₆、N₈、N₁₀和N₁₂，且节点N₀的逻辑值经过第二反相器122和第三反相器123后在Q端输出；当时钟信号CLK为0时，各三态门处于高阻状态，外部输入信号D的状态不影响锁存器内部的节点N₀、N₂、N₄、N₆、N₈、N₁₀和N₁₂和输出节点Q端的逻辑值。

如图5所示，本实施例中各C单元是由第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2组成；其中：

第一PMOS管PM1源极接电源，第一PMOS管PM1漏极和第二PMOS管PM2源极相连；

第一NMOS管NM1源极和第二NMOS管NM2漏极相连；第二NMOS管NM2源极接地；

第一PMOS管PM1栅极与第一NMOS管NM1栅极相连，作为C单元级联输入节点；

第二PMOS管PM2栅极与第二NMOS管NM2栅极相连，作为C单元非级联输入节点；

第二PMOS管PM2漏极与第一NMOS管NM1漏极相连作为C单元输出端。

如图6所示，本实施例中各钟控C单元是由第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第三NMOS管NM3、第四NMOS管NM4和第五NMOS管NM5组成；其中：

第三PMOS管PM3源极接电源；第三PMOS管PM3漏极和第四PMOS管PM4源极相连；

第四PMOS管PM4漏极和第五PMOS管PM5源极相连；

第三NMOS管NM3源极和第四NMOS管NM4漏极相连；

第四NMOS管NM4源极和第五NMOS管NM5漏极相连；第五NMOS管NM5源极接地；

第三PMOS管PM3栅极与第四NMOS管NM4栅极相连，作为钟控C单元级联输入端；

第四PMOS管PM4栅极与第五NMOS管NM5栅极相连，作为钟控C单元非级联输入端；

第五PMOS管PM5栅极接时钟信号CLK；第三NMOS管NM3栅极接反相时钟信号CLKB；

第五PMOS管PM5漏极与第三NMOS管NM3漏极相连,作为钟控C单元输出端。

本发明的容错原理是：利用C单元或钟控C单元的其中一个输入端的逻辑值发生翻转后输出端逻辑值不会改变的电路特性，将7个C单元和7个钟控C单元用特定的方式连接成一个反馈回路，实现任意3个内部节点发生翻转后均能自恢复到正确逻辑值的功能。

本发明容忍三点翻转的情况分类：

本发明中锁存器共有14个内部节点，因此可能发生3点翻转的情况共有

种。根据任意3个内部节点同时发生翻转后，受到影响的节点的数目，将364种三点翻转的情况分成4类。为了更好地描述4类三点翻转的情况，定义“关联节点”、“无关联节点”、“主翻转节点”和“次翻转节点”。

两个内部节点同时作为任意一个C单元或同时作为任意一个钟控C单元的输入节点，称其为关联节点，本发明锁存器共有14对关联节点；其余的任意两个不作为同一个C单元或不作为同一个钟控C单元的输入的内部节点称为无关联节点；以第一C单元101为例，由于节点N₀和节点N₆同时作为第一C单元101的输入，因此节点N₀和节点N₆互为“关联节点”，节点N₂和节点N₄分别是第二C单元103和第三C单元105的输入节点，因此节点N₂和节点N₄互为“无关联节点”；“主翻转节点”是指受高能粒子轰击，使得逻辑值直接发生翻转的内部节点；“次翻转节点”是指受“主翻转节点”的影响，使得逻辑值间接发生翻转的内部节点。

具体的容忍三点翻转分类情况如表2所示。

表2容忍三点翻转的情况分类

如表2所示，第1类是有3个主翻转节点和3个次翻转节点的情况，共14种组合。其归结为：任意一个C单元(或钟控C单元)的两个输入节点发生翻转的同时，与这两个翻转的输入节点之一相关联的另一个节点也发生了翻转。比如：第一C单元101的两个输入节点N₀和N₆发生了翻转的同时，节点N₀的另一个关联节点N₈也发生了翻转。也就是说3个主翻转节点为{N₀，N₆，N₈}，此时错误逻辑值经传递产生3个次翻转节点{N₁，N₉，N₁₀}，其它8个节点保持正确逻辑值不变。该情况属于第1类三点翻转的情况，在这种情况下：

节点N₁₃和节点N₅的正确逻辑值将经过第一钟控C单元100，使得节点N₀恢复为正确逻辑值；节点N₅和节点N₁₁的正确逻辑值将经过第四钟控C单元106，使得节点N₆恢复为正确逻辑值；节点N₇和节点N₁₃的正确逻辑值将经过第五钟控C单元108，使得节点N₈恢复为正确逻辑值。

此后，节点N₀和节点N₆的正确逻辑值将经过第一C单元101，使得节点N₁恢复为正确逻辑值；同时，节点N₀和节点N₈的正确逻辑值将经过第五C单元109，使得节点N₉恢复到正确逻辑值。

最后，节点N₉和节点N₁的正确逻辑值将经过第六钟控C单元110，使得节点N₁₀恢复到正确逻辑值。最终3个主翻转节点{N₀，N₆，N₈}和3个次翻转节点{N₁，N₉，N₁₀}均自恢复到了正确的逻辑值。由于结构的对称性，第1类三点翻转的情况中剩余的11种三点翻转组合容错原理也是同理分析。

如表2所示，第2类是有3个主翻转节点和2个次翻转节点的情况，共28种组合。其归结为：任意一个C单元(或钟控C单元)的两个输入节点发生翻转的同时，与该C单元输出节点相关联的节点也发生了翻转的情况。比如：第一C单元101的两个输入节点N₀和N₆发生了翻转的同时，该C单元的输出节点N₁的关联节点N₇也发生了翻转。也就是说3个主翻转节点为{N₀，N₆，N₇}，此时错误逻辑值经传递产生2个次翻转节点{N₁，N₂}，而其它9个节点保持正确逻辑值不变。该情况属于第2类三点翻转的情况。在这种情况下：

节点N₁₃和节点N₅的正确逻辑值将经过第一钟控C单元100，使得节点N₀恢复为正确逻辑值；节点N₅和节点N₁₁的正确逻辑值将经过第四钟控C单元106，使得节点N₆恢复为正确逻辑值。

此后，节点N₀和节点N₆的正确逻辑值将经过第一C单元101，使得节点N₁恢复为正确逻辑值；同时，节点N₆和节点N₁₂的正确逻辑值将经过第四C单元107，使得节点N₇恢复到正确逻辑值。

最后，节点N₁和节点N₇的正确逻辑值将经过第二钟控C单元102，使得节点N₂恢复为正确逻辑值。最终，3个主翻转节点{N₀，N₆，N₇}和2个次翻转节点{N₁，N₂}均自恢复到了正确的逻辑值。由于结构的对称性，第2类三点翻转的情况中剩余的27种三点翻转组合容错原理也是同理分析。

如表2所示，第3类是有3个主翻转节点和1个次翻转节点的情况，共98种组合。其归结为：任意一个C单元(或钟控C单元)的两个输入节点发生翻转的同时，另一个与该C单元的输入节点或输出节点均无关联的节点也发生翻转。比如：第一C单元101的两个输入节点N₀和N₆发生了翻转的同时，另一个与第一C单元101的输入输出节点均无关联的节点N₁₂也发生了翻转。也就是说3个主翻转节点为{N₀，N₆，N₁₂}，此时，错误逻辑值经传递产生1个次翻转节点N₁，其它10个节点保持正确逻辑值不变。该情况属于第3类三点翻转的情况。在这种情况下：

节点N₁₃和节点N₅的正确逻辑值将经过第一钟控C单元100，使得节点N₀恢复为正确逻辑值；节点N₅和节点N₁₁的正确逻辑值将经过第四钟控C单元106，使得节点N₆恢复为正确逻辑值；节点N₃和节点N₁₁的正确逻辑值将经过第五钟控C单元108，使得节点N₁₂恢复为正确逻辑值。

此后，节点N₀和节点N₆的正确逻辑值将经过第一C单元101，使得节点N₁恢复为正确逻辑值。最终，3个主翻转节点{N₀，N₆，N₁₂}和1个次翻转节点N₁均自恢复到了正确的逻辑值。由于结构的对称性，第3类三点翻转的情况中剩余的97种三点翻转组合容错原理也是同理分析。

如表2所示，第4类是只有3个主翻转节点，没有次翻转节点，共224种组合。其分为：任意3个相互无关联的内部节点同时发生翻转，或者同一个C单元(或钟控C单元)的输入输出端同时发生翻转。其中任意3个相互无关联的内部节点同时发生翻转的情况有210种，同一个C单元(或钟控C单元)的输入输出端同时发生翻转的情况有14种。

以下针对任意3个相互无关联的内部节点同时发生翻转的情况举例分析：

当三个主翻转节点为相互无关联的节点，如{N₁，N₂，N₃}时，这三个主翻转节点的错误逻辑值不会传递，因此没有次翻转节点，除主翻转节点外的11个节点均保持正确逻辑值不变。该情况属于第4类三点翻转的情况。在这种情况下：

节点N₀和节点N₆的正确逻辑值将经过第一C单元101，使得节点N₁恢复为正确逻辑值；

此后，节点N₁和节点N₇的正确逻辑值将经过第二钟控C单元102，使得节点N₂恢复为正确逻辑值；

最后，节点N₂节点和节点N₈的正确逻辑值将经过第二C单元103，使得节点N₃恢复为正确逻辑值。最终，3个主翻转节点{N₁，N₂，N₃}均自恢复到了正确的逻辑值。由于结构的对称性，该情况中剩余的209种情况容错原理也是同理分析。

以下针对同一个C单元(或钟控C单元)的输入输出端同时发生翻转的情况举例分析：

当三个主翻转节点为第一C单元101的输入节点和输出节点，即{N₀，N₆，N₁}时，这三个主翻转节点的错误逻辑值不会传递，因此没有次翻转节点，除主翻转节点外的11个节点均保持正确逻辑值不变。该情况也属于第4类三点翻转的情况。在这种情况下：

节点N₁₃和节点N₅的正确逻辑值将经过第一钟控C单元100，使得节点N₀恢复为正确逻辑值；节点N₅和节点N₁₁的正确逻辑值将经过第四钟控C单元106，使得节点N₆恢复为正确逻辑值。

此后，节点N₀和节点N₆的正确逻辑值将经过第一C单元101，使得节点N₁恢复为正确逻辑值。最终，3个主翻转节点{N₀，N₆，N₁}均自恢复到了正确的逻辑值。由于结构的对称性，该情况中剩余的11种三点翻转组合容错原理也是同理分析。

本发明能够完全容忍任意3个内部节点同时发生翻转的情况，并且将所有发生翻转的节点均自恢复到正确的逻辑值。其有着较小的延迟、功耗和面积开销，为高性能低开销的三点翻转自恢复锁存器。

Claims (4)

1.一种高性能低开销的三点翻转自恢复锁存器，其特征是包括：

3个反相器，为第一反相器、第二反相器和第三反相器；

7个结构相同且具有相同的时钟信号CLK的三态门，为第一、第二、第三、第四、第五、第六和第七三态门，构成输入级电路；

7个结构相同的C单元，为第一、第二、第三、第四、第五、第六和第七C单元；

7个结构相同且具有相同的反相时钟信号CLKB的钟控C单元，为第一、第二、第三、第四、第五、第六和第七钟控C单元；

各C单元和各钟控C单元均具有两个输入端和一个输出端；并以第一钟控C单元(100)、第一C单元(101)、第二钟控C单元(102)、第二C单元(103)、第三钟控C单元(104)、第三C单元(105)、第四钟控C单元(106)、第四C单元(107)、第五钟控C单元(108)、第五C单元(109)、第六钟控C单元(110)、第六C单元(111)、第七钟控C单元(112)、第七C单元(113)和第一钟控C单元(100)的顺序按顺时针方向连接成环；

其中，上一级钟控C单元输出端与本级C单元的一个输入端相连接形成本级C单元级联输入节点，所述本级C单元的另一个输入端为本级C单元非级联输入节点；本级C单元输出端与下一级钟控C单元的一个输入端相连接形成下一级钟控C单元级联输入节点，所述下一级钟控C单元的另一个输入端为下一级钟控C单元非级联输入节点；形成的各锁存器内部节点分别是：

第一C单元到第七C单元的各C单元级联输入节点一一对应为节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂；

第一C单元到第七C单元的各C单元非级联输入节点一一对应为节点N₆、节点N₈、节点N₁₀、节点N₁₂、节点N₀、节点N₂和节点N₄；

第一钟控C单元到第七钟控C单元的各钟控C单元级联输入节点一一对应为节点N₁₃、节点N₁、节点N₃、节点N₅、节点N₇、节点N₉和节点N₁₁；

第一钟控C单元到第七钟控C单元的各钟控C单元非级联输入节点一一对应为节点N₅、节点N₇、节点N₉、节点N₁₁、节点N₁₃、节点N₁和节点N₃；

各三态门的输入端均与外部输入信号D相连接，第一三态门到第七三态门的输出端一一对应为节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂；

第一反相器(121)以时钟信号CLK为输入，并输出反相时钟信号CLKB；第二反相器(122)和第三反相器(123)串联设置，节点N₀与第二反相器(122)的输入端相连接，以第三反相器(123)的Q端为输出节点；

在锁存器的透明期内，7个三态门打开，7个钟控C单元关断，外部输入信号D通过各三态门同时传播至节点N₀、节点N₂、节点N₄、节点N₆、节点N₈、节点N₁₀和节点N₁₂；且节点N₀的值经过第二反相器和第三反相器在Q端输出；在锁存器的保持期内，7个三态门关断，7个钟控C单元打开，各锁存器内部节点在环内锁存。

2.根据权利要求1所述的高性能低开销的三点翻转自恢复锁存器，其特征是：各三态门均是在时钟信号CLK为1时有效，是指：当时钟信号CLK为1时，各三态门处于导通状态，外部输入信号D同时传输到锁存器内部节点N₀、N₂、N₄、N₆、N₈、N₁₀和N₁₂，且节点N₀的逻辑值经过第二反相器(122)和第三反相器(123)后在Q端输出；当时钟信号CLK为0时，各三态门处于高阻状态，外部输入信号D的状态不影响锁存器内部节点N₀、N₂、N₄、N₆、N₈、N₁₀和N₁₂和输出节点Q端的逻辑值。

3.根据权利要求1所述的高性能低开销的三点翻转自恢复锁存器，其特征是：所述各C单元是由第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2组成；其中：

第一PMOS管PM1源极接电源，第一PMOS管PM1漏极和第二PMOS管PM2源极相连；

第一NMOS管NM1源极和第二NMOS管NM2漏极相连；第二NMOS管NM2源极接地；

第一PMOS管PM1栅极与第一NMOS管NM1栅极相连，作为C单元级联输入节点；

第二PMOS管PM2栅极与第二NMOS管NM2栅极相连，作为C单元非级联输入节点；

第二PMOS管PM2漏极与第一NMOS管NM1漏极相连作为C单元输出端。

4.根据权利要求1所述的高性能低开销的三点翻转自恢复锁存器，其特征是：各钟控C单元是由第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第三NMOS管NM3、第四NMOS管NM4和第五NMOS管NM5组成；其中：

第三PMOS管PM3源极接电源；第三PMOS管PM3漏极和第四PMOS管PM4源极相连；

第四PMOS管PM4漏极和第五PMOS管PM5源极相连；

第三NMOS管NM3源极和第四NMOS管NM4漏极相连；

第四NMOS管NM4源极和第五NMOS管NM5漏极相连；第五NMOS管NM5源极接地；

第三PMOS管PM3栅极与第四NMOS管NM4栅极相连，作为钟控C单元级联输入端；

第四PMOS管PM4栅极与第五NMOS管NM5栅极相连，作为钟控C单元非级联输入端；

第五PMOS管PM5栅极接时钟信号CLK；第三NMOS管NM3栅极接反相时钟信号CLKB；第五PMOS管PM5漏极与第三NMOS管NM3漏极相连,作为钟控C单元输出端。

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