CN109936358A

CN109936358A - 抵抗单粒子双翻转的锁存器结构

Info

Publication number: CN109936358A
Application number: CN201910113349.9A
Authority: CN
Inventors: 高静; 张天野; 徐江涛; 聂凯明; 史再峰
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2019-02-13
Filing date: 2019-02-13
Publication date: 2019-06-25

Abstract

本发明涉及集成电路设计领域技术领域，尤其涉及一种抵抗单粒子双翻转的锁存器结构，其特征在于：包括四个输入分开的反相器IINV1‑4，四个基于门控的输入分开的反相器CG‑IINV1‑4，五个传输门TG1‑5，一个基于门控的三输入C单元CG‑MCE，一个反相器INV，工作电源为VDD，D为输入，Q为输出。本发明中提出的锁存器结构，在抵抗单粒子单翻转的基础上，同时具有抵抗单粒子双翻转的功能。

Description

抵抗单粒子双翻转的锁存器结构

技术领域

本发明涉及集成电路设计领域技术领域，尤其涉及一种抵抗单粒子双翻转的锁存器结构。

背景技术

在纳米级CMOS技术中，由于晶体管的特征尺寸的大幅缩小，电路和系统中的电子设备对软错误变得越来越敏感。软错误通常是由空间中高能粒子和电磁波的辐射引起的。当高能粒子撞击存储单元中反偏晶体管的扩散区域时，所产生的电荷可以通过漂移和扩散机制由附近的pn结收集，导致单节点翻转(Single Node Upset,SNU)。此外，随着器件的紧密排布和晶体管特征尺寸的进一步缩小，一个粒子撞击可能会影响多个节点，从而通过电荷共享导致双节点翻转(Double Node Upset，DNU)或甚至三节点翻转(Triple NodeUpset，TNU)。由于在最坏的情况下，任何翻转都可能导致数据损坏，执行错误甚至系统崩溃，因此需要设计抗辐射甚至可自恢复的存储模块，以构建高度可靠的大规模集成系统。

发明内容

本发明的目的在于克服上述技术的不足，而提供一种抵抗单粒子双翻转的锁存器结构。

本发明为实现上述目的，采用以下技术方案：

一种抵抗单粒子双翻转的锁存器结构，其特征在于：包括四个输入分开的反相器IINV1-4，四个基于门控的输入分开的反相器CG-IINV1-4，五个传输门TG1-5，一个基于门控的三输入C单元CG-MCE，一个反相器INV，工作电源为VDD，D为输入，Q为输出，各个组件的连接关系如下：反相器INV输入接CLK，输出接NCK；IINV1的P端接节点I1，N端接节点I3，输出接节点I2；IINV2的P端接节点I3，N端接节点I5，输出接节点I4；IINV3的P端接节点I5，N端接节点I7，输出接节点I6；IINV4的P端接节点I7，N端接节点I1，输出接节点I8；CG-IINV1的P端接节点I8，N端接节点I2，输出接节点I1，CLK端接NCK，NCK端接CLK；CG-IINV2的P端接节点I2，N端接节点I4，输出接节点I3，CLK端接NCK，NCK端接CLK；

CG-IINV3的P端接节点I4，N端接节点I6，输出接节点I5，CLK端接NCK，NCK端接CLK；CG-IINV4的P端接节点I6，N端接节点I8，输出接节点I7，CLK端接NCK，NCK端接CLK；CE1的A端接节点I4，B端接节点I6，C端接节点I8，CLK端接NCK，NCK端接CLK；TG1上端接NCK，下端接CLK，输入接D，输出接I1；TG2上端接NCK，下端接CLK，输入接D，输出接I3；TG3上端接NCK，下端接CLK，输入接D，输出接I5；TG4上端接NCK，下端接CLK，输入接D，输出接I7；TG5上端接NCK，下端接CLK，输入接D，输出接Q。

本发明的有益效果是:相对于现有技术，通过利用输入分开型反相器IINV1-4和基于门控的输入分开型反相器CG-IINV1-4组成的存储单元使部分软错误实现自恢复，而不能自恢复的则通过基于门控的三输入C单元CG-MCE来阻止错误信号的传输，从而实现抵抗单粒子双翻转的功能。本发明中提出的锁存器结构，在抵抗单粒子单翻转的基础上，同时具有抵抗单粒子双翻转的功能。

附图说明

图1输入分开的反相器；

图2基于门控的输入分开的反相器；

图3基于门控的三输入C单元；

图4本专利提出的锁存器结构。

具体实施方式

下面结合附图及较佳实施例详细说明本发明的具体实施方式。如图1-图2所示，一种抵抗单粒子双翻转的锁存器结构，该电路包括四个输入分开的反相器IINV1-4，四个基于门控的输入分开的反相器CG-IINV1-4，五个传输门TG1-5，一个基于门控的三输入C单元CG-MCE，一个反相器INV，工作电源为VDD，D为输入，Q为输出。本发明各个组件的连接关系如下：反相器INV输入接CLK，输出接NCK；IINV1的P端接节点I1，N端接节点I3，输出接节点I2；IINV2的P端接节点I3，N端接节点I5，输出接节点I4；IINV3的P端接节点I5，N端接节点I7，输出接节点I6；IINV4的P端接节点I7，N端接节点I1，输出接节点I8；CG-IINV1的P端接节点I8，N端接节点I2，输出接节点I1，CLK端接NCK，NCK端接CLK；CG-IINV2的P端接节点I2，N端接节点I4，输出接节点I3，CLK端接NCK，NCK端接CLK；CG-IINV3的P端接节点I4，N端接节点I6，输出接节点I5，CLK端接NCK，NCK端接CLK；CG-IINV4的P端接节点I6，N端接节点I8，输出接节点I7，CLK端接NCK，NCK端接CLK；CE1的A端接节点I4，B端接节点I6，C端接节点I8，CLK端接NCK，NCK端接CLK；TG1上端接NCK，下端接CLK，输入接D，输出接I1；TG2上端接NCK，下端接CLK，输入接D，输出接I3；TG3上端接NCK，下端接CLK，输入接D，输出接I5；TG4上端接NCK，下端接CLK，输入接D，输出接I7；TG5上端接NCK，下端接CLK，输入接D，输出接Q；

CG-IINV1-4,IINV1-4构成存储单元，CG-MCE为基于门控的三输入C单元。初始考虑没有软错误的情况：当时钟信号CLK处于高逻辑状态并且NCK设置为低逻辑状态时，所提出的锁存器在透明模式中工作，在此模式下，TG1-TG5打开，CG-MCE与CG-IINV1-4关闭，输入信号由TG1-TG4传输到存储单元，所有晶体管都被正确偏置；当时钟信号CLK处于低逻辑状态并且NCK设置为高逻辑状态时，锁存器工作在锁存模式，TG1-TG5关闭，CG-MCE与CG-IINV1-4打开，输出Q经CG-MCE由来自存储单元的数据驱动。

分析可能发生的单粒子翻转的几种情况：

情况1：发生SEU即存储单元中单个节点受到影响：

CG-MCE阻止错误信号传输到Q，且处于正确逻辑的节点会将错误节点拉回到正确状态。

情况2：存储单元内的两个节点受到影响：

情况D1：受影响的节点是I2,I4,I6,I8中的两个，总共有六个节点对：由于具有对称性，因此只需对节点对<I4，I8>和<I4，I6>进行分析。

当D＝0时，I4＝I8＝0并且CG-IINV1和CG-IINV3中的pMOS晶体管导通。因此，I1和I5都输出正确的值。当DNU出现在<I4，I8>，即I4和I8暂时从0翻转到1时，CG-IINV1和CG-IINV3中的pMOS晶体管暂时断开。因此，I1和I5都可以保留它们先前的值(I1＝I5＝1)。在DNU发生在节点对<I4，I8>之前，I2＝I6＝0并且CG-IINV2和CG-IINV4中的pMOS晶体管导通。因此I3和I7输出1(强1)。当DNU出现在<I4，I8>，即I4和I8暂时从0翻转到1时，CG-IINV2和CG-IINV4中的nMOS晶体管暂时导通。因此，I3和I7都输出0(弱0)。然而，对于I3和I7，强1抵消弱0。因此，他们仍将保持正确的值。如上所述，I1和I5也是正确的。因此，I4和I8可以分别通过IINV2和IINV4从DNU自恢复。类似地，当DNU出现在节点对<I4，I6>时，可以发现节点对也可以从DNU完全自我恢复。

另一方面，当D＝0时，可以通过简单的分析发现存储模块在节点对<I4，I8>发生DNU时可以自恢复。但是，存储模块无法在节点对<I4，I6>发生DNU时自恢复，并且可以发现I4和I7进入未确定状态并且I5和I6被翻转。

情况D2：受影响的节点是I1，I3，I5，I7中的两个，总共有六个节点对：根据情况D1，需要分析的是节点对<I3，I7>和<I3，I5>。由于分析流程类似于情况D1，因此只给出结论。无论D＝1还是D＝0，节点对<I3，I7>都可以在发生DNU时完全自恢复，而节点对<I3，I5>不能从自恢复，这是因为如果D＝1，则I3和I6进入未确定状态，并且I4和I5被翻转；如果0被存储，则I2和I5进入未确定状态，并且I3和I4被翻转。

情况D3：受影响的节点对由节点I2，I4，I6，I8之一以及节点I1，I3，I5，I7之一构成，总共有16个节点对：根据对称性，只对节点对<I8，I1>和<I8，I3>进行分析。

当DNU出现在<I8，I1>，即I8从0翻转到1并且I1从1翻转到0时，CG-IINV4中的nMOS晶体管和IINV1中的pMOS晶体管将导通。由于I6不会立即受到影响(I6＝0)，因此CG-IINV4中的pMOS晶体管导通。由于CG-IINV4中的所有晶体管都导通，因此I7进入未确定状态。此时，IINV3中的所有晶体管都处于关闭状态，而I6则重新保留其先前的值。同时，IINV4中的晶体管截止，因此I8无法自恢复。另一方面，由于I3不会立即受到影响(I3＝1)，因此IINV1中的nMOS晶体管导通。由于I1的翻转导致IINV1中的pMOS晶体管导通，因为IINV1中的所有晶体管都导通，所以I2进入未确定状态。此时，CG-IINV1中的所有晶体管都截止，I1必须保持翻转值(I1＝0)。同时，CG-IINV2中的晶体管为OFF，因此I3保持其正确值。显然，I4和I5也保持正确的值。因此，<I8，I1>处的DNU导致I2和I7进入未确定状态并且I8和I1被翻转。类似地，当DNU出现在<I8，I3>时，可以发现节点对可以自恢复。

另一方面，当D＝0时，通过分析可以发现存储模块在<I8，I1>发生DNU时可以自恢复。然而，存储模块不能在<I8，I3>发生DNU时自恢复，且节点I3和I8进入未确定状态并且I1和I2被翻转。

根据上面的分析，得出以下两个结论：

(a)无论D＝1还是D＝0，存储单元都可以在发生单节点翻转时完成自恢复；

(b)当发生DNU时，存储单元恩给你自恢复，或部分自恢复，或不能自恢复，然而，对任何情况的DNU，无论D＝1还是D＝0，最多导致I1，I3，I5，I7中的两个翻转，而另外两个保持其正确的值，即I2，I4，I6，I8中至少两个保持正确，但由于CG-MCE的存在，错误的信号并不能传输到Q，即输出Q能保持正确的值。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种抵抗单粒子双翻转的锁存器结构，其特征在于：包括四个输入分开的反相器IINV1-4，四个基于门控的输入分开的反相器CG-II NV1-4，五个传输门TG1-5，一个基于门控的三输入C单元CG-MCE，一个反相器I NV，工作电源为VDD，D为输入，Q为输出，各个组件的连接关系如下：反相器I NV输入接CLK，输出接NCK；II NV1的P端接节点I 1，N端接节点I 3，输出接节点I 2；II NV2的P端接节点I 3，N端接节点I5，输出接节点I4；II NV3的P端接节点I5，N端接节点I 7，输出接节点I 6；II NV4的P端接节点I 7，N端接节点I 1，输出接节点I8；CG-II NV1的P端接节点I 8，N端接节点I 2，输出接节点I 1，CLK端接NCK，NCK端接CLK；CG-II NV2的P端接节点I 2，N端接节点I4，输出接节点I 3，CLK端接NCK，NCK端接CLK；

CG-II NV3的P端接节点I4，N端接节点I 6，输出接节点I5，CLK端接NCK，NCK端接CLK；CG-II NV4的P端接节点I 6，N端接节点I 8，输出接节点I 7，CLK端接NCK，NCK端接CLK；CE1的A端接节点I4，B端接节点I 6，C端接节点I 8，CLK端接NCK，NCK端接CLK；TG1上端接NCK，下端接CLK，输入接D，输出接I 1；TG2上端接NCK，下端接CLK，输入接D，输出接I 3；TG3上端接NCK，下端接CLK，输入接D，输出接I5；TG4上端接NCK，下端接CLK，输入接D，输出接I 7；TG5上端接NCK，下端接CLK，输入接D，输出接Q。