CN113098449B - 一种高鲁棒性的三节点翻转自恢复锁存器 - Google Patents

Abstract

一种高鲁棒性的三节点翻转自恢复锁存器，属于集成电路技术领域，解决先有技术中的锁存器可靠性低、功耗高、延迟大的问题，本发明的锁存器设计，在可靠性方面对于TNU能够起到自恢复的作用，大大提高了锁存器的鲁棒性；锁存器从输入D到输出Q仅通过一个传输门，减少了锁存器在透明期所产生的延迟；在每一环路结构中添加两个钟控两输入C单元，在锁存器的透明期通过控制钟控两输入C单元的门控时钟，切断C单元的反馈操作，避免了当前电流的竞争，减少了锁存器结构在透明期所产生的功耗；与现有技术相比，本发明技术方案的锁存器不仅大大提高了可靠性，还能够极大的降低锁存器的功耗和延迟。

Description

一种高鲁棒性的三节点翻转自恢复锁存器

技术领域

本发明属于集成电路技术领域，涉及一种高鲁棒性的三节点翻转自恢复锁存器。

背景技术

随着VLSI(超大规模集成电路，Very Large Scale Integration)技术的飞速发展,晶体管特征尺寸的不断减小,电路的电压、节点电容变得越来越小,因此也降低了电路受到粒子辐射发生翻转所需要的高能量粒子能量阈值，使得集成电路对于软错误越来越敏感，导致了软错误率(Soft Error Rate,SER)大幅度提高。为了有效地容忍软错误，减少锁存器在功耗、延迟方面的开销，提高可靠性。基于辐射加固设计技术(Radiation Hardeningby Design，RHBD)，通过采用模块冗余、巧妙运用C单元，以减弱或消除软错误带来的影响。高可靠性的集成电路在当今社会已经变得必不可少，并在诸如电力系统，航空航天系统等关键领域得到广泛的应用。在纳米级的工艺下，软错误是造成芯片失效的主要原因，而软错误是由辐射导致产生的，具有随机性、瞬时性、可恢复性等特点。因此，设计抗辐射加固的存储单元是非常有必要的。

在CMOS中，传输门(Transmission Gate)是一种既可以传送数字信号又可以传输模拟信号的可控开关电路。而传输门由一个PMOS管和一个NMOS管并联构成，其具有很低的导通电阻(几百欧)和很高的截止电阻(大于10^9欧)。

所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态才被保存到输出，直到下一个锁存信号到来时才改变。锁存器多用于集成电路中，在数字电路中作为时序电路的存储元件，在某些运算器电路中有时采用锁存器作为数据暂存器。封装为独立的产品后也可以单独应用，数据有效延迟于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些应用中，单片机的I/O口上需要外接锁存器。例如，当单片机连接片外存储器时，要接上锁存器，这是为了实现地址的复用。假设，MCU端口其中的8路的I/O管脚既要用于地址信号又要用于数据信号，这时就可以用锁存器先将地址锁存起来。

目前，对于TNU(Triple Node Upsets)的加固处理少之又少，且在延迟、功耗等方面存在较高的损耗。

现有技术中，公开日期为2020年12月的文献《32nm CMOS工艺单粒子三点翻转自恢复锁存器设计》(黄正峰等、合肥工业大学电子科学与应用物理学院)公开的锁存器与本文所提到的锁存器皆为三节点翻转自恢复锁存器。但是，这两者在结构、成本、性能上的开销存在不同。在结构上：该文献以两输入反向器为基础结构，每4个两输入反向器为一组，共6组。其中，每组之间，以前面一组的输出作为后面一组的输入，来组成这个结构。区别在于：该文献所提到的结构其内部的双输入反向器无论是在透明期还是在锁存期都需要运行，且其中需要经过6组结构，大大增加了功耗、延迟开销。本文所提到的锁存器与之相比，在相同的晶体管长宽比条件下，功耗降低了61.14％，延迟降低了两个数量级。

公开日期为2018年1月的文献《纳米CMOS集成电路多节点翻转加固锁存器设计研究》(姚慧杰、合肥工业大学)公开的锁存器其功能为容忍三节点翻转(即存在着敏感节点，当该节点受到粒子轰击时，无法恢复)，而本文所提到的锁存器为三节点翻转自恢复锁存器(任意三节点受到粒子轰击，都能够恢复)。在结构上：该锁存器为双模冗余加固锁存器，由两个基本单元TDICE以及输出端的C单元组成。区别在于：该文献是由TDICE组成，而TDICE结构是具备容忍DNU翻转的加固单元，但是存在着DNU翻转无法恢复的敏感节点。因此，该文献所提到的结构对于三节点翻转，仅能够容忍，而无法自恢复。而本文所提到的锁存器在可靠性方面大大提高了。其次，该文献所提到的结构其内部的TDICE以及C单元，无论是在透明期还是在锁存器都需要运行，且输入D至输出Q需要经过多组结构，大大增加了功耗、延迟开销。本文所提到的锁存器与之相比，在相同的晶体管长宽比条件下，功耗降低了两个数量级，延迟降低了一个数量级。

申请号为201910218107.6、公开日期为2019年6月18日的中国发明专利申请《一种任意三节点翻转完全自恢复的锁存器》公开的锁存器为三节点翻转自恢复锁存器，且都以C单元为基础，构成新的锁存器。但是，这两者在结构、成本、性能上的开销存在不同。在结构上：该文献所提到的锁存器以12个三输入C单元，顺序连接来组成这个结构。其中，这12个C单元无时钟控制。在成本上：该文献使用了12个三输入C单元，共72个晶体管进行数据的锁存，而本文仅采用了12个两输入C单元，共48个晶体管进行数据的锁存。在成本方面降低了33.33％。区别在于：该文献所提到的结构其内部的双输入反向器无论是在透明期还是在锁存器都需要运行，且其中需要经过6组结构，大大增加了功耗、延迟开销。本文所提到的锁存器与之相比，在相同的晶体管长宽比条件下，功耗降低了40.4％，延迟降低了31.2％。

申请号为202011112147.1、公开日期为2021年01月22日的中国发明专利申请《一种基于C单元的三节点翻转自恢复锁存器》公开的锁存器为三节点翻转自恢复锁存器，且都以C单元为基础，构成新的锁存器。但是，这两者在结构、成本、性能上的开销存在不同。在结构上：该文献以四组相同的结构为基础，每组4个两输入C单元，以前面一组的输出作为后面一组的输入，形成一个矩阵存储模块来组成这个结构。在成本上：该文献使用了16个C单元，共64个晶体管进行数据的锁存，而本文仅采用了12个C单元，共48个晶体管进行数据的锁存，在成本上降低了25％。区别在于：该文献所提到的结构其内部的双输入反向器无论是在透明期还是在锁存器都需要运行，且其中需要经过6组结构，大大增加了功耗、延迟开销。本文所提到的锁存器与之相比，在相同的晶体管长宽比条件下，在功耗方面大约降低了44.5％，在延迟方面降低了两个数量级。

发明内容

本发明的目的在于如何设计一种高鲁棒性的三节点翻转自恢复锁存器，从而解决现有技术中锁存器存在可靠性低、功耗高、延迟大的问题。

本发明是通过以下技术方案解决上述技术问题的：

一种高鲁棒性的三节点翻转自恢复锁存器，包括：6个两输入C单元和6个钟控两输入C单元，通过所述的6个两输入C单元和6个钟控两输入C单元构成三个结构相同的环路，分别为第一环路、第二环路和第三环路，每个环路中的2个两输入C单元和2个钟控两输入C单元交叉、首尾顺序连接为一个循环反馈的回路；每一个环路内部包括8个不同的节点，其中4个节点为当前环路中前一C单元的输出，另外4个节点分别为其余两个环路中的节点、每个环路各2个节点；三个环路的上半部分共12个节点各不相同，且三个环路的下半部分再次使用了该12个节点，使得每个环路内部的节点各不相同。

本发明的锁存器设计，在可靠性方面对于TNU能够起到自恢复的作用，大大提高了锁存器的鲁棒性；在每一环路结构中添加两个钟控两输入C单元，在锁存器的透明期，通过控制钟控两输入C单元的门控时钟，切断C单元的反馈操作，避免了当前电流的竞争，减少了锁存器结构在透明期所产生的功耗；与现有技术相比，本发明技术方案的锁存器不仅大大提高了可靠性，还能够极大的降低锁存器的功耗和延迟。

作为本发明技术方案的进一步改进，所述的第一环路包括：两输入C单元C1、钟控两输入C单元C2、两输入C单元C3、钟控两输入C单元C4；所述的两输入C单元C1、钟控两输入C单元C2、两输入C单元C3、钟控两输入C单元C4首尾顺序连接为一个循环反馈的回路；所述的第二环路包括：两输入C单元C5、钟控两输入C单元C6、两输入C单元C7、钟控两输入C单元C8，所述的两输入C单元C5、钟控两输入C单元C6、两输入C单元C7、钟控两输入C单元C8，首尾顺序连接为一个循环反馈的回路；所述的第三环路包括：两输入C单元C9、钟控两输入C单元C10、两输入C单元C11、钟控两输入C单元C12，所述的两输入C单元C9、钟控两输入C单元C10、两输入C单元C11、钟控两输入C单元C12首尾顺序连接为一个循环反馈的回路。

作为本发明技术方案的进一步改进，所述的两输入C单元C1的输出端与钟控两输入C单元C2的下输入端连接在节点N4，钟控两输入C单元C2的输出端与两输入C单元C3的上输入端连接在节点N9，两输入C单元C3的输出端与钟控两输入C单元C4的上输入端连接在节点N6，钟控两输入C单元C4的输出端与两输入C单元C1的下输入端连接在节点N3。

作为本发明技术方案的进一步改进，所述的两输入C单元C1的上输入端与钟控两输入C单元C6的输出端连接在节点Q，钟控两输入C单元C2的上输入端与两输入C单元C11的输出端连接在节点N2，两输入C单元C3的下输入端与钟控两输入C单元C8的输出端连接在节点N7，钟控两输入C单元C4的下输入端与两输入C单元C9的输出端连接在节点N12。

作为本发明技术方案的进一步改进，所述的两输入C单元C5的输出端与钟控两输入C单元C6的下输入端连接在节点N8，钟控两输入C单元C6的输出端与两输入C单元C7的上输入端连接在节点Q，两输入C单元C7的输出端与钟控两输入C单元C8的上输入端连接在节点N10，钟控两输入C单元C8的输出端与两输入C单元C5的下输入端连接在节点N7。

作为本发明技术方案的进一步改进，所述的两输入C单元C5的上输入端与钟控两输入C单元C10的输出端连接在节点N5，钟控两输入C单元C6的上输入端与两输入C单元C3的输出端连接在节点N6，两输入C单元C7的下输入端与钟控两输入C单元C12的输出端连接在节点N11，钟控两输入C单元C8的下输入端与两输入C单元C1的输出端连接在节点N4。

作为本发明技术方案的进一步改进，所述的两输入C单元C9的输出端与钟控两输入C单元C10的下输入端连接在节点N12，钟控两输入C单元C10的输出端与两输入C单元C11的上输入端连接在节点N5，两输入C单元C11的输出端与钟控两输入C单元C12的上输入端连接在节点N2，钟控两输入C单元C12的输出端与两输入C单元C9的下输入端连接在节点N11。

作为本发明技术方案的进一步改进，所述的两输入C单元C9的上输入端与钟控两输入C单元C2的输出端连接在节点N9，钟控两输入C单元C10的上输入端与两输入C单元C7的输出端连接在节点N10，两输入C单元C11的下输入端与钟控两输入C单元C4的输出端连接在节点N3，钟控两输入C单元C12的下输入端与两输入C单元C7的输出端连接在节点N11。

作为本发明技术方案的进一步改进，还包括：传输门TG1、传输门TG2、传输门TG3、传输门TG4、传输门TG5、传输门TG6，传输门TG1的输出端连接在两输入C单元C1的上输入端以及钟控两输入C单元C6的输出端，传输门TG2的输出端连接在两输入C单元C11的下输入端以及钟控两输入C单元C4的输出端，传输门TG3的输出端连接在两输入C单元C5的上输入端以及钟控两输入C单元C10的输出端，传输门TG4的输出端连接在两输入C单元C3的下输入端以及钟控两输入C单元C8的输出端，传输门TG5的输出端连接在两输入C单元C9的上输入端以及钟控两输入C单元C2的输出端，传输门TG6的输出端连接在两输入C单元C7的下输入端以及钟控两输入C单元C12的输出端。

本发明的优点在于：

(1)本发明的锁存器设计，在可靠性方面对于TNU能够起到自恢复的作用，大大提高了锁存器的鲁棒性。

(2)在每一环路结构中添加两个钟控两输入C单元，在锁存器的透明期通过控制钟控两输入C单元的门控时钟，切断C单元的反馈操作，避免了当前电流的竞争，减少了锁存器结构在透明期所产生的功耗。

(3)锁存器从输入D到输出Q仅通过一个传输门，减少了锁存器在透明期所产生的延迟。

(4)与现有技术相比，本发明技术方案的锁存器不仅大大提高了可靠性，还能够极大的降低锁存器的功耗和延迟。

附图说明

图1是本发明实施例的一种高鲁棒性的三节点翻转自恢复锁存器的结构图；

图2是本发明实施例的两输入C单元的内部电路原理图；

图3是本发明实施例的钟控两输入C单元的内部电路原理图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

下面结合说明书附图以及具体的实施例对本发明的技术方案作进一步描述：

实施例一

如图1所示，一种高鲁棒性的三节点翻转自恢复锁存器，包括：两输入C单元C1、两输入C单元C3、两输入C单元C5、两输入C单元C7、两输入C单元C9、两输入C单元C11；钟控两输入C单元C2、钟控两输入C单元C4、钟控两输入C单元C6、钟控两输入C单元C8、钟控两输入C单元C10、钟控两输入C单元C12；传输门TG1、传输门TG2、传输门TG3、传输门TG4、传输门TG5、传输门TG6。

D是输入信号，Q为输出信号，CLK和CLKB分别为系统时钟和负系统时钟，至于N2-N12则是锁存数据的各个节点。该结构主要包括两大模块，第一个模块为输入模块，其模块实现主要是由外界输入信号D通过传输门输入到锁存器的内部节点，分别为Q、N3、N5、N7、N9、N11。第二个模块为数据保持模块，其模块实现主要是由6个C单元和6个钟控C单元来完成，具体是由三个循环连接的环路组成，每个环路分别由两个C单元和钟控C单元组成，其次每个节点都不独立，都参与到了三个环路中的两个环路，进行数据的循环，其中输入模块与数据保持模块通过电路连接。

6个两输入C单元和6个钟控两输入C单元构成三个结构相同的环路；每个环路中包含2个两输入C单元和2个钟控两输入C单元交叉顺序连接为一个循环反馈的回路；每一个环路内部包括8个不同的节点，其中4个节点为前一C单元的输出，另外4个节点分别为其余两个环路中的节点、每个环路各2个节点；每一个环路的上半部分(C1、C2、C5、C6、C9、C10)的12个节点各不相同，而每一环路的下半部分(C3、C4、C7、C8、C11、C12)再次使用了该12个节点，使得每个循环内部的节点各不相同；每一环路中C单元的输出节点都被其余两组所使用，表示每一组都与其余两组存在联系，如第一环路C1-C4的输出节点N3，N4，N6，N9分别为第二、第三环路中的C11，C8，C6，C9的输入。

环路一：两输入C单元C1的输出端与钟控两输入C单元C2的下输入端连接在节点N4，钟控两输入C单元C2的输出端与两输入C单元C3的上输入端连接在节点N9，两输入C单元C3的输出端与钟控两输入C单元C4的上输入端连接在节点N6，钟控两输入C单元C4的输出端与两输入C单元C1的下输入端连接在节点N3。

两输入C单元C1的上输入端与钟控两输入C单元C6的输出端连接在节点Q，钟控两输入C单元C2的上输入端与两输入C单元C11的输出端连接在节点N2，两输入C单元C3的下输入端与钟控两输入C单元C8的输出端连接在节点N7，钟控两输入C单元C4的下输入端与两输入C单元C9的输出端连接在节点N12。

环路二：两输入C单元C5的输出端与钟控两输入C单元C6的下输入端连接在节点N8，钟控两输入C单元C6的输出端与两输入C单元C7的上输入端连接在节点Q，两输入C单元C7的输出端与钟控两输入C单元C8的上输入端连接在节点N10，钟控两输入C单元C8的输出端与两输入C单元C5的下输入端连接在节点N7。

两输入C单元C5的上输入端与钟控两输入C单元C10的输出端连接在节点N5，钟控两输入C单元C6的上输入端与两输入C单元C3的输出端连接在节点N6，两输入C单元C7的下输入端与钟控两输入C单元C12的输出端连接在节点N11，钟控两输入C单元C8的下输入端与两输入C单元C1的输出端连接在节点N4。

环路三：两输入C单元C9的输出端与钟控两输入C单元C10的下输入端连接在节点N12，钟控两输入C单元C10的输出端与两输入C单元C11的上输入端连接在节点N5，两输入C单元C11的输出端与钟控两输入C单元C12的上输入端连接在节点N2，钟控两输入C单元C12的输出端与两输入C单元C9的下输入端连接在节点N11。

两输入C单元C9的上输入端与钟控两输入C单元C2的输出端连接在节点N9，钟控两输入C单元C10的上输入端与两输入C单元C7的输出端连接在节点N10，两输入C单元C11的下输入端与钟控两输入C单元C4的输出端连接在节点N3，钟控两输入C单元C12的下输入端与两输入C单元C7的输出端连接在节点N11。

传输门TG1的输出端连接在两输入C单元C1的上输入端(节点Q)以及钟控两输入C单元C6的输出端(节点Q)，传输门TG2的输出端连接在两输入C单元C11的下输入端(节点N3)以及钟控两输入C单元C4的输出端(节点N3)，传输门TG3的输出端连接在两输入C单元C5的上输入端(节点N5)以及钟控两输入C单元C10的输出端(节点N5)，传输门TG4的输出端连接在两输入C单元C3的下输入端(节点N7)以及钟控两输入C单元C8的输出端(节点N7)，传输门TG5的输出端连接在两输入C单元C9的上输入端(节点N9)以及钟控两输入C单元C2的输出端(节点N9)，传输门TG6的输出端连接在两输入C单元C7的下输入端(节点N11)以及钟控两输入C单元C12的输出端(节点N11)。

图2和图3是两输入C单元与钟控两输入C单元的内部电路原理图，为现有技术此处不再赘述。

锁存器的运行过程：

(1)当CLK＝1、CLKB＝0时，锁存器处于透明期，输入数据。首先，输入D通过传输门TG1、TG2、TG3、TG4、TG5、TG6将数据传输到N3、N5、N7、N9、N11，以及输出节点Q。然后，输入的节点通过C单元C1、C3、C5、C7、C9、C11给N2、N4、N6、N8、N10、N12赋值。最后，钟控C单元C2、C4、C6、C8、C10、C12在透明期关闭，减少功耗。

(2)当CLK＝0、CLKB＝1时，锁存器处于锁存期，进行数据的锁存。传输门TG1、TG2、TG3、TG4、TG5、TG6关闭，钟控C单元C2、C4、C6、C8、C10、C12打开，进行数据的保持。

锁存器的TNU自恢复，锁存器在四种三节点翻转(TNU)情况下能够自动恢复之前的数据：

(1)翻转的三个节点不影响其它节点(即不同时为同一个C单元的输入)：在这种情况下，除受到翻转的节点外，其它节点不受到影响。因此，可以将受到翻转的节点恢复过来。如：节点N3、节点N4、节点N9翻转，其余节点不受到影响。此时节点N3可由节点N6、节点N12经钟控两输入C单元C4将其恢复过来，因此节点N4、节点N9能够顺序恢复过来。

(2)翻转的三个节点影响一个节点(即三个节点中的两个节点是同一个C单元的两个输入，另一个节点与该C单元的输出节点不为另一个C单元的两个输入)：在这种情况下，除受到翻转的节点外，只有一个节点受到影响，此时这四个节点不能够影响其它节点。因此，可以将受到翻转的节点恢复过来。如节点N2、节点N4、节点N6受到翻转，则节点N9受到影响，而其余节点皆未受到影响，此时节点N4可由节点Q、节点N3经两输入C单元C1将其恢复过来，节点N2可由节点N3、节点N5经两输入C单元C11将其恢复过来，则节点N9、节点N6就可以顺序恢复过来。

(3)翻转的三个节点影响两个节点(即三个节点中的两个节点是同一个C单元的两个输入，另一个节点与该C单元的输出节点是另一个C单元的两个输入)：在这种情况下，共有5个节点受到影响，不会影响到其它节点。因此，可以将翻转的节点恢复过来。例如：节点Q、节点N3、节点N2受到影响(即节点Q、节点N3由高电平变成低电平，节点N2由低电平转变成高电平)，则两输入C单元C1受到影响，导致节点N4由低电平转变成高电平。之后，钟控两输入C单元C2受到影响，导致节点N9转变成低电平。但这5个节点不影响其它节点，使节点N6、节点N12通过钟控两输入C单元C4将节点N3恢复过来，节点Q则是节点N6、节点N8通过钟控两输入C单元C6恢复过来，节点N2由节点N3、节点N5通过两输入C单元C11恢复过来。而节点N4、节点N9就能够通过两输入C单元C1、钟控两输入C单元C2顺序恢复过来。

(4)翻转的三个节点影响三个节点(即三个节点中分别为两个C单元的输入，则有其它两个节点受到影响，然后通过这两个节点影响其它的一个节点)：在这种情况下(最糟糕情况)，共有6个节点受到影响，仍然可以将受到翻转的节点恢复过来。例如：节点Q、节点N3、节点N5受到影响(即节点Q、节点N3、节点N5由高电平变成低电平)，则两输入C单元C1受到影响，导致节点N4由低电平转变成高电平。之后两输入C单元C11受到影响，导致节点N2转变成高电平。节点N2、节点N4的改变导致钟控两输入C单元C2受到影响，即节点N9发生改变。此时，其余节点未受到影响，Q可由节点N6、节点N8经C6恢复过来；节点N3可由节点N6、节点N12经钟控两输入C单元C4恢复过来；节点N5可由节点N10、节点N12经钟控两输入C单元C10恢复过来；则节点N2、节点N4、节点N9可顺序恢复过来。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，6个两输入C单元和6个钟控两输入C单元，通过所述的6个两输入C单元和6个钟控两输入C单元构成三个结构相同的环路，分别为第一环路、第二环路和第三环路，每个环路中的2个两输入C单元和2个钟控两输入C单元交叉、首尾顺序连接为一个循环反馈的回路；每一个环路内部包括8个不同的节点，其中4个节点为当前环路中前一C单元的输出，另外4个节点分别为其余两个环路中的节点、每个环路各2个节点；三个环路的上半部分共12个节点各不相同，且三个环路的下半部分再次使用了该12个节点，使得每个环路内部的节点各不相同。

2.根据权利要求1所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，所述的第一环路包括：两输入C单元C1、钟控两输入C单元C2、两输入C单元C3、钟控两输入C单元C4；所述的两输入C单元C1、钟控两输入C单元C2、两输入C单元C3、钟控两输入C单元C4首尾顺序连接为一个循环反馈的回路；所述的第二环路包括：两输入C单元C5、钟控两输入C单元C6、两输入C单元C7、钟控两输入C单元C8，所述的两输入C单元C5、钟控两输入C单元C6、两输入C单元C7、钟控两输入C单元C8，首尾顺序连接为一个循环反馈的回路；所述的第三环路包括：两输入C单元C9、钟控两输入C单元C10、两输入C单元C11、钟控两输入C单元C12，所述的两输入C单元C9、钟控两输入C单元C10、两输入C单元C11、钟控两输入C单元C12首尾顺序连接为一个循环反馈的回路。

3.根据权利要求2所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，所述的两输入C单元C1的输出端与钟控两输入C单元C2的下输入端连接在节点N4，钟控两输入C单元C2的输出端与两输入C单元C3的上输入端连接在节点N9，两输入C单元C3的输出端与钟控两输入C单元C4的上输入端连接在节点N6，钟控两输入C单元C4的输出端与两输入C单元C1的下输入端连接在节点N3。

4.根据权利要求3所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，所述的两输入C单元C1的上输入端与钟控两输入C单元C6的输出端连接在节点Q，钟控两输入C单元C2的上输入端与两输入C单元C11的输出端连接在节点N2，两输入C单元C3的下输入端与钟控两输入C单元C8的输出端连接在节点N7，钟控两输入C单元C4的下输入端与两输入C单元C9的输出端连接在节点N12。

5.根据权利要求2所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，所述的两输入C单元C5的输出端与钟控两输入C单元C6的下输入端连接在节点N8，钟控两输入C单元C6的输出端与两输入C单元C7的上输入端连接在节点Q，两输入C单元C7的输出端与钟控两输入C单元C8的上输入端连接在节点N10，钟控两输入C单元C8的输出端与两输入C单元C5的下输入端连接在节点N7。

6.根据权利要求5所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，所述的两输入C单元C5的上输入端与钟控两输入C单元C10的输出端连接在节点N5，钟控两输入C单元C6的上输入端与两输入C单元C3的输出端连接在节点N6，两输入C单元C7的下输入端与钟控两输入C单元C12的输出端连接在节点N11，钟控两输入C单元C8的下输入端与两输入C单元C1的输出端连接在节点N4。

7.根据权利要求2所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，所述的两输入C单元C9的输出端与钟控两输入C单元C10的下输入端连接在节点N12，钟控两输入C单元C10的输出端与两输入C单元C11的上输入端连接在节点N5，两输入C单元C11的输出端与钟控两输入C单元C12的上输入端连接在节点N2，钟控两输入C单元C12的输出端与两输入C单元C9的下输入端连接在节点N11。

8.根据权利要求7所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，所述的两输入C单元C9的上输入端与钟控两输入C单元C2的输出端连接在节点N9，钟控两输入C单元C10的上输入端与两输入C单元C7的输出端连接在节点N10，两输入C单元C11的下输入端与钟控两输入C单元C4的输出端连接在节点N3，钟控两输入C单元C12的下输入端与两输入C单元C7的输出端连接在节点N11。

9.根据权利要求2所述的一种高鲁棒性的三节点翻转自恢复锁存器，其特征在于，还包括：传输门TG1、传输门TG2、传输门TG3、传输门TG4、传输门TG5、传输门TG6，传输门TG1的输出端连接在两输入C单元C1的上输入端以及钟控两输入C单元C6的输出端，传输门TG2的输出端连接在两输入C单元C11的下输入端以及钟控两输入C单元C4的输出端，传输门TG3的输出端连接在两输入C单元C5的上输入端以及钟控两输入C单元C10的输出端，传输门TG4的输出端连接在两输入C单元C3的下输入端以及钟控两输入C单元C8的输出端，传输门TG5的输出端连接在两输入C单元C9的上输入端以及钟控两输入C单元C2的输出端，传输门TG6的输出端连接在两输入C单元C7的下输入端以及钟控两输入C单元C12的输出端。