CN106656149A

CN106656149A - 高性能低开销的单粒子翻转在线自恢复锁存器

Info

Publication number: CN106656149A
Application number: CN201611217325.0A
Authority: CN
Inventors: 闫爱斌; 王华彬; 黄正峰; 易茂祥
Original assignee: Anhui University
Current assignee: Anhui University
Priority date: 2016-12-26
Filing date: 2016-12-26
Publication date: 2017-05-10

Abstract

本发明公开了一种高性能低开销的单粒子翻转在线自恢复锁存器，通过四组相互反馈的I单元构建高可靠性数据存储反馈环实现对单粒子翻转的在线自恢复。本发明由于分别使用较少的晶体管数目、钟控技术和高速通路技术，降低面积开销、功耗开销，提高电路性能，具有高性能低开销特性。本发明适用于高可靠性的集成电路与系统，可广泛应用于航空航天等对锁存器可靠性及综合开销要求较高的需求领域。

Description

高性能低开销的单粒子翻转在线自恢复锁存器

技术领域

本发明涉及一种高性能低开销的单粒子翻转在线自恢复锁存器，属于集成电路抗单粒子翻转加固容错设计领域。

背景技术

随着半导体制造工艺的迅猛发展，集成电路特征尺寸和工作电压呈现不断下降趋势，电路节点的逻辑状态发生翻转所需要的电荷量（临界电荷）也随之降低，电路越发容易受到辐射环境中的重离子、α粒子、中子和质子等粒子的影响而产生软错误。软错误是一种由辐射环境下集成电路瞬态故障引起的瞬时性错误。粒子撞击电路节点所诱发的单粒子翻转是一种典型的软错误。

锁存器是一种基本的时序元件，广泛应用于大规模的集成电路与系统中。有统计数据表明，在纳米工艺下单粒子翻转已经成为影响锁存器电路可靠性设计的主要问题。在航空航天领域，锁存器电路长时间工作于高能粒子和宇宙射线大量存在的空间辐射环境中，必须要对其进行单粒子翻转加固设计。锁存器的单粒子翻转加固设计，对于提高集成电路的可靠性具有重要的意义。

目前针对锁存器的抗单粒子翻转加固设计主要存在以下问题：一是存在脆弱的节点，当其发生单粒子翻转，锁存器输出端将保持为错误的逻辑值，不能实现对单粒子翻转的完全容忍；二是虽然能够实现对单粒子翻转的完全容忍，但是存在脆弱的节点，当其发生单粒子翻转，在锁存器内部将保持为错误的逻辑值而不影响输出端，亦即不能保证所有节点均能够在线自恢复，无法适用于高可靠性需求的电路系统；三是面积、延迟、功耗等开销较大。

发明内容

本发明的目的是克服现有抗单粒子翻转加固锁存器结构存在的不足，提供一种高性能低开销的单粒子翻转在线自恢复锁存器，满足高性能低开销需求场景。该锁存器通过四组相互反馈的I单元构建高可靠性数据存储反馈环实现单粒子翻转的在线自恢复，使用高速通路、钟控技术和较少的晶体管数量降低锁存器开销，可广泛应用于对可靠性、性能和面积功耗开销要求较高的各个领域。

为了实现上述目的，本发明采用如下技术方案：

高性能低开销的单粒子翻转在线自恢复锁存器，其特征在于：包括两个传输门、四个I单元；所述的两个传输门依次为第一传输门（TG1）、第二传输门（TG2）；所述的四个I单元依次为第一I单元（IE1）、第二钟控I单元（IE2-CG）、第三I单元（IE3）、第四钟控I单元（IE4-CG）；每个I单元电路内均含有第一信号输入端、第二信号输入端和信号输出端；每个钟控I单元电路内均含有第一信号输入端、第二信号输入端、时钟信号输入端、反相时钟信号输入端和信号输出端；其中，第一传输门（TG1）的信号输入端为本锁存器的数据输入端，第一传输门（TG1）的信号输出端分别与第一I单元（IE1）的第一信号输入端、第二钟控I单元（IE2-CG）的输出端、第三I单元（IE3）的第二信号输入端相连接；第二传输门（TG2）的信号输入端为本锁存器的数据输入端，第二传输门（TG2）的信号输出端分别与第一I单元（IE1）的第二信号输入端、第三I单元（IE3）的第一信号输入端、第四钟控I单元（IE4-CG）的信号输出端相连接；第一I单元（IE1）的信号输出端分别与第二钟控I单元（IE2-CG）的第二信号输入端、第四钟控I单元（IE4-CG）的第一信号输入端相连接；第三I单元（IE3）的信号输出端分别与第二钟控I单元（IE2-CG）的第一信号输入端、第四钟控I单元（IE4-CG）的第二信号输入端相连接；第二钟控I单元（IE2-CG）的信号输出端为本锁存器的数据输出端；所述的第一传输门（TG1）、第二传输门（TG2）具有相同的时钟；所述的第二钟控I单元（IE2-CG）、第四钟控I单元（IE4-CG）具有相同的时钟，且与第一传输门（TG1）、第二传输门（TG2）的时钟相反。

I单元的构建情形如下：

所述I单元电路由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1组成；其中，第一PMOS管MP1的栅极为I单元电路的第一信号输入端（I1）；第二PMOS管MP2的栅极与第一NMOS管MN1的栅极相连接，连接点为I单元电路的第二信号输入端（I2）；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，连接点为I单元电路的信号输出端（Out）；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底均连接电源（VDD）；第一NMOS管MN1的衬底接地。

钟控I单元的构建情形如下：

所述钟控I单元电路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2组成；其中，第一PMOS管MP1的栅极为钟控I单元电路的第一信号输入端（I1）；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，连接点为钟控I单元电路的第二信号输入端（I2）；第三PMOS管MP3的漏极与第一NMOS管MN1的漏极相连接，连接点为钟控I单元电路的信号输出端（Out）；第三PMOS管MP3的栅极与时钟信号（CLK）相连接；第一NMOS管MN1的栅极与反相时钟信号（NCK）相连接；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的漏极与第三PMOS管MP3的源极相连接；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底、第三PMOS管MP3的衬底均连接电源（VDD）；第一NMOS管MN1的衬底、第二NMOS管MN2的衬底均接地。

本发明具有以下有益效果：

1）通过四组相互反馈的I单元构建高可靠性数据存储反馈环，不但能够对单粒子翻转进行完全容忍，而且能够实现对单粒子翻转的在线自恢复。

2）通过如下手段降低锁存器开销：使用高速通路提高电路性能、使用钟控技术降低电路功耗、使用较少的晶体管数量降低面积开销。

附图说明

为了更好地阐述本发明的具体实施方式和在线自恢复原理，下面结合附图对本发明作进一步说明。

图1是本发明所述的高性能低开销的单粒子翻转在线自恢复锁存器电路原理图。

图2是I单元的电路原理图。

图3是I单元的符号表示法。

图4是I单元的真值表。

图5是钟控I单元的电路原理图。

图6是钟控I单元的符号表示法。

图7是钟控I单元的真值表。

具体实施方式

为了使本发明的目的、技术方案及有益效果更加清楚明了，下面结合附图对本发明加以详细说明。应当理解，以下所描述的具体实施例仅用于解释本发明，并不用于限定本发明。

本发明所提供的高性能低开销的单粒子翻转在线自恢复锁存器电路原理图如图1所示，其包括两个传输门、四个I单元；所述的两个传输门依次为第一传输门（TG1）、第二传输门（TG2）；所述的四个I单元依次为第一I单元（IE1）、第二钟控I单元（IE2-CG）、第三I单元（IE3）、第四钟控I单元（IE4-CG）；每个I单元电路内均含有第一信号输入端、第二信号输入端和信号输出端；每个钟控I单元电路内均含有第一信号输入端、第二信号输入端、时钟信号输入端、反相时钟信号输入端和信号输出端；其中，第一传输门（TG1）的信号输入端为本锁存器的数据输入端，第一传输门（TG1）的信号输出端分别与第一I单元（IE1）的第一信号输入端、第二钟控I单元（IE2-CG）的输出端、第三I单元（IE3）的第二信号输入端相连接；第二传输门（TG2）的信号输入端为本锁存器的数据输入端，第二传输门（TG2）的信号输出端分别与第一I单元（IE1）的第二信号输入端、第三I单元（IE3）的第一信号输入端、第四钟控I单元（IE4-CG）的信号输出端相连接；第一I单元（IE1）的信号输出端分别与第二钟控I单元（IE2-CG）的第二信号输入端、第四钟控I单元（IE4-CG）的第一信号输入端相连接；第三I单元（IE3）的信号输出端分别与第二钟控I单元（IE2-CG）的第一信号输入端、第四钟控I单元（IE4-CG）的第二信号输入端相连接；第二钟控I单元（IE2-CG）的信号输出端为本锁存器的数据输出端；所述的第一传输门（TG1）、第二传输门（TG2）具有相同的时钟；所述的第二钟控I单元（IE2-CG）、第四钟控I单元（IE4-CG）具有相同的时钟，且与第一传输门（TG1）、第二传输门（TG2）的时钟相反。

图2所示为I单元的电路原理图。所述I单元电路由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1组成；其中，第一PMOS管MP1的栅极为I单元电路的第一信号输入端（I1）；第二PMOS管MP2的栅极与第一NMOS管MN1的栅极相连接，连接点为I单元电路的第二信号输入端（I2）；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，连接点为I单元电路的信号输出端（Out）；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底均连接电源（VDD）；第一NMOS管MN1的衬底接地。

图3所示为I单元的符号表示法。图4所示为I单元的真值表。由该表可知，当第一信号输入端I1和第二信号输入端I2逻辑值相同时，信号输出端Out将输出与输入相反的逻辑值，此时I单元表现为反相器；当第一信号输入端I1和第二信号输入端I2逻辑值不同并且I2为高电平时，信号输出端Out为低电平。当第一信号输入端I1和第二信号输入端I2逻辑值不同并且I2为低电平时，信号输出端Out进入保持状态，输出先前状态下的逻辑值。

图5所示为钟控I单元的电路原理图。所述钟控I单元电路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2组成；其中，第一PMOS管MP1的栅极为钟控I单元电路的第一信号输入端（I1）；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，连接点为钟控I单元电路的第二信号输入端（I2）；第三PMOS管MP3的漏极与第一NMOS管MN1的漏极相连接，连接点为钟控I单元电路的信号输出端（Out）；第三PMOS管MP3的栅极与时钟信号（CLK）相连接；第一NMOS管MN1的栅极与反相时钟信号（NCK）相连接；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的漏极与第三PMOS管MP3的源极相连接；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底、第三PMOS管MP3的衬底均连接电源（VDD）；第一NMOS管MN1的衬底、第二NMOS管MN2的衬底均接地。

图6所示为钟控I单元的符号表示法。图7所示为钟控I单元的真值表。由该表可知，当锁存器处于透明模式，即当时钟信号（CLK）为高电平、反相时钟信号（NCK）为低电平时，信号输出端Out与第一信号输入端I1和第二信号输入端I2的逻辑值不相关。当锁存器处于锁存模式，即当时钟信号（CLK）为低电平、反相时钟信号（NCK）为高电平时，该表与I单元的真值表是等价的。

下面对本发明所提出的锁存器的工作原理进行说明，具体的工作原理如下：

当CLK为高电平、NCK为低电平时，该锁存器处于透明模式。此时，第一传输门TG1、第二传输门TG2导通。锁存器的数据输入端D端口输入的数据通过第一传输门TG1分别到达第一I单元IE1的第一信号输入端、第二钟控I单元IE2-CG的信号输出端（该端口亦即锁存器的信号输出端Q端口）、第三I单元IE3的第二信号输入端；锁存器的数据输入端D端口输入的数据通过第二传输门TG2分别到达第一I单元IE1的第二信号输入端、第三I单元IE3的第一信号输入端、第四钟控I单元IE4-CG的信号输出端。此时，第一I单元IE1和第三I单元IE3的输入信号和输出信号全部可知。接下来，第一I单元IE1的信号输出端分别到达第二钟控I单元IE2-CG的第二信号输入端、第四钟控I单元IE4-CG的第一信号输入端，第三I单元IE3的信号输出端分别到达第二钟控I单元IE2-CG的第一信号输入端、第四钟控I单元IE4-CG的第二信号输入端。此时，所有I单元的输入信号和输出信号全部可知，并且锁存器的数据输入端D端口输入的数据直接通过第一传输门TG1到达锁存器的信号输出端Q端口，减少了传播延迟，提高了电路性能。同时，由于使用了钟控技术，减少了第二钟控I单元IE2-CG的信号输出端和第四钟控I单元IE4-CG的信号输出端的电流竞争，功耗开销较低。

当CLK为低电平时、NCK为高电平时，该锁存器处于锁存模式。此时，第一传输门TG1、第二传输门TG2关断；第一传输门TG1的信号输出端由第二钟控I单元IE2-CG的信号输出端充当；第二传输门TG2的信号输出端由第四钟控I单元IE4-CG的信号输出端充当。此时，所有的I单元之间均达到这样一种互相反馈的规则：在有序循环排列的I单元序列{IE1、IE2-CG、IE3、IE4-CG}中，每一个I单元的信号输出端都被反馈至上一个I单元的信号输入端以及下一个I单元的信号输入端，并且所有I单元的第一信号输入端和第二信号输入端只被反馈一次。由此构成互锁结构实现数据锁存功能，并且第二钟控I单元IE2-CG信号输出端输出的数据即为锁存器输出端Q端口输出的数据。

下面对本发明所提出的锁存器的单粒子翻转在线自恢复原理进行说明。单粒子翻转发生在锁存器的锁存模式下，在锁存模式下该锁存器发生单粒子翻转的情形有四种，依次为：第一I单元IE1的信号输出端的逻辑状态发生翻转、第二钟控I单元IE2-CG的信号输出端的逻辑状态发生翻转、第三I单元IE3的信号输出端的逻辑状态发生翻转、第四钟控I单元IE4-CG的信号输出端的逻辑状态发生翻转。下面以存储高电平逻辑值（即N2=Q=1, N1=N3=0）为例对以上情形进行讨论分析。

当第一I单元IE1的信号输出端的逻辑状态受到辐射粒子的影响而发生翻转，即N1暂时为1，由于N1被反馈至IE2-CG的第二信号输入端，N2被暂时下拉为0并反馈至IE1的第一信号输入端，从而N1的错误的1被暂时保持。注意到，上述情况并不会对IE3和IE4-CG的输出造成影响，因此N3的正确逻辑值0将通过IE2-CG将N2上拉为1，Q的正确逻辑值1将通过IE1将N1下拉为0。由此可见，当第一I单元IE1的信号输出端的逻辑状态发生翻转，该锁存器能够将翻转的逻辑状态在线自恢复为正确的逻辑状态。

当第二钟控I单元IE2-CG的信号输出端的逻辑状态受到辐射粒子的影响而发生翻转，即N2暂时为0，由于N2被反馈到IE1的第一信号输入端，N1被暂时上拉为1并反馈至IE2-CG的第二信号输入端，从而N2的错误的0被暂时保持。注意到，上述情况并不会对IE3和IE4-CG的输出造成影响，因此N3的正确逻辑值0将通过IE2-CG将N2上拉为1，Q的正确逻辑值1将通过IE1将N1下拉为0。由此可见，当第二钟控I单元IE2-CG的信号输出端的逻辑状态发生翻转，该锁存器能够将翻转的逻辑状态在线自恢复为正确的逻辑状态。

当第三I单元IE3的信号输出端的逻辑状态受到辐射粒子的影响而发生翻转，即N3暂时为1，由于N3被反馈至IE4-CG的第二信号输入端，Q被暂时下拉为0并反馈至IE3的第一信号输入端，从而N3的错误的1被暂时保持。注意到，上述情况并不会对IE1和IE2-CG的输出造成影响，因此N1的正确逻辑值0将通过IE4-CG将Q上拉为1，N2的正确逻辑值1将通过IE3将N3下拉为0。由此可见，当第三I单元IE3的信号输出端的逻辑状态发生翻转，该锁存器能够将翻转的逻辑状态在线自恢复为正确的逻辑状态。

当第四钟控I单元IE4-CG的信号输出端的逻辑状态受到辐射粒子的影响而发生翻转，即Q暂时为0，由于Q被反馈至IE3的第一信号输入端，N3被暂时上拉为1并反馈至IE4-CG的第二信号输入端，从而Q的错误的0被暂时保持。注意到，上述情况并不会对IE1和IE2-CG的输出造成影响，因此N1的正确逻辑值0将通过IE4-CG将Q上拉为1，N2的正确逻辑值1将通过IE3将N3下拉为0。由此可见，当第四钟控I单元IE4-CG的信号输出端的逻辑状态发生翻转，该锁存器能够将翻转的逻辑状态在线自恢复为正确的逻辑状态。

类似地，当存储低电平逻辑值（即N2=Q=0, N1=N3=1）时，该锁存器同样能够将翻转的逻辑状态在线自恢复为正确的逻辑状态。

综上所述，本发明提供了辐射环境中辐射粒子撞击锁存器电路引发的单粒子翻转的在线自恢复解决方案，由此提高了锁存器电路的可靠性。与此同时，分别使用较少的晶体管数目、钟控技术和高速通路技术，降低了面积开销、功耗开销，提高了电路性能。该发明适用于高可靠性的集成电路与系统，可广泛应用于航空航天等对锁存器可靠性及综合开销要求较高的需求领域。

Claims

1.高性能低开销的单粒子翻转在线自恢复锁存器，其特征在于：包括两个传输门、四个I单元；所述的两个传输门依次为第一传输门（TG1）、第二传输门（TG2）；所述的四个I单元依次为第一I单元（IE1）、第二钟控I单元（IE2-CG）、第三I单元（IE3）、第四钟控I单元（IE4-CG）；每个I单元电路内均含有第一信号输入端、第二信号输入端和信号输出端；每个钟控I单元电路内均含有第一信号输入端、第二信号输入端、时钟信号输入端、反相时钟信号输入端和信号输出端；其中，第一传输门（TG1）的信号输入端为本锁存器的数据输入端，第一传输门（TG1）的信号输出端分别与第一I单元（IE1）的第一信号输入端、第二钟控I单元（IE2-CG）的输出端、第三I单元（IE3）的第二信号输入端相连接；第二传输门（TG2）的信号输入端为本锁存器的数据输入端，第二传输门（TG2）的信号输出端分别与第一I单元（IE1）的第二信号输入端、第三I单元（IE3）的第一信号输入端、第四钟控I单元（IE4-CG）的信号输出端相连接；第一I单元（IE1）的信号输出端分别与第二钟控I单元（IE2-CG）的第二信号输入端、第四钟控I单元（IE4-CG）的第一信号输入端相连接；第三I单元（IE3）的信号输出端分别与第二钟控I单元（IE2-CG）的第一信号输入端、第四钟控I单元（IE4-CG）的第二信号输入端相连接；第二钟控I单元（IE2-CG）的信号输出端为本锁存器的数据输出端；所述的第一传输门（TG1）、第二传输门（TG2）具有相同的时钟；所述的第二钟控I单元（IE2-CG）、第四钟控I单元（IE4-CG）具有相同的时钟，且与第一传输门（TG1）、第二传输门（TG2）的时钟相反。

2.根据权利要求1所述的高性能低开销的单粒子翻转在线自恢复锁存器，其特征在于，所述I单元电路由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1组成；其中，第一PMOS管MP1的栅极为I单元电路的第一信号输入端（I1）；第二PMOS管MP2的栅极与第一NMOS管MN1的栅极相连接，连接点为I单元电路的第二信号输入端（I2）；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，连接点为I单元电路的信号输出端（Out）；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底均连接电源（VDD）；第一NMOS管MN1的衬底接地。

3.根据权利要求1所述的高性能低开销的单粒子翻转在线自恢复锁存器，其特征在于，所述钟控I单元电路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2组成；其中，第一PMOS管MP1的栅极为钟控I单元电路的第一信号输入端（I1）；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，连接点为钟控I单元电路的第二信号输入端（I2）；第三PMOS管MP3的漏极与第一NMOS管MN1的漏极相连接，连接点为钟控I单元电路的信号输出端（Out）；第三PMOS管MP3的栅极与时钟信号（CLK）相连接；第一NMOS管MN1的栅极与反相时钟信号（NCK）相连接；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的漏极与第三PMOS管MP3的源极相连接；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底、第三PMOS管MP3的衬底均连接电源（VDD）；第一NMOS管MN1的衬底、第二NMOS管MN2的衬底均接地。