CN105577160A - 一种基于延时单元的自恢复抗单粒子锁存器结构 - Google Patents

Abstract

本发明公开了一种基于延时单元的自恢复抗单粒子锁存器结构，包括两个钟控反相器结构、四个双输入反相器结构、两个传输门结构、一个延时单元结构和一个C单元结构；四个双输入反相器结构构成了双模互锁结构，来实现对单粒子翻转(Single？Event？Upset,？SEU)的自恢复；延时单元结构和一个C单元构成了一个过滤结构，阻塞来自组合逻辑电路的单粒子瞬态(Single？Event？Transient,？SET)。本发明能够容忍锁存器结构内部发生的SEU和从组合逻辑电路传来的SET，具有自恢复功能，电路结构简单，减小了面积开销，降低了功耗，提高了系统的可靠性。

Description

一种基于延时单元的自恢复抗单粒子锁存器结构

技术领域

本发明属于集成电路设计领域，尤其涉及集成电路的抗辐射加固设计领域，具体为一种基于延时单元的自恢复抗单粒子锁存器结构。

背景技术

随着集成电路(IC)的不断发展，工艺尺寸和电源电压不断降低，在IC设计中，提供更低的功耗和更高的性能的同时，也对芯片的稳定性提出了更高的要求。特别是在一些特殊环境如太空中等等，α粒子束以及中子等高能粒子束的撞击，可能会诱发电路内的单粒子效应(SingleEventEffect,SEE),从而引起电路状态发生错误，严重时会导致系统运行崩溃。

其中，单粒子翻转(SingleEventUpset,SEU)和单粒子瞬态(SingleEventTransient,SET)是引起数字电路软错误的重要诱因。SEU主要指发生在诸如触发器、存储器以及寄存器等存储单元中存储状态的翻转引发电路软错误，而SET则主要是指发生在组合逻辑电路的节点上产生的瞬态故障脉冲，脉冲经过组合逻辑路径传播，有可能被锁存器或触发器捕获从而导致软错误的发生。

传统的抗辐射加固技术主要集中于针对发生在存储单元中的SEU，近年来有研究表明，随着数字集成电路的时钟频率不断上升，特征尺寸的不断减小，SET脉冲的影响越来越占据了关键的地位。在较高频率时，由SET引发的故障占据了主要的地位，其原因在于，特征尺寸越来越小，导致节点电容降低使得组合逻辑的节点更容易受外部高能粒子影响产生瞬态故障脉冲，而不断上升的时钟频率则意味着这些脉冲更加容易被锁存器或触发器所捕获从而产生软错误。

为了降低电路的功耗开销，许多电路设计都会使用门控时钟技术，通过关闭芯片上暂时用不到的功能，实现能量节省的目的。在门控时钟电路中，时钟长时间维持一个恒定的值，并且该时间间隔可能远大于一个时钟周期。如果此时锁存器的某个节点因为粒子轰击而进入高阻态，那么该节点就会因为泄漏电流充/放电作用而逐渐跳变到错误的逻辑状态，进而引发软错误。大部分的传统加固锁存器设计采用了C单元电路来屏蔽软错误，当粒子轰击C单元电路的输入时，输出节点很容易进入高阻态，进而由于泄漏电流引发软错误。所以说这些锁存器不具有自恢复功能，不能够适用于门控时钟电路。

因此，希望提出一种新型的加固锁存器，能够容忍锁存器内部发生的SEU以及从组合逻辑电路传来的SET，还具有自恢复功能。

发明内容

本发明提供了一种基于延时单元的自恢复抗单粒子锁存器结构，该锁存器结构不但能够容忍单粒子翻转，还能够容忍单粒子瞬态，避免了高能辐射粒子引发锁存器数据翻转进而导致电路失效的问题，极大地提高了电路的可靠性。

本发明采用的技术方案是：

一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，包括两个钟控反相器结构、四个双输入反相器结构、两个传输门结构、一个延时单元结构（4）和一个C单元结构（5）；所述的两个钟控反相器结构依次为第一钟控反相器（11）、第二钟控反相器（12）；四个双输入反相器结构依次为第一双输入反相器（21）、第二双输入反相器（22）、第三双输入反相器（23）、第四双输入反相器（24）；两个传输门结构依次为第一传输门（31）、第二传输门（32）；其中每个双输入反相器结构均含有第一信号输入端、第二信号输入端和信号输出端；其中C单元结构含有第一信号输入端、第二信号输入端和信号输出端；其中，第一钟控反相器（11）的信号输入端为本锁存器的数据输入端，第一钟控反相器（11）的信号输出端分别与第一双输入反相器（21）的第一信号输入端、第三双输入反相器（23）的第二信号输入端、第一传输门（31）的信号输出端、C单元结构（5）的第一信号输入端相连接；第二钟控反相器（12）的信号输入端为本锁存器的数据输入端，第二钟控反相器（12）的信号输出端分别与第一双输入反相器（21）的第二信号输入端、第三双输入反相器（23）的第一信号输入端、第二传输门（32）的信号输入端相连接；第一双输入反相器（21）的信号输出端分别与第二双输入反相器（22）的第二信号输入端、第四双输入反相器（24）的第一信号输入端相连接；第三双输入反相器（23）的信号输出端分别与第二双输入反相器（22）的第一信号输入端、第四双输入反相器（24）的第二信号输入端相连接；第二双输入反相器（22）的信号输出端与第一传输门（31）的信号输入端相连接；第四双输入反相器（24）的信号输出端分别与第二传输门（32）的信号输出端和延时单元（4）的信号输入端相连接；延时单元（4）的信号输出端和C单元结构（5）的第二信号输入端相连接；C单元结构（5）的信号输出端为本锁存器的数据输出端；所述的第一钟控反相器（11）、第二钟控反相器（12）具有相同的时钟；第一传输门（31）、第二传输门（32）具有相同的时钟。

所述的一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，所述的双输入反相器结构由第一PMOS管MP1和第一NMOS管MN1组成；其中，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连，为双输入反相器结构的信号输出端；第一PMOS管MP1的栅极接双输入反相器结构的第一信号输入端，第一NMOS管MN1的栅极接双输入反相器结构的第二信号输入端；第一PMOS管MP1的源极接电源VDD，第一NMOS管MN1的源极接地；第一PMOS管MP1的衬底接电源VDD，第一NMOS管MN1的衬底接地。

所述的一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，所述的延时单元结构由4个反相器串联组成，所述的反相器包括第一PMOS管MP1和第一NMOS管MN1，第一PMOS管MP1的源极与电源VDD相连，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连，形成信号输出端；第一NMOS管MN1的源极接地；第一PMOS管MP1与第一NMOS管MN1的栅极相连，形成信号输入端；所述的延时单元结构由第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4相级联组成，第一反相器I1的信号输出端与第二反相器I2的输入端相连，第二反相器I2的信号输出端与第三反相器I3的输入端相连，第三反相器I3的信号输出端与第四反相器I4的输入端相连，第一反相器I1的信号输入端为整个信号延时电路的输入端，第四反相器I4的输出端为整个信号延时电路的信号输出端。

所述的一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，所述C单元结构由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2组成；其中，第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接，第一PMOS管MP1的栅极与第一NMOS管MN1栅极之间的节点为C单元电路的第一信号输入端；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，第二PMOS管MP2的栅极与第二NMOS管MN2栅极之间的节点为C单元电路的第二信号输入端；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，第二PMOS管MP2的漏极与第一NMOS管MN1的漏极之间的节点为C单元电路的信号输出入端；第一NMOS管MN1的衬底接地；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接，第二NMOS管MN2的源极以及第二NMOS管MN2的衬底均接地；第一PMOS管MP1的源极、第一PMOS管MP1的衬底和第二PMOS管MP2的衬底分别与电源VDD相连接。

与现有技术相比，本发明提供的技术方案有如下优点：

本发明能够同时容忍锁存器内部发生的SEU以及从组合逻辑电路传来的SET；具有自恢复功能，能够适用于门控时钟电路；具有结构简单、可靠性高、面积开销和功耗开销小的优点。

附图说明

图1是本发明所述的锁存器电路结构图。

图2是本发明所述的锁存器中的双输入反相器结构电路原理图。

图3是本发明所述的锁存器中的C单元电路原理图。

图4是本发明所述的锁存器中的延时单元电路原理图。

图5是本发明所述的锁存器容SET的原理图。

图6是所述的锁存器中的C单元成功过滤SET原理图。

图7是所述的锁存器中的C单元过滤SET失效原理图。

图8是本发明所述的锁存器处于锁存期的电路原理图。

具体实施方式

为了使本方明的目的、技术方案及优点更加明了，下面结合附图对本发明进一步详细说明。此处所描述的具体实施案例仅用于解释说明本发明，并不用于限定本发明。

本发明所提出的一种基于延时单元的自恢复抗单粒子锁存器结构，电路结构如图1所示，包括两个钟控反相器结构、四个双输入反相器结构、两个传输门结构、一个延时单元结构4和一个C单元结构5；所述的两个钟控反相器结构依次为第一钟控反相器11、第二钟控反相器12；四个双输入反相器结构依次为第一双输入反相器21、第二双输入反相器22、第三双输入反相器23、第四双输入反相器24；两个传输门结构依次为第一传输门31、第二传输门32；其中每个双输入反相器结构均含有第一信号输入端、第二信号输入端和信号输出端；其中C单元结构含有第一信号输入端、第二信号输入端和信号输出端。

其中，第一钟控反相器11的信号输入端为本锁存器的数据输入端D，第一钟控反相器11的信号输出端分别与第一双输入反相器21的第一信号输入端、第三双输入反相器23的第二信号输入端、第一传输门31的信号输出端、C单元结构5的第一信号输入端相连接；第二钟控反相器12的信号输入端为本锁存器的数据输入端D，第二钟控反相器12的信号输出端分别与第一双输入反相器21的第二信号输入端、第三双输入反相器23的第一信号输入端、第二传输门32的信号输入端相连接；第一双输入反相器21的信号输出端分别与第二双输入反相器22的第二信号输入端、第四双输入反相器24的第一信号输入端相连接；第三双输入反相器23的信号输出端分别与第二双输入反相器22的第一信号输入端、第四双输入反相器24的第二信号输入端相连接；第二双输入反相器22的信号输出端与第一传输门31的信号输入端相连接；第四双输入反相器24的信号输出端分别与第二传输门32的信号输出端和延时单元4的信号输入端相连接；延时单元4的信号输出端和C单元结构5的第二信号输入端相连接；C单元结构5的信号输出端为本锁存器的数据输出端Q。

所述的第一钟控反相器11、第二钟控反相器12具有相同的时钟；第一传输门31、第二传输门32具有相同的时钟。

图2所示为本发明所述的锁存器中的双输入反相器结构电路原理图。双输入反相器结构有第一信号输入端A、第二信号输入端B和信号输出端Q；双输入反相器结构由第一PMOS管MP1和第一NMOS管MN1组成。

其中，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连，为双输入反相器结构的信号输出端Q；第一PMOS管MP1的栅极和双输入反相器结构的第一信号输入端A相连，第一NMOS管MN1的栅极和双输入反相器结构的第二信号输入端B相连；第一PMOS管MP1的源极接电源VDD，第一NMOS管MN1的源极接地；第一PMOS管MP1的衬底接电源VDD，第一NMOS管MN1的衬底接地。

图3所示为本发明所述的锁存器中的C单元结构电路原理图。C单元结构有第一信号输入端A、第二信号输入端B和信号输出端Q；C单元结构由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2组成。

其中，第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接，第一PMOS管MP1的栅极与第一NMOS管MN1栅极之间的节点为C单元电路的第一信号输入端A；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，第二PMOS管MP2的栅极与第二NMOS管MN2栅极之间的节点为C单元电路的第二信号输入端B；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，第二PMOS管MP2的漏极与第一NMOS管MN1的漏极之间的节点为C单元电路的信号输出入端Q；第一NMOS管MN1的衬底接地；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接，第二NMOS管MN2的源极以及第二NMOS管MN2的衬底均接地；第一PMOS管MP1的源极、第一PMOS管MP1的衬底和第二PMOS管MP2的衬底分别与电源VDD相连接。

表一是图3所示的C单元电路（5）的真值表。C单元的工作原理是将单路的输入信号复用成双路相同的输入信号，分别是C单元的第一信号输入端A和第二信号输入端B，如果第一信号输入端A和第二信号输入端B获得的输入值相同，那么C单元功能正常，充当反相器的功能；如果第一信号输入端A和第二信号输入端B获得的输入值不相同，那么C单元的输出Q处于高阻态,其值保持不变，具体参见表一的真值表。

表一

A	B	Q
			0	0	1
1	1	0
			0	1	保持不变
1	0	保持不变

图4为所述的锁存器中的延时单元电路原理图。所述的延时单元结构由4个反相器串联组成。所述的反相器包括第一PMOS管MP1和第一NMOS管MN1，第一PMOS管MP1的源极与电源VDD相连，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连，形成信号输出端；第一NMOS管MN1的源极接地。第一PMOS管MP1与第一NMOS管MN1的栅极相连，形成信号输入端。

所述的延时单元结构由第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4相级联组成。第一反相器I1的信号输出端与第二反相器I2的输入端相连，第二反相器I2的信号输出端与第三反相器I3的输入端相连，第三反相器I3的信号输出端与第四反相器I4的输入端相连，第一反相器I1的信号输入端为整个信号延时电路的输入端A，第四反相器I4的输出端为整个信号延时电路的信号输出端Q。为了保证抗单粒子锁存电路不受单粒子瞬态脉冲（SET）的影响，信号延时电路的延迟时间必须大于SET在电路中产生最大扰动时间，即信号延时电路的延迟时间必须大于单粒子瞬态扰动产生的最大脉冲宽度。

当CLK为高电平，本发明所述的锁存器处于透明模式，其中的第一钟控反相器11和第二钟控反相器12导通，而第一传输门31和第二传输门32关闭。该锁存器的数据输入端D端口输入的数据通过第一钟控反相器11分别到达第一双输入反相器21的第一信号输入端、第三双输入反相器23的第二信号输入端以及C单元结构5的第一信号输入端；通过第二钟控反相器21分别到达第一双输入反相器21的第二信号输入端、第三双输入反相器23的第一信号输入端。数据经过第一双输入反相器21和第三双输入反相器23，由第一双输入反相器21的输出端到达第四双输入反相器24的第一信号输入端，由第三双输入反相器23的输出端到达第四双输入反相器24的第二信号输入端。数据经过第四双输入反相器24，由第四双输入反相器24的输出端到达延时单元结构4的输入端。最后数据经过C单元结构5到达该锁存器的信号输出端Q端口。

如图5所示，本发明通过信号延时电路和C单元结构的存在，能够抵御单粒子瞬态响应（SET）的影响。其抗SET原理是当延迟单元的延迟值大于SET脉冲宽度时，如图6所示，可以保证在SET的脉冲到达的时候，C单元结构的输出是处于高阻态，从而不会影响到该锁存器的状态。只有当延迟单元的延迟值小于SET脉冲宽度的时候，如图7所示，才会对结果产生影响。

图8所示为本发明所述的锁存器处于锁存期的电路原理图。当CLK为低电平时，其中的第一钟控反相器11和第二钟控反相器12关闭，而第一传输门31和第二传输门32导通，本发明所述的锁存器处于锁存模式下。第一双输入反相器21、第二双输入反相器22、第三双输入反相器23、第四双输入反相器24构成了一个双模互锁结构，用来存储数据，内部一共包含4个存储节点Q1，Q2，Q3，Q4；当存储0逻辑时，Q1=0，Q2=1，Q3=0，Q4=1；当存储1逻辑时，Q1=1，Q2=0，Q3=1，Q4=0；其内部的4个节点相互分离，并且相互锁存，这样在其中任意一个节点受到SEU时，可以通过其他三个节点的正确状态将该节点的状态恢复。

以存储节点Q2的输出状态变化为例，假设该锁存电路在锁存模式下，Q1=0，Q2=1，Q3=0，Q4=1时，Q2受到单粒子翻转效应（SEU）的影响，状态发生变化。节点Q2发生SEU，逻辑状态是Q1=0，Q2=1→0，Q3=0，Q4=1，内部节点Q2逻辑值发生翻转。Q2变为0又会导致P3管开启，Q4=1导致N3开启，P3和M3同时开启，Q3的逻辑值将变得不稳定。此时，节点Q2的状态错误，Q3的状态不稳定，而Q1、Q4两个节点的状态正确。很快，由于Q1=0导致P2管开启，Q2的状态恢复到1，由于Q4=1导致N3管开启，Q3的状态恢复到0。至此，Q2受到SEU影响，通过其他三个节点的正确状态将该节点的状态恢复。同理可得如果四个节点中，任意一个节点受到SEU效应的影响，状态发生变化，都可以通过其他三个节点的正确状态将该节点的状态恢复至受干扰前的状态，所以说该锁存器具有自恢复功能。本锁存器的数据输出端Q不会因为粒子轰击进入高阻态，不会由于电荷泄漏而跳变到错误的逻辑状态，所以说该锁存器能够适用于门控时钟电路。

本发明提供了一种新型的抗辐射锁存器结构。该锁存器不但能够容忍单粒子翻转，还能够容忍单粒子瞬态，避免了高能辐射粒子引发锁存器数据翻转进而导致电路失效的问题，极大地提高了电路的可靠性；具有自恢复功能，能够适用于门控时钟电路。

Claims (4)

1.一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，包括两个钟控反相器结构、四个双输入反相器结构、两个传输门结构、一个延时单元结构（4）和一个C单元结构（5）；所述的两个钟控反相器结构依次为第一钟控反相器（11）、第二钟控反相器（12）；四个双输入反相器结构依次为第一双输入反相器（21）、第二双输入反相器（22）、第三双输入反相器（23）、第四双输入反相器（24）；两个传输门结构依次为第一传输门（31）、第二传输门（32）；其中每个双输入反相器结构均含有第一信号输入端、第二信号输入端和信号输出端；其中C单元结构含有第一信号输入端、第二信号输入端和信号输出端；其中，第一钟控反相器（11）的信号输入端为本锁存器的数据输入端，第一钟控反相器（11）的信号输出端分别与第一双输入反相器（21）的第一信号输入端、第三双输入反相器（23）的第二信号输入端、第一传输门（31）的信号输出端、C单元结构（5）的第一信号输入端相连接；第二钟控反相器（12）的信号输入端为本锁存器的数据输入端，第二钟控反相器（12）的信号输出端分别与第一双输入反相器（21）的第二信号输入端、第三双输入反相器（23）的第一信号输入端、第二传输门（32）的信号输入端相连接；第一双输入反相器（21）的信号输出端分别与第二双输入反相器（22）的第二信号输入端、第四双输入反相器（24）的第一信号输入端相连接；第三双输入反相器（23）的信号输出端分别与第二双输入反相器（22）的第一信号输入端、第四双输入反相器（24）的第二信号输入端相连接；第二双输入反相器（22）的信号输出端与第一传输门（31）的信号输入端相连接；第四双输入反相器（24）的信号输出端分别与第二传输门（32）的信号输出端和延时单元（4）的信号输入端相连接；延时单元（4）的信号输出端和C单元结构（5）的第二信号输入端相连接；C单元结构（5）的信号输出端为本锁存器的数据输出端；所述的第一钟控反相器（11）、第二钟控反相器（12）具有相同的时钟；第一传输门（31）、第二传输门（32）具有相同的时钟。

2.根据权利要求1所述的一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，所述的双输入反相器结构由第一PMOS管MP1和第一NMOS管MN1组成；其中，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连，为双输入反相器结构的信号输出端；第一PMOS管MP1的栅极接双输入反相器结构的第一信号输入端，第一NMOS管MN1的栅极接双输入反相器结构的第二信号输入端；第一PMOS管MP1的源极接电源VDD，第一NMOS管MN1的源极接地；第一PMOS管MP1的衬底接电源VDD，第一NMOS管MN1的衬底接地。

3.根据权利要求1所述的一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，所述的延时单元结构由4个反相器串联组成，所述的反相器包括第一PMOS管MP1和第一NMOS管MN1，第一PMOS管MP1的源极与电源VDD相连，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连，形成信号输出端；第一NMOS管MN1的源极接地；第一PMOS管MP1与第一NMOS管MN1的栅极相连，形成信号输入端；所述的延时单元结构由第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4相级联组成，第一反相器I1的信号输出端与第二反相器I2的输入端相连，第二反相器I2的信号输出端与第三反相器I3的输入端相连，第三反相器I3的信号输出端与第四反相器I4的输入端相连，第一反相器I1的信号输入端为整个信号延时电路的输入端，第四反相器I4的输出端为整个信号延时电路的信号输出端。

4.根据权利要求1所述的一种基于延时单元的自恢复抗单粒子锁存器结构，其特征在于，所述C单元结构由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2组成；其中，第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接，第一PMOS管MP1的栅极与第一NMOS管MN1栅极之间的节点为C单元电路的第一信号输入端；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，第二PMOS管MP2的栅极与第二NMOS管MN2栅极之间的节点为C单元电路的第二信号输入端；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，第二PMOS管MP2的漏极与第一NMOS管MN1的漏极之间的节点为C单元电路的信号输出入端；第一NMOS管MN1的衬底接地；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接，第二NMOS管MN2的源极以及第二NMOS管MN2的衬底均接地；第一PMOS管MP1的源极、第一PMOS管MP1的衬底和第二PMOS管MP2的衬底分别与电源VDD相连接。