CN110995234B - 一种抑制单粒子瞬态的层叠结构 - Google Patents

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Abstract

本发明公开了一种抑制单粒子瞬态的层叠结构，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；第一PMOS管和第一NMOS管的栅端与用于接收第一信号的第一连接点；第二PMOS管和第二NMOS管的栅端与用于接收第二信号的第二连接点；第二PMOS管的漏端与第一NMOS管的漏端相连，均接输出信号；第一PMOS管的源端与直流电源连接；第一PMOS管的漏端与第二PMOS管的源端相连；第一NMOS管的源端与第二NMOS管的漏端相连；第二NMOS管的源端接地；第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；第一NMOS管和第二NMOS管的第二背栅接在一起后接地。本发明能够降低单粒子瞬态的影响，可避免逻辑电平错误翻转，从而提高系统的稳定性。

Description

一种抑制单粒子瞬态的层叠结构
技术领域
本发明属于反馈电路技术领域，涉及一种抑制单粒子瞬态的层叠结构。
背景技术
单粒子瞬态(set，single event transient)是由于高能粒子打到器件内部发生电离辐射，产生的电子空穴对在电场作用下被电路的节点吸收，从而导致节点电平的变化，当单粒子结束后，该节点恢复原来的电平。当存在正反馈电路时，造成逻辑错误，造成系统不稳定。因此，为了降低单粒子瞬态的影响，通常在数据通路和时钟通路上使用STACK结构。
现有STACK结构，参考图1，包括第一输入信号A、第二输入信号B、输出信号OUT、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，当第一输入信号A发生SET时，即第一输入信号A产生向上跳变的脉冲时，第一NMOS管P1开启，第二PMOS管P2和第二NMOS管N2管均关断，节点OUT与Node2的电容发生电荷分享，此时OUT的电压有所衰减；当节点OUT的电压发生SET时，即N1管沟道内部产生电子空穴对，使得源漏导通，假设P2管的反应较慢，则电离辐射的电荷越多，则OUT的电压越低，OUT的电压最小为GND，故该现有STACK结构受前级节点(即第一连接点或第二连接点发生单粒子瞬态)的影响和本级节点(即输出节点OUT发生单粒子瞬态)的影响较大。
发明内容
本发明的目的在于，提供一种抑制单粒子瞬态的层叠(STACK)结构，该层叠结构能够降低单粒子瞬态的影响，可避免逻辑电平错误翻转，从而提高系统的稳定性。
为了达到上述目的，本发明采用如下技术方案实现：
一种抑制单粒子瞬态的层叠结构，所述层叠结构包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；
所述第一PMOS管和第一NMOS管的栅端与第一连接点连接；
所述第二PMOS管和第二NMOS管的栅端与第二连接点连接；
所述第二PMOS管的漏端与所述第一NMOS管的漏端相连；
所述第一PMOS管的源端与直流电源连接；所述第一PMOS管的漏端与所述第二PMOS管的源端相连；所述第一NMOS管的源端与所述第二NMOS管的漏端相连；所述第二NMOS管的源端接地；
所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地。
进一步的，所述层叠结构还包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；
所述第三PMOS管的栅端与所述第一连接点连接；所述第四NMOS管的栅端与所述第二连接点连接；
所述第三NMOS管的栅端和第四PMOS管的源端与所述第一PMOS管的漏端和第二PMOS管的源端接在一起；所述第三NMOS管的源端和第四PMOS管的栅端与所述第一NMOS管的源端和第二NMOS管的漏端接在一起；
所述第三PMOS管的源端与直流电源连接；所述第三PMOS管的漏端与第三NMOS管的漏端连接；所述第四PMOS管的漏端与所述第四NMOS管的漏端连接；所述第四NMOS管的源端接地；
所述第三PMOS管和第四PMOS管的第一背栅与所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第三NMOS管和第四NMOS管的第二背栅与所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地。
进一步的，所述层叠结构还包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；
所述第四NMOS管的栅端与所述第一连接点连接；所述第三PMOS管的栅端与所述第二连接点连接；
所述第三NMOS管的栅端和第四PMOS管的源端与所述第一PMOS管的漏端和第二PMOS管的源端接在一起；所述第三NMOS管的源端和第四PMOS管的栅端与所述第一NMOS管的源端和第二NMOS管的漏端接在一起；
所述第三PMOS管的源端与直流电源连接；所述第三PMOS管的漏端与第三NMOS管的漏端连接；所述第四PMOS管的漏端与所述第四NMOS管的漏端连接；所述第四NMOS管的源端接地；
所述第三PMOS管和第四PMOS管的第一背栅与所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第三NMOS管和第四NMOS管的第二背栅与所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地。
本发明的有益效果：
1、本发明的层叠结构通过改变MOS管的连接关系，能够改善对前级节点单粒子瞬态SET的抑制效果，使得输出节点OUT的电压受前级节点单粒子瞬态SET影响尽可能小，即在发生单粒子瞬态SET时输出节点OUT的电压变化尽可能小。
2、本发明的层叠结构通过增加了MOS管数目，不仅大大改善了对前级节点SET的抑制效果，同时也显著改善了对本级节点SET的抑制效果。
3、本发明降的层叠结构降低了单粒子瞬态的影响，避免了逻辑电平错误翻转，提高了系统的稳定性，适用于数据通路和时钟通路。
附图说明
图1为现有STACK结构示意图；
图2为现有STACK结构原理示意图；
图3为实施例1的STACK结构示意图；
图4为实施例1的STACK结构原理示意图；
图5为实施例2的STACK结构示意图；
图6为实施例3的STACK结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式作出详细说明。
实施例1：
本实施例给出了一种抑制单粒子瞬态的层叠结构，该层叠结构如同3所示，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2。第一PMOS管P1和第一NMOS管N1的栅端与用于接收第一信号A的第一连接点连接；第二PMOS管P2和第二NMOS管N2的栅端与用于接收第二信号B的第二连接点连接；第二PMOS管P2的漏端与第一NMOS管N1的漏端相连，均接收输出信号；第一PMOS管P1的源端与直流电源连接；第一PMOS管P1的漏端与第二PMOS管P2的源端相连；第一NMOS管N1的源端与第二NMOS管N2的漏端相连；第二NMOS管N2的源端接地；第一PMOS管P1和第二PMOS管P2的第一背栅接在一起后与直流电源连接；第一NMOS管N1和第二NMOS管N2的第二背栅接在一起后接地。
本实施例的工作机理如图4所示，假设该结构的初始态为：第一信号A和第二信号B均为低电平，第一节点Node1为高电平，第二节点Node2为低电平，OUT为高电平。
当第一信号A产生向上的跳变脉冲时，第一NMOS管N1开启，第一PMOS管P1关断，第二信号B保持为低电平，则第二PMOS管P2开启，第二NMOS管N2关断，因此第一节点Node1、第二节点Node2和输出节点OUT分享电荷，此时输出节点OUT电压可由下式计算得到：
Figure BDA0002305749800000051
假设Cj1＝Cj2＝Cj3，则输出节点OUT的电压为
Figure BDA0002305749800000052
相较改进前的结构，输出节点OUT的电压衰减较小，即受SET的影响较小。
实施例2：
本实施例给出了一种抑制单粒子瞬态的层叠结构，该层叠结构参考图5，除了实施例1的抑制单粒子瞬态的层叠结构外，还包括第三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第四NMOS管N4。其中，第三PMOS管P3的栅端与用于接收第一信号A的第一连接点连接；第四NMOS管N4的栅端与用于接收第二信号B的第二连接点连接；第三NMOS管N3的栅端和第四PMOS管P4的源端与第一PMOS管P1的漏端和第二PMOS管的源端P2接在一起；第三NMOS管N3的源端和第四PMOS管N4的栅端与第一NMOS管N1的源端和第二NMOS管N2的漏端接在一起；第三PMOS管P3的源端与直流电源连接；第三PMOS管P3的漏端与第三NMOS管N3的漏端连接；第四PMOS管P4的漏端与第四NMOS管N4的漏端连接；第四NMOS管N4的源端接地；第三PMOS管P3和第四PMOS管P4的第一背栅pbb与第一PMOS管P1和第二PMOS管P2的第一背栅pbb接在一起后与直流电源连接；第三NMOS管N3和第四NMOS管N4的第二背栅nbb与第一NMOS管N1和第二NMOS管N2的第二背栅nbb接在一起后。Pbb通常接直流电源，nbb通常接地，pbb和nbb也可由外部偏置提供。
本实施例的层叠结构不仅可以减小前级节点的影响，还可以减小本级节点的影响，其作用机理描述如下：
假设初始态时，第一信号A和第二信号B均为低电平，此时，节点第一节点Node1、第二节点Node2、第三节点Node3、第四节点Node4和输出节点OUT均为高电平。
首先分析本级节点的影响：由于SET发生的前提是节点间有压降，根据初始态，只有第二NMOS管N2和第四NMOS管N4会发生SET。当第二NMOS管N2发生SET时，节点第二节点Node2电平被拉低，由于第一NMOS管N1已关断，第四PMOS管P4的VDS为0，所以该SET没有作用到输出节点的途径，因此对输出节点OUT没有影响。同样，当第四NMOS管N4发生SET时，第四节点Node4电平被拉低，由于第四PMOS管P4管处在关断状态，因此没有途径对输出节点OUT产生影响
再分析前级节点的影响：当第一信号A产生向上跳变的脉冲时，第一NMOS管N1开启，第一PMOS管P1关断，由于第二信号B为低电平，第二PMOS管P2开启，第二NMOS管N2关断，由于第一节点Node1和第二节点Node2初始态时均为高电平，因此输出节点OUT的电压基本不变。
实施例3：
本实施例给出了一种抑制单粒子瞬态的层叠结构，该层叠结构参考图6，除了实施例1的抑制单粒子瞬态的层叠结构外，还包括三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第四NMOS管N4。其中，第四NMOS管N4的栅端与用于接收第一信号A的第一连接点连接；第三PMOS管3P的栅端与用于接收第二信号B的第二连接点；第三NMOS管N3的栅端和第四PMOS管P4的源端与第一PMOS管P1的漏端和第二PMOS管P1的源端接在一起；第三NMOS管N3的源端和第四PMOS管P4的栅端与第一NMOS管N1的源端和第二NMOS管N2的漏端接在一起；第三PMOS管P3的源端与直流电源连接；第三PMOS管P3的漏端与第三NMOS管N3的漏端连接；第四PMOS管P4的漏端与第四NMOS管N4的漏端连接；第四NMOS管N4的源端接地；第三PMOS管3P和第四PMOS管P4的第一背栅与第一PMOS管P1和第二PMOS管P2的第一背栅接在一起后与直流电源连接；第三NMOS管N3和第四NMOS管N4的第二背栅与第一NMOS管N1和第二NMOS管N2的第二背栅接在一起，Pbb通常接直流电源，nbb通常接地，pbb和nbb也可由外部偏置提供。工作机理如实施例2，这里不在赘述。
对于本领域技术人员而言，显然本发明实施例不限于上述示范性实施例的细节，而且在不背离本发明实施例的精神或基本特征的情况下，能够以其他的具体形式实现本发明实施例。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明实施例的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明实施例内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。系统、装置或终端权利要求中陈述的多个单元、模块或装置也可以由同一个单元、模块或装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。
最后应说明的是，以上实施方式仅用以说明本发明实施例的技术方案而非限制，尽管参照以上较佳实施方式对本发明实施例进行了详细说明，本领域的普通技术人员应当理解，可以对本发明实施例的技术方案进行修改或等同替换都不应脱离本发明实施例的技术方案的精神和范围。

Claims (2)

1.一种抑制单粒子瞬态的层叠结构，其特征在于，所述层叠结构包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；
所述第一PMOS管和第一NMOS管的栅端与第一连接点连接；
所述第二PMOS管和第二NMOS管的栅端与第二连接点连接；
所述第二PMOS管的漏端与所述第一NMOS管的漏端相连；
所述第一PMOS管的源端与直流电源连接；所述第一PMOS管的漏端与所述第二PMOS管的源端相连；所述第一NMOS管的源端与所述第二NMOS管的漏端相连；所述第二NMOS管的源端接地；
所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地；
所述层叠结构还包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；
所述第三PMOS管的栅端与所述第一连接点连接；所述第四NMOS管的栅端与所述第二连接点连接；
所述第三NMOS管的栅端和第四PMOS管的源端与所述第一PMOS管的漏端和第二PMOS管的源端接在一起；所述第三NMOS管的源端和第四PMOS管的栅端与所述第一NMOS管的源端和第二NMOS管的漏端接在一起；
所述第三PMOS管的源端与直流电源连接；所述第三PMOS管的漏端与第三NMOS管的漏端连接；所述第四PMOS管的漏端与所述第四NMOS管的漏端连接；所述第四NMOS管的源端接地；
所述第三PMOS管和第四PMOS管的第一背栅与所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第三NMOS管和第四NMOS管的第二背栅与所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地。
2.一种抑制单粒子瞬态的层叠结构，其特征在于，所述层叠结构包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；
所述第一PMOS管和第一NMOS管的栅端与第一连接点连接；
所述第二PMOS管和第二NMOS管的栅端与第二连接点连接；
所述第二PMOS管的漏端与所述第一NMOS管的漏端相连；
所述第一PMOS管的源端与直流电源连接；所述第一PMOS管的漏端与所述第二PMOS管的源端相连；所述第一NMOS管的源端与所述第二NMOS管的漏端相连；所述第二NMOS管的源端接地；
所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地；
所述层叠结构还包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；
所述第四NMOS管的栅端与所述第一连接点连接；所述第三PMOS管的栅端与所述第二连接点连接；
所述第三NMOS管的栅端和第四PMOS管的源端与所述第一PMOS管的漏端和第二PMOS管的源端接在一起；所述第三NMOS管的源端和第四PMOS管的栅端与所述第一NMOS管的源端和第二NMOS管的漏端接在一起；
所述第三PMOS管的源端与直流电源连接；所述第三PMOS管的漏端与第三NMOS管的漏端连接；所述第四PMOS管的漏端与所述第四NMOS管的漏端连接；所述第四NMOS管的源端接地；
所述第三PMOS管和第四PMOS管的第一背栅与所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第三NMOS管和第四NMOS管的第二背栅与所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地。
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