CN116488635A - 一种屏蔽set脉冲信号的反相器链电路、模块 - Google Patents

Abstract

本发明涉及集成电路设计技术领域，更具体的，涉及一种屏蔽SET脉冲信号的反相器链电路，以及基于该种屏蔽SET脉冲信号的反相器链电路封装的模块。本发明基于三级反相器结构构建出反相器链，不仅具备反相器的基本功能，还通过合理的电路设计，使得该反相器链屏蔽SET脉冲信号的能力突出，可以屏蔽任意方向电压跳变，保证输出节点o3仍能以正确的逻辑状态进行输出。

Description

一种屏蔽SET脉冲信号的反相器链电路、模块

技术领域

本发明涉及集成电路设计技术领域，更具体的，涉及一种屏蔽SET脉冲信号的反相器链电路(简称为RHIC反相器链)，以及基于该种屏蔽SET脉冲信号的反相器链电路封装的模块。

背景技术

反相器是数字电路中的一种基本功能模块，常用在集成电路中。简单来说，反相器就是可以将输入信号的相位反转180度，输出反相信号。反相器链就是若干个反相器组成的层级结构。

集成电路的敏感区受到单个高能粒子的轰击后，电路会产生一系列的变化，这些变化可以分为硬错误和软错误两类。硬错误就是由于器件被击穿或烧毁导致器件损坏、电路失效且不可恢复；软错误是电路的逻辑值发生改变，是可以恢复的。由于空间辐射粒子的能量有限，其造成器件发生软错误的几率要远远大于其导致器件发生硬错误的几率。而在软错误中，单粒子翻转(Single Event Upset，缩写为SEU)发生的概率远远大于其它类型错误发生的概率。SEU作用于反相器，就相当于产生了SET脉冲信号。

现有反相器链有例如图1所示的普通反相器链、图2所示的2P-1N型源隔离技术反相器链、图3所示的双输出反相器链。图1的反相器链不能屏蔽SET脉冲信号，导致SEU出现时最后的输出出错。图2、图3的反相器链仅能屏蔽正向电压跳变，在出现负向电压跳变时最后的输出还是会出错。

发明内容

基于此，有必要针对现有的反相器链不能完全屏蔽SET脉冲信号的问题，提供一种屏蔽SET脉冲信号的反相器链电路、模块。

本发明采用以下技术方案实现：

第一方面，本发明提供了一种屏蔽SET脉冲信号的反相器链电路，包括：反相器单元一、反相器单元二、反相器单元三。

反相器单元一包括5个PMOS管P1～P5、5个NMOS管N1～N5，用于提供内部节点f1、f2、f3、f4、o1。其中，f2的上拉管为P1、P2，下拉管为P3、N1、N2、N3；f4的上拉管为P4、P5、N4，下拉管为N5；o1的上拉管为P1、P2、P3，下拉管为N1、N2。P1～P5、N1～N5均由输入信号in控制；所述反相器单元一将输入信号in输出到o1。

反相器单元二包括5个PMOS管P6～P10、5个NMOS管N6～N10，用于提供内部节点f5、f6、f7、f8、o2。其中，f6的上拉管为P6、P7，下拉管为P8、N6、N7、N8；f8的上拉管为P9、P10、N9，下拉管为N10；o2的上拉管为P6、P7、P8，下拉管为N6、N7。P6、P7由f4控制，P8、P9、P10由f2控制，N6～N10由o1控制；所述反相器单元二将o1的信号输出到o2；

反相器单元三包括5个PMOS管P11～P15、5个NMOS管N11～N15，用于提供内部节点f9、f10、f11、f12和输出节点o3。其中，f10的上拉管为P11、P12，下拉管为P13、N11、N12、N13；f12的上拉管为P14、P15、N14，下拉管为N15；o3的上拉管为P11、P12和P13，下拉管为N11、N12。P11、P12由f8控制，P13、P14、P15由f6控制，N11～N15由o2控制；所述反相器单元三将o2的信号输出到o3。

若in为低电平，当f1～f9、f11、f12、o1～o2中任一节点受到轰击，或f1～f12、o1～o3均未受到轰击，o3输出高电平。

若in为高电平，当f1～f12、o1～o2中任一节点受到轰击，或f1～f12、o1～o3均未受到轰击，o3输出低电平。

该种屏蔽SET脉冲信号的反相器链电路的实现根据本公开的实施例的方法或过程。

第二方面，本发明公开了一种屏蔽SET脉冲信号的反相器链模块，采用如第一方面公开的屏蔽SET脉冲信号的反相器链电路封装而成。

该种屏蔽SET脉冲信号的反相器链模块的实现根据本公开的实施例的方法或过程。

与现有技术相比，本发明具备如下有益效果：

本发明基于三级反相器单元构建出反相器链，不仅具备反相器的基本功能，还通过合理的电路设计，使得该反相器链屏蔽SET脉冲信号的能力突出，可以屏蔽任意方向电压跳变，保证输出节点o3仍能以正确的逻辑状态进行输出。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本发明背景技术中普通反相器链的结构图；

图2为本发明背景技术中2P-1N型源隔离技术反相器链的结构图；

图3为本发明背景技术中双输出反相器链的结构图；

图4为本发明实施例1提供的RHIC反相器链的结构图；

图5为图4的RHIC反相器链在未出现SEU时工作波形图；

图6为图4的RHIC反相器链在in为低电平时的内部电路状态图；

图7为图4的RHIC反相器链在in为高电平时的内部电路状态图；

图8为图4的RHIC反相器链在in为低电平时f5出现SEU的波形图；

图9为图4的RHIC反相器链在in为低电平时f6出现SEU的波形图；

图10为图4的RHIC反相器链在in为低电平时o2出现SEU的波形图；

图11为图4的RHIC反相器链在in为低电平时f7出现SEU的波形图；

图12为图4的RHIC反相器链在in为低电平时f8出现SEU的波形图；

图13为图4的RHIC反相器链在in为高电平时o2出现SEU的波形图；

图14为图4的RHIC反相器链在in为高电平时f6出现SEU的波形图；

图15为图4的RHIC反相器链在in为高电平时f7出现SEU的波形图；

图16为图4的RHIC反相器链在in为高电平时f8出现SEU的波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

实施例1

参看图4，为本发明实施例1提供的RHIC反相器链的结构图。RHIC反相器链包括三级反相器单元：反相器单元一、反相器单元二、反相器单元三。

图4的第1部分即为反相器单元一，包括5个PMOS管P1～P5、5个NMOS管N1～N5，用于提供内部节点f1、f2、f3、f4、o1。P1～P5、N1～N5均由输入信号in控制；反相器单元一将输入信号in输出到o1。其中，o1采用堆叠的3个PMOS管进行源隔离。

更具体的来说，P1的源极连接VDD，栅极连接in。P2的源极连接P1的漏极、并设置有内部节点f1，栅极连接P1的栅极。P3的源极连接P2的漏极、并设置有内部节点f2，栅极连接P2的栅极。P4的源极连接VDD，栅极连接in。P5的源极连接VDD，栅极连接in。N1的源极接地GND，栅极连接P3的栅极，漏极连接P3的漏极、并设置有内部节点o1。N1的源极接地GND，栅极连接P3的栅极，漏极连接P3的漏极。N2的源极接地GND，栅极连接in，漏极连接P3的漏极。N3的源极接地GND，栅极连接in，漏极连接P2的漏极。N4的栅极连接P4的栅极，漏极连接P4的漏极。N5的源极接地GND，栅极连接N4的栅极，漏极连接N4的漏极和P5的漏极、并设置有内部节点f4。

也就是说，f2的上拉管为P1、P2，下拉管为P3、N1、N2、N3，该六个晶体管的栅极都由in控制。f4的上拉管为P4、P5、N4，下拉管为N5，该四个晶体管的栅极都由in控制。o1的上拉管为P1、P2、P3(即o1被堆叠的P1、P2、P3进行源隔离)，下拉管为N1、N2，该五个晶体管的栅极都由in控制。

图4的第2部分即为反相器单元二，包括5个PMOS管P6～P10、5个NMOS管N6～N10，用于提供内部节点f5、f6、f7、f8、o2。P6、P7由f4控制，P8、P9、P10由f2控制，N6～N10由o1控制；反相器单元二将o1的信号输出到o2。其中，o2采用堆叠的3个PMOS管进行源隔离。

更具体的来说，P6的源极连接VDD，栅极连接f4。P7的源极连接P6的漏极、并设置有内部节点f5，栅极连接P6的栅极。P8的源极连接P7的漏极、并设置有内部节点f6，栅极连接f2。P9的源极连接VDD，栅极连接f2。P10的源极连接VDD，栅极连接f2。N6的源极接地GND，栅极连接o1，漏极连接P8的漏极、并设置有内部节点o2。N7的源极接地GND，栅极连接o1，漏极连接P8的漏极。N8的源极接地GND，栅极连接o1，漏极连接P7的漏极。N9的栅极连接o1，漏极连接P9的漏极。N10的源极接地GND，栅极连接o1，漏极连接N9的漏极和P10的漏极、并设置有内部节点f8。

也就是说，f6的上拉管为P6、P7，下拉管为P8、N6、N7、N8。P6和P7的栅极由f4控制，P8的栅极由f2控制，N6、N7、N8的栅极由o1控制。

f8的上拉管为P9、P10、N9，下拉管为N10。P9和P10的栅极由f2控制，N9和N10的栅极由o1控制。

o2的上拉管为P6、P7、P8(o2被堆叠的P6、P7、P8进行源隔离)，下拉管为N6、N7。P6和P7的栅极由f4控制，P8的栅极由f2控制，N6和N7的栅极由o1控制。

图4的第3部分即为反相器单元三，包括5个PMOS管P11～P15、5个NMOS管N11～N15，用于提供内部节点f9、f10、f11、f12和输出节点o3。P11、P12由f8控制，P13、P14、P15由f6控制，N11～N15由o2控制，反相器单元三将o2的信号输出到o3。其中，o3采用堆叠的3个PMOS管进行源隔离。

更具体的来说，P11的源极连接VDD，栅极连接f8。P12的源极连接P11的漏极、并设置有内部节点f9，栅极连接P11的栅极。P13的源极连接P12的漏极、并设置有内部节点f10，栅极连接f6。P14的源极连接VDD，栅极连接f6。P15的源极连接VDD，栅极连接f6。N11的源极接地GND，栅极连接o2，漏极连接P13的漏极、并设置有内部节点o3。N12的源极接地GND，栅极连接o2，漏极连接P13的漏极。N13的源极接地GND，栅极连接o2，漏极连接P12的漏极。N14的栅极连接o2，漏极连接P14的漏极。N15的源极接地GND，栅极连接o2，漏极连接N14的漏极和P15的漏极、并设置有内部节点f12。

f10的上拉管为P11、P12，下拉管为P13、N11、N12、N13。P11和P12的栅极由f8控制，P13的栅极由f6控制，N11、N12、N13的栅极由o2控制。

f12的上拉管为P14、P15、N14，下拉管为N15。P14和P15的栅极由f6控制，N14、N15的栅极由o2控制。

o3的上拉管为P11、P12和P13(o3被堆叠的P11、P12、P13进行源隔离)，下拉管为N11、N12。P11、P12的栅极由f8控制，P13的栅极由f6控制，N11和N12的栅极由o2控制。

本实施例1提供的RHIC反相器链，其晶体管的尺寸设计为：栅长均为140nm、栅宽均为65nm。

RHIC反相器链具有反相器的基本功能：即，若in为高电平，当f1～f12、o1～o3均未受到轰击时，o3输出低电平；若in为低电平，当f1～f12、o1～o3均未受到轰击时，o3输出高电平。

参看图5，为RHIC反相器链在未出现SEU时工作波形图，具体的：

(1.1)结合图6，图6为RHIC反相器链在in为低电平时的内部电路状态图。图6中，0表示低电平，1表示高电平。in为低电平，P1～P5开启，N1～N5关闭，VDD通过P1、P2、P3向f2、o1充电，VDD通过P5向f4充电；f2、o1、f4充电至高电平(此外，VDD通过P1对f1充电，VDD通过P4向f3充电，f1、f3也充电至高电平)；N6～N10开启，P6～P10关闭，o2通过N6向地GND放电，f6通过N8向地GND放电，f8通过N10向地GND放电，o2、f6、f8放电至低电平(此外，f5浮空，f7通过N9、N10向地GND放电至低电平)；P11～P15开启，N11～N15关闭，VDD通过P11、P12、P13向f10、o3充电，VDD通过P15向f12充电，f10、o3、f12充电至高电平(此外，VDD通过P11对f9充电，VDD通过P14对f11充电，f9、f11充电至高电平)。

(1.2)结合图7，图7为RHIC反相器链在in为高电平时的内部电路状态图。图7中，0表示低电平，1表示高电平。in为高电平，P1～P5关闭，N1～N5开启，o1通过N2向地GND放电，f2通过N3向地GND放电，f4通过N5向地GND放电，o1、f2、f4放电至低电平(此外，f1浮空，f3通过N4、N5向地GND放电至低电平)；N6～N10关闭，P6～P10开启，VDD通过P6、P7、P8向f6、o2充电，VDD通过P10向f8充电，f6、o2、f8充电至高电平(此外，VDD通过P6对f5充电，VDD通过P9对f7充电，f5、f7充电至高电平)；P11～P15关闭，N11～N15开启，o3通过N12向地GND放电，f10通过N13向地GND放电，f12通过N15向地GND放电，f10、o3、f12放电至低电平(此外，f9浮空，f11通过N14、N15向地GND放电至低电平)。

RHIC反相器链还具备抗SEU的能力，即屏蔽SET脉冲信号。

(2.1)in为低电平时，参考上面的说明，反相器单元一中，P1～P5开启，N1～N5关闭，f2、o1、f4、f1、f3充电至高电平；反相器单元二中，N6～N10开启，P6～P10关闭，o2、f6、f8、f7放电至低电平，f5电平不变；反相器单元三中，P11～P15开启，N11～N15关闭，f10、o3、f12、f9、f11充电至高电平。

若f1～f9、f11、f12、o1～o2中任一节点受到轰击，o3输出不受影响，还是高电平。

以反相器单元二为例进行抗SEU说明，对其进行了仿真验证，结果参看图8-图12。

参看图8，当f5受到辐射粒子轰击时，它的电位虽然发生跳变，但f5和反相器单元三没有联系，故并不会对o3产生影响。

参看图9，当f6受到辐射粒子轰击时，它的电位会产生正向跳变为高电平，使P13、P14、P15工作状态由导通变成关闭，但o3的下拉管N11和N12处于关闭状态，故o3保持高电平状态，且f6的下拉管N8是导通的，所以f6会逐渐恢复到低电平。

参看图10，当o2受到辐射粒子轰击时，它的电位会产生正向跳变，但由于o2的上拉管是P6、P7、P8串联，且每个PMOS管之间版图布局的时候用STI隔开，即运用了源隔离技术，会降低o2电压正向跳变幅值，使o2不会变成高电平。所以o3的下拉管N11和N12保持关闭状态，从而o3节点保持高电平状态。

参看图11，当f7受到辐射粒子轰击时，它的电位从低电位变成高电位，但f7和第三级反相器没有联系，故并不会对o3节点产生影响。且f7的下拉管N9和N10是导通的，所以f7的电压会逐渐从高电平恢复到低电平。

参看图12，当f8受到辐射粒子轰击时，它的电位从低电位变成高电位，P11和P12工作状态由导通变成关闭，但o3的下拉管N11和N12处于关闭状态，故o3保持高电平状态。且f8的下拉管N10是导通的，所以f8的电压会逐渐恢复到低电平。

类似的，位于反相器单元一、反相器单元三的其他节点，受到轰击也会基于上面类似的原理，不影响o3的输出。

需要说明的是，若f10受到辐射粒子轰击时，它的电位从高电位变成低电位，由于P13是导通的，o3会受到f10低电位的影响而导致输出错误。

(2.2)in为高电平时，参考上面的说明，反相器单元一中，P1～P5关闭，N1～N5开启，f2、o1、f4、f3放电至低电平，f1电平不变；反相器单元二中，N6～N10关闭，P6～P10开启，f6、o2、f8、f5、f7充电至高电平；反相器单元三中，P11～P15关闭，N11～N15开启，f10、o3、f12、f11放电至低电平，f9电平不变。

若f1～f12、o1～o2中任一节点受到轰击，o3输出不受影响，还是低电平。

先以反相器单元二为例进行抗SEU说明，对其进行了仿真验证，结果参看图13-图16。

当f5受到辐射粒子轰击时，它的电位虽然发生跳变，但f5和反相器单元三没有联系，故并不会对o3产生影响。

参看图13，当o2受到辐射粒子轰击时，它的电压信号会产生负向跳变，N11和N12工作状态由导通变成关闭，但由于o3的上拉管P11、P12、P13处于关闭状态，所以o3保持低电平状态。且o2的上拉管P6、P7、P8处于导通状态，所以o2会逐渐恢复到高电平。

参看图14，当f6受到辐射粒子轰击时，它的电压信号会产生负向跳变，P13、P14和P15工作状态会由关闭变成导通，但o3的上拉管P11和P12处于关闭状态，所以o3节点保持低电平状态。且f6的上拉管P6和P7处于导通状态，所以f6节点会逐渐恢复到高电平。

参看图15，当f7受到辐射粒子轰击时，它的电压信号会产生负向跳变，但f7和反相器单元三没有联系，故并不会对o3节点产生影响。并且f7的上拉管P9是导通的，所以f7节点的电压会逐渐恢复到高电平。

参看图16，当f8受到辐射粒子轰击时，它的电压信号会产生负向跳变，P11和P12工作状态会由关闭变成导通，但由于o3的上拉管P13处于关闭状态，所以o3保持低电平状态。且f8的上拉管P10处于导通状态，所以f8会逐渐恢复到高电平。

类似的，位于反相器单元一、反相器单元三的其他节点，受到轰击也会基于上面类似的原理，不影响o3的输出。

上述的仿真验证均是先利用TCAD软件搭建电路模型，再调用能量LET＝40.00MeV·cm2/mg对敏感晶体管进行粒子入射。结合上述的原理说明和仿真结果，可知，RHIC反相器链在出现SEU时，可以保证o3以正确的逻辑状态进行输出，从而屏蔽了错误的SET脉冲信号。

实施例2

本实施例2公开了一种屏蔽SET脉冲信号的反相器链模块，其采用实施例1的屏蔽SET脉冲信号的反相器链电路封装而成。封装成模块的模式，更易于上述屏蔽SET脉冲信号的反相器链电路的推广与应用。

屏蔽SET脉冲信号的反相器链模块的引脚包括4个引脚：第一引脚、第二引脚、第三引脚、第四引脚。

第一引脚用于连接输入信号in，具体的，第一引脚连接P1、P2、P3、P4、P5、N1、N2、N3、N4、N5的栅极；

第二引脚用于连接输出节点o3，具体的，第二引脚连接P13、N11、N12的漏极；

第三引脚用于连接VDD，具体的，第三引脚连接P1、P4、P5、P6、P9、P10、P11、P14、P15的源极；

第四引脚用于连接地GND，具体的，第四引脚连接N1、N2、N3、N5、N6、N7、N8、N10、N11、N12、N13、N15的源极。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种屏蔽SET脉冲信号的反相器链电路，其特征在于，包括：

反相器单元一，其包括5个PMOS管P1～P5、5个NMOS管N1～N5，用于提供内部节点f1、f2、f3、f4、o1；其中，f2的上拉管为P1、P2，下拉管为P3、N1、N2、N3；f4的上拉管为P4、P5、N4，下拉管为N5；o1的上拉管为P1、P2、P3，下拉管为N1、N2；P1～P5、N1～N5均由输入信号in控制；所述反相器单元一将输入信号in输出到o1；

反相器单元二，其包括5个PMOS管P6～P10、5个NMOS管N6～N10，用于提供内部节点f5、f6、f7、f8、o2；其中，f6的上拉管为P6、P7，下拉管为P8、N6、N7、N8；f8的上拉管为P9、P10、N9，下拉管为N10；o2的上拉管为P6、P7、P8，下拉管为N6、N7；P6、P7由f4控制，P8、P9、P10由f2控制，N6～N10由o1控制；所述反相器单元二将o1的信号输出到o2；

以及

反相器单元三，其包括5个PMOS管P11～P15、5个NMOS管N11～N15，用于提供内部节点f9、f10、f11、f12和输出节点o3；其中，f10的上拉管为P11、P12，下拉管为P13、N11、N12、N13；f12的上拉管为P14、P15、N14，下拉管为N15；o3的上拉管为P11、P12和P13，下拉管为N11、N12；P11、P12由f8控制，P13、P14、P15由f6控制，N11～N15由o2控制；所述反相器单元三将o2的信号输出到o3；

若in为低电平，当f1～f9、f11、f12、o1～o2中任一节点受到轰击，或f1～f12、o1～o3均未受到轰击，o3输出高电平；

若in为高电平，当f1～f12、o1～o2中任一节点受到轰击，或f1～f12、o1～o3均未受到轰击，o3输出低电平。

2.根据权利要求1所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，所述反相器单元一包括：

PMOS管P1，其源极连接VDD，栅极连接in；

PMOS管P2，其源极连接P1的漏极、并设置有内部节点f1，栅极连接P1的栅极；

PMOS管P3，其源极连接P2的漏极、并设置有内部节点f2，栅极连接P2的栅极；

PMOS管P4，其源极连接VDD，栅极连接in；

PMOS管P5，其源极连接VDD，栅极连接in；

NMOS管N1，其源极接地GND，栅极连接P3的栅极，漏极连接P3的漏极、并设置有内部节点o1；

NMOS管N2，其源极接地GND，栅极连接in，漏极连接P3的漏极；

NMOS管N3，其源极接地GND，栅极连接in，漏极连接P2的漏极；

NMOS管N4，其栅极连接P4的栅极，漏极连接P4的漏极；以及

NMOS管N5，其源极接地GND，栅极连接N4的栅极，漏极连接N4的漏极和P5的漏极、并设置有内部节点f4。

3.根据权利要求2所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，所述反相器单元二包括：

PMOS管P6，其源极连接VDD，栅极连接f4；

PMOS管P7，其源极连接P6的漏极、并设置有内部节点f5，栅极连接P6的栅极；

PMOS管P8，其源极连接P7的漏极、并设置有内部节点f6，栅极连接f2；

PMOS管P9，其源极连接VDD，栅极连接f2；

PMOS管P10，其源极连接VDD，栅极连接f2；

NMOS管N6，其源极接地GND，栅极连接o1，漏极连接P8的漏极、并设置有内部节点o2；

NMOS管N7，其源极接地GND，栅极连接o1，漏极连接P8的漏极；

NMOS管N8，其源极接地GND，栅极连接o1，漏极连接P7的漏极；

NMOS管N9，其栅极连接o1，漏极连接P9的漏极；以及

NMOS管N10，其源极接地GND，栅极连接o1，漏极连接N9的漏极和P10的漏极、并设置有内部节点f8。

4.根据权利要求3所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，所述反相器单元三包括：

PMOS管P11，其源极连接VDD，栅极连接f8；

PMOS管P12，其源极连接P11的漏极、并设置有内部节点f9，栅极连接P11的栅极；

PMOS管P13，其源极连接P12的漏极、并设置有内部节点f10，栅极连接f6；

PMOS管P14，其源极连接VDD，栅极连接f6；

PMOS管P15，其源极连接VDD，栅极连接f6；

NMOS管N11，其源极接地GND，栅极连接o2，漏极连接P13的漏极、并设置有内部节点o3；

NMOS管N12，其源极接地GND，栅极连接o2，漏极连接P13的漏极；

NMOS管N13，其源极接地GND，栅极连接o2，漏极连接P12的漏极；

NMOS管N14，其栅极连接o2，漏极连接P14的漏极；以及

NMOS管N15，其源极接地GND，栅极连接o2，漏极连接N14的漏极和P15的漏极、并设置有内部节点f12。

5.根据权利要求4所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，所有MOS管的栅长均为140nm、栅宽均为65nm。

6.根据权利要求4所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，当f1～f12、o1～o3均未受到轰击时，

in为低电平，P1～P5开启，N1～N5关闭，VDD通过P1、P2、P3向f2、o1充电，VDD通过P5向f4充电；f2、o1、f4充电至高电平；N6～N10开启，P6～P10关闭，o2通过N6向地GND放电，f6通过N8向地GND放电，f8通过N10向地GND放电，o2、f6、f8放电至低电平；P11～P15开启，N11～N15关闭，VDD通过P11、P12、P13向f10、o3充电，VDD通过P15向f12充电，f10、o3、f12充电至高电平。

7.根据权利要求4所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，当f1～f12、o1～o3均未受到轰击时，

in为高电平，P1～P5关闭，N1～N5开启，o1通过N2向地GND放电，f2通过N3向地GND放电，f4通过N5向地GND放电，o1、f2、f4放电至低电平；N6～N10关闭，P6～P10开启，VDD通过P6、P7、P8向f6、o2充电，VDD通过P10向f8充电，f6、o2、f8充电至高电平；P11～P15关闭，N11～N15开启，o3通过N12向地GND放电，f10通过N13向地GND放电，f12通过N15向地GND放电，f10、o3、f12放电至低电平。

8.根据权利要求4所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，若in为低电平，o3充电至高电平；当f1～f9、f11、f12、o1～o2中任一节点受到轰击，N11、N12保持关闭，o3保持为高电平。

9.根据权利要求4所述的屏蔽SET脉冲信号的反相器链电路，其特征在于，若in为高电平，o3放电至低电平；当f1～f12、o1～o2中任一节点受到轰击，P11～P13中至少一个是关闭的，o3保持为低电平。

10.一种屏蔽SET脉冲信号的反相器链模块，其特征在于，采用如权利要求1-9任一所述的屏蔽SET脉冲信号的反相器链电路封装而成。