CN102394635A - 冗余soi电路单元 - Google Patents

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胡剑浩
周婉婷
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Abstract

本发明针对现有的航空专用集成电路中不能同时抑制SET效应和SEU效应的问题，公开了若干种冗余SOI电路单元，包括部分冗余电路单元和全冗余电路单元，涉及反相器、与非门、或非门等。本发明的电路单元通过复制电路中的NMOS逻辑网络或者同时复制电路中的NMOS逻辑网络和PMOS逻辑网络，达到部分冗余或全冗余的效果，采用本发明的基本电路单元构建的时序逻辑电路可以同时抑制单粒子瞬时脉冲效应和单粒子翻转效应。

Description

冗余SOI电路单元
技术领域
本发明属于微电子集成电路设计领域，如航空电子的中的抗辐照加固技术，特别涉及航空专用集成电路基本电路单元的设计。
背景技术
太空中的高能离子包括重粒子、质子、α粒子、中子等，它们能导致半导体器件发生单粒子效应，严重影响到航天器的可靠性和寿命。单粒子效应是指辐射中的高能带电离子在穿过电子器件敏感区时，能量沉积，产生大量的电子-空穴对，并在漂移过程中分别被N区和P区所收集，从而产生瞬时脉冲，使器件敏感节点的逻辑状态受到影响的现象。其中，造成器件节点产生电平错误翻转的单粒子效应(single event effect，SEE)称为软错误。
单粒子效应是诱发航天设备发生异常的主要辐射效应之一，随着电子设备集成度的不断提高和特征尺寸的不断缩小，供给电压越来越低，临界电荷越来越小，导致单粒子效应也越来越容易发生。如何解决航空电子器件中的单粒子翻转问题，成为现在航空电子器件设计中一个关键问题。
按照瞬时脉冲的产生位置以及影响，单粒子效应可分为很多种，在集成电路中发生频率最高的是单粒子瞬时脉冲效应(single event transient，SET)和单粒子翻转效应(single eventupset，SEU)。瞬时脉冲在组合逻辑路径上产生并被传播，称为SET，SET导致的错误逻辑状态被锁存器存储，发生电平翻转，称为SEU，直接发生在存储器件内部的错误逻辑状态翻转也称为SEU。
互补MOS(CMOS)采用两种类型的金属氧化物半导体场效应晶体管(metal-oxide-semiconductor-filed-effect transistor，MOSFET)来构建电路。一种称为N沟道MOSFET，它以带负电荷的电子作为载流子，另一种晶体管称为P沟道MOSFET，它以正电荷为载流子。CMOS逻辑电路基于用晶体管的互补对作为开关。一个互补对由一个NMOS管和一个PMOS管组成，它们的栅极连在一起。CMOS由NMOS逻辑网络和与之对应的PMOS逻辑网络组成。图1(a)是一个CMOS的反相器，其中11为PMOS管，12为NMOS管。当A＝0，Y＝1时，反偏PN结在高能离子的辐照下，产生衬底电流从而产生SET，其等效电路如图1(b)所示，其中120为等效的PN结。当高能离子入射到一个反偏的PN结耗尽区及其以下体硅区域时，沿着粒子入射途径，硅被电离，产生电子-空穴对的等离子体，它的浓度比衬底掺杂浓度要高几个数量级，该等离子体被周围的耗尽区中和，造成耗尽区电场的等势面变形，该变形区会产生很强的电场，使沿着入射途径产生的电子-空穴对发生分离，在体硅器件中，空穴被移向衬底，形成衬底电流，电子则在电场作用下被正电极收集。随着等离子体浓度的降低，PN结耗尽区又开始形成。当被正电极收集的电子数量增加到一定程度时，可能会使器件所在的电路节点发生逻辑翻转，从而导致SET，或者是SEU。
现在对于航空器件的中SET和SEU，都是采用分开抑制的方法，而且对于单粒子引起的SET效应还没有很好的方法加以抑制和消除。对于组合逻辑单元产生的SET效应，一般采用短脉冲滤波的方法来抑制(参考文献：A.Balasubramanian，B.L. Bhuva，J.D.Black，L. W.Massengill，“RHBD Techniques for Mitigating Effects of Single-Event Hits UsingGuard-Gates”，IEEE Trans.Nucl.Sci，vol.52，no.6，Dec.2005，2531-2535)，但是会引入很大的时序延迟；对于时序逻辑单元的SEU效应，一般采用三模冗余(Triple Modular Redundancy，TMR)(参考文献：J.Von Neumann，“Probabilistic logics and synthesis of reliable organismsfrom unreliable components，”in Automata Studies，C.Shannon and J.McCarthy，Eds.Princeton，NJ：Prinction Univ.Press，1956，43-98)或者双互锁单元(Dual Interlocked Storage Cell，DICE)(参考文献：T.Calin，M.Nicolaidis，and R.Velazco，“Upset hardened memory design forsubmicron CMOS technology，”IEEE Trans.Nucl.Sci.，vol.43，no.6，2874-2878，Dec.1996.)来实现，但是会引入很大的面积开销。但是无论哪种方法都没有办法同时抑制SET效应和SEU效应。
发明内容
本发明的目的是为了解决现有的航空专用集成电路中不能同时抑制SET效应和SEU效应的问题，提出了若干种冗余SOI电路单元。
具体技术方案如下：
作为解决上述问题的第1发明，如图2(a)所示，一种部分冗余SOI反相器，包括PMOS管21和NMOS管22、23，其中，PMOS管21的源极接外部电源；NMOS管23的源极接地；PMOS管21的栅极、NMOS管22的栅极与NMOS管23的栅极连接在一起，作为所述反相器的输入端；NMOS管23的漏极与NMOS管22的源极相连；NMOS管22的漏极与PMOS管21的漏极相连，作为所述反相器的输出端。
作为解决上述问题的第2发明，如图2(b)所示，一种全冗余SOI反相器，包括PMOS管31、32和NMOS管33、34，其中，PMOS管31的源极接外部电源；NMOS管34的源极接地；PMOS管31的栅极、PMOS管32的栅极、NMOS管33的栅极和NMOS管34的栅极连接在一起，作为所述反相器的输入端；PMOS管31的漏极与PMOS管32的源极相连；PMOS管32的漏极与NMOS管33的漏极相连，作为所述反相器的输出端；NMOS管33的源极与NMOS管34的漏极相连。
作为解决上述问题的第3发明，如图6所示，一种部分冗余SOI与非门，包括PMOS管41、42和NMOS管43、44、45、46，其中，PMOS管41的源极和PMOS管42的源极分别接外部电源；NMOS管46的源极接地；PMOS管41的栅极、NMOS管43的栅极和NMOS管44的栅极连接在一起，作为所述与非门的第一输入端；PMOS管42的栅极、NMOS管45的栅极和NMOS管46的栅极连接在一起，作为所述与非门的第二输入端；PMOS管41的漏极、PMOS管42的漏极、NMOS管43的漏极连接在一起，作为所述与非门的输出端；NMOS管43的源极与NMOS管44的漏极相连；NMOS管44的源极与NMOS管45的漏极相连；NMOS管45的源极与NMOS管46的漏极相连。
作为解决上述问题的第4发明，如图7所示，一种全冗余SOI与非门，包括PMOS管51、52、53、54和NMOS管55、56、57、58，其中，PMOS管51的源极和PMOS管53的源极分别接外部电源；NMOS管58的源极接地；PMOS管51的栅极、PMOS管52的栅极、NMOS管55的栅极和NMOS管56的栅极连接在一起，作为所述与非门的第一输入端；PMOS管53的栅极、PMOS管54的栅极、NMOS管57的栅极和NMOS管58的栅极连接在一起，作为所述与非门的第二输入端；PMOS管52的漏极、PMOS管54的漏极、NMOS管55的漏极连接在一起，作为所述与非门的输出端；PMOS管51的漏极与PMOS管52的源极相连；PMOS管53的漏极与PMOS管54的源极相连；NMOS管55的源极与NMOS管56的漏极相连；NMOS管56的源极与NMOS管57的漏极相连；NMOS管57的源极与NMOS管58的漏极相连。
作为解决上述问题的第5发明，如图8所示，一种部分冗余SOI或非门，包括PMOS管61、62和NMOS管63、64、65、66，其中，PMOS管61的源极接外部电源；NMOS管64和NMOS管66的源极分别接地；PMOS管61的栅极、NMOS管63的栅极和NMOS管64的栅极连接在一起，作为所述或非门的第一输入端；PMOS管62的栅极、NMOS管65的栅极和NMOS管66的栅极连接在一起，作为所述或非门的第二输入端；PMOS管62的漏极、NMOS管63的漏极、NMOS管65的漏极连接在一起，作为所述或非门的输出端；PMOS管61的漏极与PMOS管62的源极相连；NMOS管63的源极与NMOS管64的漏极相连；NMOS管65的源极与NMOS管66的漏极相连。
作为解决上述问题的第6发明，如图9所示，一种全冗余SOI或非门，包括PMOS管71、72、73、74和NMOS管75、76、77、78，其中，PMOS管71的源极接外部电源；NMOS管76和NMOS管78的源极分别接地；PMOS管71的栅极、PMOS管72的栅极、NMOS管75的栅极和NMOS管76的栅极连接在一起，作为所述或非门的第一输入端；PMOS管73的栅极、PMOS管74的栅极、NMOS管77的栅极和NMOS管78的栅极连接在一起，作为所述或非门的第二输入端；PMOS管74的漏极、NMOS管75的漏极、NMOS管77的漏极连接在一起，作为所述或非门的输出端；PMOS管71的漏极与PMOS管72的源极相连；PMOS管72的漏极与PMOS管73的源极相连；PMOS管73的漏极与PMOS管74的源极相连；NMOS管75的源极与NMOS管76的漏极相连；NMOS管77的源极与NMOS管78的漏极相连。
本发明的有益效果：本发明结合SOI(Silicon-On-Insulator，绝缘体上硅)工艺的特点，在保证PMOS和NMOS管的源极和基极相连接情况下，提出了一种新的电路结构，包括部分冗余电路单元和全冗余电路单元，涉及反相器、与非门、或非门等组合逻辑单元和锁存器、寄存器、SRAM等时序逻辑单元。本发明的电路单元通过复制电路中的NMOS逻辑网络或者同时复制电路中的NMOS逻辑网络和PMOS逻辑网络，达到部分冗余或全冗余的效果，采用本发明的基本电路单元构建的时序逻辑电路可以同时抑制单粒子瞬时脉冲效应和单粒子翻转效应。
附图说明
图1为现有的CMOS反相器电路示意图。
图2为本发明的PRSOI反相器和FRSOI反相器电路示意图。
图3为本发明的FRSOI反相器和FRSOI反相器等效电路示意图。
图4为本发明的FRSOI反相器和FRSOI反相器等效电路示意图(1)。
图5为本发明的FRSOI反相器和FRSOI反相器等效电路示意图(2)。
图6为本发明的PRSOI与非门电路示意图。
图7为本发明的FRSOI与非门电路示意图。
图8为本发明的PRSOI或非门电路示意图。
图9为本发明的FRSOI或非门电路示意图。
图10为本发明的采用PRSOI结构的D触发器单元电路示意图。
图11为本发明的采用FRSOI结构的D触发器单元电路示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的阐述。
本发明结合SOI(Silicon-On-Insulator)工艺的特点，在保证PMOS和NMOS管的源极和基极相连接情况下，提出了一种新的电路结构，采用本发明的电路结构，可以更有效的抑制单粒子瞬时脉冲效应(SET)和单粒子翻转效应(SEU)。
本发明包括两种电路结构：部分冗余SOI电路结构(Partially RedundantSilicon-On-Insulator，简称PRSOI)和全冗余SOI电路结构(Fully RedundantSilicon-On-Insulator，简称FRSOI)。
所谓部分冗余SOI电路结构就是在电路的结构中加入冗余的NMOS逻辑网络。PRSOI反相器电路如图2(a)所示。图2(a)中的PRSOI反相器电路在原来的CMOS电路结构上加入了冗余的NMOS逻辑网络，其中21是PMOS管，22和23是NMOS管，23是加入的冗余的NMOS管。当输入A＝0，输出Y＝1时，辐照环境下的等效电路如图3(b)所示，其中21是PMOS管，220和230为PRSOI反相器电路中的NMOS管22和23等效的PN结。由电路结构可知，两个反偏的PN结串连，只有当两个PN结都反向导通时才能产生导通电流，从而产生SET效应。这种采用两个反偏的PN结串连的电路结构比一个反偏的PN结结构来说，大大提高了电路的抗单粒子能力。
所谓全冗余SOI电路结构就是在电路的结构中加入冗余的NMOS逻辑网络和PMOS逻辑网络。FRSOI反相器如图2(b)所示。图2(b)中的FRSOI反相器在原来的CMOS电路的结构上加入了冗余的NMOS逻辑网络和PMOS逻辑网络，其中31和32是PMOS管，33和34是NMOS管，31是加入的冗余的PMOS管，34是加入的冗余的NMOS管。当输入A＝0，输出Y＝1时，辐照环境下的等效电路如图4(b)所示，其中31和32是PMOS管，330和340为FRSOI反相器电路中的NMOS管33和34等效的PN结。当输入A＝1，输出Y＝0时，辐照环境下的等效电路如图5(b)所示，其中310和320是FRSOI反相器电路中的PMOS管等效的反偏的PN结，33和34为NMOS管。由电路结构可知，两个反偏的PN结串连，只有当两个PN结都反向导通时才能产生导通电流，从而产生SET效应。这种采用两个反偏的PN结串连的电路结构比一个反偏的PN结结构来说，大大提高了电路的抗单粒子能力。
本发明的原理：在一般CMOS的电路中，所有NMOS的基极接VSS(地)，所有PMOS的基极接VDD(电源)，使得该CMOS电路在辐射条件下的等效电路只有一个反偏PN结，这样当高能粒子入射到一个反偏的PN结耗尽区及其以下体硅区域时，很容易产生衬底电流，从而产生SET效应或SEU效应。为此本发明结合SOI工艺的特点，在保证PMOS和NMOS管的源极和基极相连接情况下，提出了采用冗余网络的方法解决这个问题。以反相器电路来说明：对于PRSOI结构，当输入A＝0，Y＝1时，辐射环境下的等效电路中有两个反偏的PN结串连；对于FRSOI结构，当输入A＝0，Y＝1时，辐射环境下的等效电路中有两个反偏的PN结串连，当输入A＝1，Y＝0时，辐射环境下的等效电路中有两个反偏的PN结串连。从根本说采用PRSOI结构或者FRSOI结构，都可以减少辐射产生的瞬时脉冲的幅度和宽度，这对于抑制SET效应和SEU效应可以起到同样的效果。
结论：从上面的理论分析可知，本发明不仅可以对抗组合逻辑引起的SET效应，而且对于时序器件中的SEU效应也有同样的抑制效果。
本发明涉及的库单元包括组合逻辑单元和时序逻辑单元两部分组成。
组合逻辑单元包括反相器、与非门、或非门，和由这些基本电路组合构成的复合门。PRSOI反相器电路如图2(a)所示，其中21是PMOS管，22和23是NMOS管，23是加入的冗余的NMOS管。FRSOI反相器如图2(b)所示，其中31和32是PMOS管，33和34是NMOS管，31是加入的冗余的PMOS管，34是加入的冗余的NMOS管。
PRSOI的与非门电路如图6所示，其中PRSOI电路中的41、42是PMOS管，43、44、45、46是NMOS管，44和46是加入的冗余NMOS管；FRSOI的与非门电路如图7所示，其中FRSOI电路中的51、52、53、54是PMOS管，55、56、57、58是NMOS管，51和53是加入的冗余PMOS管，56和58是加入的冗余NMOS管。
PRSOI的或非门电路如图8所示，其中PRSOI电路中的61、62是PMOS管，63、64、65、66是NMOS管，64和66是加入的冗余NMOS管。FRSOI的或非门电路如图9所示，其中FRSOI电路中的71、72、73、74是PMOS管，75、76、77、78是NMOS管，71和73是加入的冗余PMOS管，76和78是加入的冗余NMOS管。
时序逻辑单元，包括锁存器、触发器和SRAM单元。对于时序逻辑单元的设计，对于该单元中用到的所有标准逻辑门电路采用相应的PRSOI或FRSOI结构的标准逻辑门电路单元来替代。下面以D触发器的设计为例进行说明。
采用PRSOI设计的D触发器单元如图10所示，其中81、83、87、88为传输门，82、84、85、86为PRSOI的反相器。
采用FRSOI设计的D触发器单元如图11所示，其中91、93、97、98为传输门，92、94、95、96为FRSOI的反相器。
采用本发明设计的PRSOI或FRSOI的组合逻辑单元和时序逻辑单元可以同时抑制SET效应和SEU效应。
本发明的主要创新是在电路结构级提出了一种新的电路结构。这种电路结构，需要采用建库技术，进行基于PRSOI结构或者FRSOI结构的库单元的设计，包括组合逻辑库单元和时序逻辑单元的设计，利用基于PRSOI结构或者FRSOI结构设计完成的库单元采用通用的SOI工艺和设计流程进行集成电路的设计。
计算机仿真表明，采用本发明公布的冗余SOI电路单元，相对于现有的设计加固技术相比，有更好的抗单粒子效应的能力。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (6)

1.一种部分冗余SOI反相器，包括PMOS管(21)和NMOS管(22、23)，其中，PMOS管(21)的源极接外部电源；NMOS管(23)的源极接地；PMOS管(21)的栅极、NMOS管(22)的栅极与NMOS管(23)的栅极连接在一起，作为所述反相器的输入端；NMOS管(23)的漏极与NMOS管(22)的源极相连；NMOS管(22)的漏极与PMOS管(21)的漏极相连，作为所述反相器的输出端。
2.一种全冗余SOI反相器，包括PMOS管(31、32)和NMOS管(33、34)，其中，PMOS管(31)的源极接外部电源；NMOS管(34)的源极接地；PMOS管(31)的栅极、PMOS管(32)的栅极、NMOS管(33)的栅极和NMOS管(34)的栅极连接在一起，作为所述反相器的输入端；PMOS管(31)的漏极与PMOS管(32)的源极相连；PMOS管(32)的漏极与NMOS管(33)的漏极相连，作为所述反相器的输出端；NMOS管(33)的源极与NMOS管(34)的漏极相连。
3.一种部分冗余SOI与非门，包括PMOS管(41、42)和NMOS管(43、44、45、46)，其中，PMOS管(41)的源极和PMOS管(42)的源极分别接外部电源；NMOS管(46)的源极接地；PMOS管(41)的栅极、NMOS管(43)的栅极和NMOS管(44)的栅极连接在一起，作为所述与非门的第一输入端；PMOS管(42)的栅极、NMOS管(45)的栅极和NMOS管(46)的栅极连接在一起，作为所述与非门的第二输入端；PMOS管(41)的漏极、PMOS管(42)的漏极、NMOS管(43)的漏极连接在一起，作为所述与非门的输出端；NMOS管(43)的源极与NMOS管(44)的漏极相连；NMOS管(44)的源极与NMOS管(45)的漏极相连；NMOS管(45)的源极与NMOS管(46)的漏极相连。
4.一种全冗余SOI与非门，包括PMOS管(51、52、53、54)和NMOS管(55、56、57、58)，其中，PMOS管(51)的源极和PMOS管(53)的源极分别接外部电源；NMOS管(58)的源极接地；PMOS管(51)的栅极、PMOS管(52)的栅极、NMOS管(55)的栅极和NMOS管(56)的栅极连接在一起，作为所述与非门的第一输入端；PMOS管(53)的栅极、PMOS管(54)的栅极、NMOS管(57)的栅极和NMOS管(58)的栅极连接在一起，作为所述与非门的第二输入端；PMOS管(52)的漏极、PMOS管(54)的漏极、NMOS管(55)的漏极连接在一起，作为所述与非门的输出端；PMOS管(51)的漏极与PMOS管(52)的源极相连；PMOS管(53)的漏极与PMOS管(54)的源极相连；NMOS管(55)的源极与NMOS管(56)的漏极相连；NMOS管(56)的源极与NMOS管(57)的漏极相连；NMOS管(57)的源极与NMOS管(58)的漏极相连。
5.一种部分冗余SOI或非门，包括PMOS管(61、62)和NMOS管(63、64、65、66)，其中，PMOS管(61)的源极接外部电源；NMOS管(64)和NMOS管(66)的源极分别接地；PMOS管(61)的栅极、NMOS管(63)的栅极和NMOS管(64)的栅极连接在一起，作为所述或非门的第一输入端；PMOS管(62)的栅极、NMOS管(65)的栅极和NMOS管(66)的栅极连接在一起，作为所述或非门的第二输入端；PMOS管(62)的漏极、NMOS管(63)的漏极、NMOS管(65)的漏极连接在一起，作为所述或非门的输出端；PMOS管(61)的漏极与PMOS管(62)的源极相连；NMOS管(63)的源极与NMOS管(64)的漏极相连；NMOS管(65)的源极与NMOS管(66)的漏极相连。
6.一种全冗余SOI或非门，包括PMOS管(71、72、73、74)和NMOS管(75、76、77、78)，其中，PMOS管(71)的源极接外部电源；NMOS管(76)和NMOS管(78)的源极分别接地；PMOS管(71)的栅极、PMOS管(72)的栅极、NMOS管(75)的栅极和NMOS管(76)的栅极连接在一起，作为所述或非门的第一输入端；PMOS管(73)的栅极、PMOS管(74)的栅极、NMOS管(77)的栅极和NMOS管(78)的栅极连接在一起，作为所述或非门的第二输入端；PMOS管(74)的漏极、NMOS管(75)的漏极、NMOS管(77)的漏极连接在一起，作为所述或非门的输出端；PMOS管(71)的漏极与PMOS管(72)的源极相连；PMOS管(72)的漏极与PMOS管(73)的源极相连；PMOS管(73)的漏极与PMOS管(74)的源极相连；NMOS管(75)的源极与NMOS管(76)的漏极相连；NMOS管(77)的源极与NMOS管(78)的漏极相连。
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