JP6681194B2 - 改善された放射線特性を有する集積回路 - Google Patents

改善された放射線特性を有する集積回路 Download PDF

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Description

発明の分野
実施の形態は、概して集積回路に関し、特に、改善された放射線耐性を有する集積回路と、集積回路を形成する方法とに関する。
発明の背景
集積回路は、電子機器の重要な素子である。しかしながら、集積回路の動作は、放射線の衝撃によって影響を受け得る。集積回路の回路素子の寸法が小さくなるにつれて、集積回路に記憶されるデータは、しばしばシングルイベントアップセット（ＳＥＵ）衝撃と呼ばれる、放射線の衝撃によって破壊される可能性があり得る。そのような放射線の衝撃は、メモリ素子に記憶されたデータを変化または「ひっくり返す」ことがあり得る。破壊されたデータは、集積回路の性能に影響を与え得る。いくつかの例において、破壊されたデータは、正しいデータがメモリに再記憶されるまで、集積回路を使用不可能とする可能性がある。メモリ全体を再ロードする必要なしにデータエラーを検出して訂正するための技術が存在するが、そのような技術は大きな制限を有する。
放射線の衝撃は、集積回路のある領域において電荷密度を変更し得る少数キャリアを生成する。ＳＥＵ衝撃の間に生成される少数キャリアを吸収するための従来の技術は、高い再結合レートを有する「埋込層」に依存する。しかしながら実験では、この層が逆の結果をもたらすことが示されている。すなわち、高ドープの埋込Ｐ＋層が、ｐ基板における電子のような少数キャリアまたは電荷を除くほどＳＥＵレートが増大する。したがって、ＳＥＵ衝撃の影響を解決する従来の方法は、データの望ましくない消失を防ぐことができなかった。
改善された放射線耐性を有する集積回路が記述される。集積回路は、基板と、基板に形成されて、メモリセルの複数のＮ型トランジスタを有するＰウェルと、基板に形成されて、メモリセルの複数のＰ型トランジスタを有するＮウェルとを備える。Ｎウェルは、Ｐ型トランジスタを収容するための最小の寸法を有する。
代わりの実施形態に従うと、改善された放射線耐性を有する集積回路は、基板と、基板に形成されて、複数の冗長ノードを有するメモリセルの複数のＮ型トランジスタを有するＰウェルと、基板に形成されて、メモリセルの複数のＰ型トランジスタを有するＮウェルとを備える。第１の対のノードに関連する複数のＮ型トランジスタは、第２の対の冗長ノードに関連するＮ型トランジスタによって分離される。
改善された放射線耐性を形成する方法は、基板を準備することと、基板にＰウェルを形成することとを備え、Ｐウェルは、メモリセルの複数のＮ型トランジスタを有し、方法はさらに、基板にＮウェルを形成することを備え、Ｎウェルは、メモリセルの複数のＰ型トランジスタを有し、第１の対の冗長ノードに関連する複数のＮ型トランジスタは、第２の対の冗長ノードに関連するＮ型トランジスタによって分離される。
集積回路の断面図である。 ６トランジスタメモリセルの回路図である。 ８トランジスタメモリセルの回路図である。 縮小されたサイズのＮウェルを有する図２の回路の平面図である。 縮小されたサイズのＮウェルとＰタップとを有する図２の回路の平面図である。 図５の集積回路の断面図である。 １２Ｔメモリ素子の回路図である。 縮小されたサイズのＮウェルを有する図７の回路の平面図である。 改善された放射線耐性を与える所定の配置のトランジスタを有する図７の回路の平面図である。 図９の配置に従うとともに縮小されたサイズのＮウェルをさらに有する図７の回路の平面図である。 図１０の配置に従うとともに縮小されたサイズのＮウェルをさらに有する図７の回路の平面図である。 図１１の配置に従うとともにＮウェル中の所定の配置のＰ型トランジスタをさらに有する図７の回路の平面図である。 メモリアレイ中のｐタップを示す集積回路の平面図である。 代替的な配置に従うメモリアレイにおけるｐタップを示す集積回路の平面図である。 図６のメモリアレイのメモリセルの形成を示す、一連の断面図である。 図６のメモリアレイのメモリセルの形成を示す、一連の断面図である。 図６のメモリアレイのメモリセルの形成を示す、一連の断面図である。 図６のメモリアレイのメモリセルの形成を示す、一連の断面図である。 プログラム可能なリソースを有する素子をプログラムするためのシステムのブロック図である。 図２から図１５までの回路を実現し得る、プログラム可能なリソースを有する素子のブロック図である。 図１７の素子の、構成可能なロジック素子のブロック図である。 集積回路を実現する方法を示すフローチャートである。 集積回路を形成する方法を示すフローチャートである。
図面の詳細な説明
まず図１に戻り、集積回路の断面図が示される。図１の集積回路は、ｐ型ウェハ１０２と、ｐエピタキシャル（ｐエピ）層１０４とを含む。ｐウェル１０６と、ｎウェル１０８とは、ｐエピタキシャル層１０４に形成される。トランジスタ素子は、ｐウェル１０６と、ｎウェル１０８とに形成される。特に、示されるように、ｐウェル１０６内の第１のトランジスタは、ソース領域１１０と、ドレイン領域１１２と、ゲート１１４とを含む。ｎウェル１０８内の第２のトランジスタは、ソース領域１１６と、ドレイン領域１１８と、ゲート１２０とを有する。図１のトランジスタは、例示のために示されているとともに、たとえばメモリセルにおいて用いられ得る。しかしながら、以下においてより詳細に説明されるように、望まない少数電荷がメモリ素子の記憶状態を変化させるのを防ぐために、さまざまな改善例が集積回路として形成され得る。
半導体素子における放射線の衝撃は、ある電荷（領域にとっての多数の電荷）を有する領域に、望まない少数の電荷をもたらし得る。そのような放射線の衝撃は、メモリ装置の記憶素子に影響を与え得る。メモリ装置のデータにおける望まない変化は、一般的にシングルイベントアップセット（ＳＥＵ）と呼ばれる。相補型金属酸化膜半導体（ＣＭＯＳ）スタティックランダムアクセスメモリ（ＳＲＡＭ）におけるＳＥＵは、２つの要因によって生じ得る。すなわち、ＮＭＯＳ素子（オフしている）の「ｎ＋」ドレインにおける高電位から低電位への放電、および、ＰＭＯＳ（オフしている）の「ｐ＋」ドレインにおける０ポテンシャルからより高い電位への充電である。ｎウェルに近接したＳＲＡＭメモリのＳＥＵのレートは、ｎウェル境界において起こる、電荷の光起電性の分離によるものである。電荷のこの分離は、ｐウェルにおける電位の上昇と、ｎウェルにおける電位の低下とをもたらす。これは、ｎウェルとｐウェルとの両方においてすべてのｐ−ｎ接合に順バイアスを与える。この結果、接地に近い電位を有するノード（すなわち論理「０」ノード）が充電されて、高電位を有するノード（すなわち論理「１」ノード）を有するノードは、その電位を放電する。ＳＲＡＭの記憶接合における同時の変化は、同時に記憶状態の反転を起こし得る。
地球環境における放射線衝撃によるデータの反転を解決するための従来のアプローチは、ソフトエラー防止よりもむしろソフトエラー訂正に向けられてきた。ソフトエラー訂正は、一般には、誤り訂正コード（ＥＣＣ）および／または巡回冗長チェック（ＣＲＣ）チェックを用いて実現されてきた。ソフトエラー防止は、大抵、宇宙用途においてのみ懸念があった。しかしながら、ソフトエラー防止は、現在トランジスタの密度が増加するために商業的目的にとって大幅に重要となってきている。メモリ装置の世代毎にチップ内のメモリセルの数が増加して記憶用コンデンサの容量が減少するにつれて、データの反転は、半導体産業においてより重要な懸念となってきている。また、ソフトエラー訂正技術に関連したレイテンシは、メモリ素子を用いる多くの人にとっては受入れられないものである。したがって、以下に述べる６トランジスタ（６Ｔ）および１２トランジスタ（１２Ｔ）ＳＲＡＭの新しいレイアウトが、領域の効率を最大にもしながら、改善された放射線耐性を有する。
さまざまな実施の形態が、単独でまたは組合せで用いることができる異なる技術を使用することによって放射線耐性を改善する。１つの技術によれば、ｐ型トランジスタを有するＮウェルのサイズが最小化される。たとえば、図１に示されるようなＮウェルにおける放射線衝撃はＳＲＡＭセルのノードに記憶されたデータに最大の衝撃をもたらし得るので、Ｎウェルのサイズを縮小することは放射線障害を改善し得る。装置にとっての製造プロセスおよび製造の制約に従って、Ｎウェル内の素子を最小の可能な寸法に形成することによって、Ｎウェルのサイズは縮小され得る。さらに、Ｎウェルによって規定される領域内にあることを必要としない素子は、Ｎウェルの外部に移すことができる。たとえば、６Ｔセルにおいて、電源（たとえばＶｄｄトレース）は、Ｎウェル上に形成されてもよいが、Ｐウェル領域上の位置に移されてもよい。ＶｄｄトレースをＮウェル領域の外に移すことは、より小さいＮウェル領域を可能にするであろう。さらに、１２ＴセルにおいてＮウェルの両側におけるトランジスタのための共通のワード線（ＷＬ）コンタクトを与えるよりもむしろ、Ｎウェルの各々の側のワード線コンタクトを分離することは、改善された放射線耐性を有するＳＲＡＭセルと、縮小されたサイズを有するＮウェルとをもたらす。Ｎウェルの各々の側における別々のワード線コンタクトの使用は、メモリセルの全体のサイズを増加させ得るが、そのような増加は改善された放射線耐性の利益をもたらす。
もう一つの改善は、Ｎウェルの外部のＳＲＡＭセルのＰ型部において、接地に結合された１以上のＰタップを使用することである。ｎウェルの近くにＰタップを配置することは、電荷を保存するノードに少数キャリアが影響を与えることを防ぐことに役立つ。より特定的には、たとえばメモリにおけるＮウェルの一方または両方の側にｐタップを配置することは、光起電力基板バイアスを大幅に減少して、従来のメモリ素子に比べてデータの反転を減少させる。反転の割合は、電離飛跡（ionization track）がｎウェル境界を交差するかどうかに強く依存する。ｐタップの使用は、放射線衝撃の結果として生成される少数キャリアの効果を大幅に減少させるが、それは図６を参照してより詳細に説明されるであろう。
１２Ｔ ＳＲＡＭセルにおけるさらなる改善は、装置のシリコン中のトランジスタの選択的な配置であるが、それは図８から図１１を参照してより詳細に説明されるであろう。放射線衝撃の結果としてのデータの変更のさまざまな例が説明されるが、以下に説明されるさまざまな方法および回路は、あらゆる理由によって、所与の領域における少数キャリアの増加によってもたらされる、データの変更を防ぐのに役立つであろうということが理解されるべきである。
図２に戻り、メモリ素子の回路図が示される。メモリセルは、インバータを含み、インバータはｐチャネルトランジスタ２０２を有し、ｐチャネルトランジスタ２０２は、Ｖｄｄのような基準電源電圧に結合されたソースと、第１のノード「Ｑ」においてｎチャネルトランジスタ２０４のドレインに結合されたドレインとを有し、ｎチャネルトランジスタ２０４のソースは、接地電位（Ｖｓｓ）に結合される。メモリセルは、第２のインバータを含み、第２のインバータはｐチャネルトランジスタ２０６を有し、ｐチャネルトランジスタ２０６は、基準電圧に結合されたソースと、第２のノード「Ｑ＿ｂ」においてｎチャネルトランジスタ２０８のドレインに結合されるドレインとを有し、ｎチャネルトランジスタ２０８のソースは、また、接地に結合される。第１のノード「Ｑ」は、ｎチャネルトランジスタ２１０によって制御され、ｎチャネルトランジスタ２１０は、そのゲートに反転ワード線（ＷＬ＿ｂａｒ）信号を受けるように結合され、そのゲートは、第１のノードにおけるビット線（ＢＬ）における入力データの入力を制御する。第２のノード「Ｑ−ｂａｒ」は、別のｎチャネルトランジスタ２１２によって制御され、ｎチャネルトランジスタ２１２は、ゲートに反転ワード線信号を受取るように結合され、ゲートは第２のノードＱ＿ｂにおいて反転入力データを受取ることを制御する。図２のメモリセルは、例示のために示されているが、他のメモリセルも用いることができる。
図６の実施の形態は「６Ｔセル」を表わす一方、図３のメモリ素子３００は「８Ｔセル」を表わしている。特に、トランジスタ３０２およびトランジスタ３０４は、別々の反転ワード線ＷＬ０＿ｂａｒおよびＷＬ１＿ｂａｒをイネーブルにするように構成される。示されるように、トランジスタ３０２，３０４は、示されるようなＱおよびＱ＿ｂノードに結合されたソースを有するように構成されるが、ゲートは、各々が反転ＷＬ１＿ｂａｒによって制御される。６Ｔセルに適用される以下で説明されるさまざまな技術が、８Ｔセルに等しく適用されるであろうことが理解されるべきである。
ここで図４に戻り、縮小されたサイズのＮウェルを有する図２の回路の平面図が示される。図４の平面図は、メモリセルに記憶されたデータを変更し得る放射線衝撃または他の事象を受けたメモリセルに記憶された、破壊されたデータの可能性を、従来の回路と比較して低減するであろう図２のトランジスタの配置を示す。以下においてより詳細に説明されるように、図２、図３および図７における回路図の形態において示される回路を実現するための、半導体基板内のさまざまな素子および金属層の素子の配置は、放射線衝撃によるデータの反転の可能性を減少するであろう。図４の配置に従うと、基板部４０２は、Ｎウェル４０４を含み、Ｎウェル４０４は、Ｐ型トランジスタ２０２に関連付けられたｐウェル４０６，４０８と、Ｐ型トランジスタ２０６に関連付けられたｐウェル４１０，４１２と有する。トランジスタのソースおよびドレインを形成するウェルとして識別される領域は、また、一般的に拡散領域と呼ばれるということに留意すべきである。また図４に示されているのは、Ｑノードに結合されたトランジスタ２０２のコンタクト４１５と、Ｖｄｄに結合されたトランジスタ２０６のコンタクト４１８である。ポリシリコンコンタクト４２０は、Ｐウェル４０６とＰウェル４０８との間のトランジスタ２０２のゲート領域にわたり延在する。同様に、トランジスタ２０６のコンタクト４２２は、Ｖｄｄに結合され、トランジスタ２０６のコンタクト４２４は、Ｑ＿ｂノードに結合される。ポリシリコン層４２６は、Ｐウェル４１０とＰウェル４１２との間のトランジスタ２０６のゲート領域にわたり延在する。
残りのＮチャネルトランジスタは、Ｎウェルの外部にあり、そこでは、トランジスタの対が共通のＮウェルを共有する。トランジスタ２０４およびトランジスタ２１０は、Ｎウェル４２６，４２８，４３０を用いて形成される。それらのウェルにおいて、各々のトランジスタは、Ｎウェル４２８とＱコンタクト４３４とを用いる。コンタクト４３２は、ビット線（ＢＬ）に結合されるとともに、接地ノードに結合されたコンタクト４３６に結合される。ポリシリコン層４２０は、ドレイン領域４２６とドレイン領域４２８との間のトランジスタ２１０のゲート領域にわたり延在する。ポリシリコン層４５０は、Ｎウェル４２８とＮウェル４３０との間のトランジスタ２０４のゲート領域にわたり延在する。トランジスタ２０８，２１２は、Ｎウェル４３８，４４０，４４２を用いて形成され、それらのウェルにおいて、各々のトランジスタは、Ｎウェル４４０とＱ＿ｂコンタクト４４６とを用いる。コンタクト４４４は、ビット線と、接地ノードに結合されたコンタクト４４８とに結合される。ポリシリコン層４４９は、Ｎウェル４３８とＮウェル４４０との間のトランジスタ２１２のゲート領域にわたり延在する。ポリシリコン層４２６は、また、Ｎウェル４４０とＮウェル４４２との間のトランジスタ２０８のゲート領域にわたり延在する。最後に、ＮウェルおよびＰウェルを有する基板上の金属層に形成される電源トレース４５６は、Ｎウェル４０４によって覆われる領域の外の領域に配置され、示されるように、長さＬと幅Ｗとを有するＮウェルがより小さい幅Ｗを有することを可能にして、それにより全体により小さい面積を有する。
図１０および図１１を参照して説明されるように、Ｎウェル８０４によって規定される領域上に配置され得るさまざまな配線素子が、Ｎウェルによって規定される領域の外に移動される。金属トレースおよびコンタクト素子といったさまざまな配線素子をＮウェルによって規定される領域の外に移動させることは、メモリセルの全体の面積を増加させ得るが、サイズと放射線耐性との間のトレードオフは、サイズおよび放射線耐性のための所望の到達点に基づいて決定されることができる。
ここで図５に戻り、縮小されたサイズのＮウェルとＰタップとを有する図２の回路の平面図が示される。図５の実施形態によると、接地に結合されるコンタクト５０４を有するＰタップ５０２と、接地に結合されるコンタクト５０８を有するＰタップ５０６とは、Ｎウェル４０４の両側に実現される。Ｐタップ５０２は、（図６を参照して以下に説明されるように）両方の冗長ノードが放射線衝撃によって影響されるであろう可能性を減少するであろうが、Ｐタップ５０６は、隣接するメモリセル（Ｎウェル５０６の他方の側にあり得る）のトランジスタへの放射線衝撃の影響を最小化するために用いられ得る。
図２の集積回路の断面図に示されるように、ｐタップ５０２およびｐタップ５０６は、ｎウェルの両側に配置される。ｐタップは、トランジスタのための拡散領域を形成するために用いられるのと同じプロセスを用いて形成される。しかしながら、ｐタップは、トランジスタのための拡散領域よりも深くてもよいということが理解されるべきである。ｎウェルの近くのｐタップの配置は、少数キャリアが、電荷を保存するノードに影響を与えることを防ぐのに役立つ。より特定的には、たとえば、メモリにおけるｎウェルの両側にｐタップを配置することは、従来のメモリ素子に比較して、大幅に光起電力基板バイアスを減少させるとともにＳＥＵを減少させる。光起電力効果により、ＳＥＵの割合は、電離飛跡がｎウェルの境界を交差するかどうかに強く依存する。ｐタップの使用は、放射線衝撃の結果として生成される少数キャリアの効果を大幅に減少させる。
より特定的には、図６の断面図に示されるように、Ｐタップ５０６は、正の電荷を引寄せるが、さもなくば、その正の電荷はＱ＿ｂノードに結合されたＮウェル４４０に引付けられ得る。すなわち、Ｑ＿ｂノードが論理０を記憶し、したがって低い電圧にある場合、放射線衝撃からの正の電荷は、Ｑ＿ｂノードの低電圧を変化させ得る。図６においてまた示されるように、Ｐタップ５０２を設けることによって、メモリセルによって記憶されるデータの如何なる変更も防ぐことが可能となり得る。図４、図５および図６は６Ｔに関係するが、放射線衝撃の効果を減少するためのさまざまな技術が、８Ｔメモリまたは、いくつかの他のメモリセルにおいて実現され得る。
ここで図７に戻り、１２Ｔメモリ素子の回路図が示される。図７に示された実施形態に従うと、１２Ｔセルは、Ｖｄｄと接地との間に結合された複数のＣＭＯＳトランジスタ素子を含む。特に、ビット線は、トランジスタ７０２によって、トランジスタ７０４および７０６のドレインにおけるＱ＿ｂノードに結合される。反転ビット線は、トランジスタ７０８によって、トランジスタ７１０および７１２のドレインにおけるＱＱノードに結合される。ビット線は、トランジスタ７１４によって、トランジスタ７１６および７１８のドレインにおいてＱＱ＿ｂノードに結合される。反転ビット線は、トランジスタ７２０によって、トランジスタ７２２および７２４のドレインにおけるＱノードに結合される。ワード信号は、トランジスタ７０２，７０８，７１４，７２０のゲートに結合されて、入力データに基づいてＱノードにおいて適切な出力データを生成する。破線の楕円において示されるノードＱおよびＱ＿ｂの第１の対と、ノードＱＱおよびＱＱ＿ｂの第２の対とを含むノードの複数の対が放射線衝撃によって影響を受ける場合、メモリセルに記憶されるデータは、反転し得る。すなわち、ＱおよびＱ＿ｂノードの両方、またはＱＱおよびＱＱ＿ｂノードの両方に関連付けられたトランジスタが影響を受けるならば、メモリセルに記憶されたデータが影響を受け得る。以下においてより詳細に説明されるように、ＮウェルおよびＰウェルの両方におけるトランジスタの特定の対が影響を受け得る。その理由はＰ−Ｎ接合に対する配置のためである。
ここで図８に戻り、トランジスタの所定の配置を有する図７の回路の平面図が示される。図９に示されるように、図７の１２Ｔセルの基板部８０２は、トランジスタの新規の配置を与えて、セルに記憶されるデータの反転を減少させる。１２Ｔセルは、図７のｐチャネルトランジスタのための複数のＰウェル８０６−８１３を有するＮウェル８０４を含む。特に、Ｐウェル８０６は、Ｖｄｄに結合されたコンタクト８１４に関連付けられ、Ｐウェル８０７は、Ｐチャネルトランジスタ７２２を実現するＱノードに関連付けられたコンタクト８１６と関連付けられる。Ｐウェル８０８は、Ｖｄｄに結合されたコンタクト８１８に関連付けられ、Ｐウェル８０９は、Ｐチャネルトランジスタ７０４を実現するＱ＿ｂノードに関連付けられるコンタクト８２０に関連付けられる。Ｐウェル８１０は、Ｖｄｄに結合されるコンタクト８２２に関連付けられ、Ｐウェル８１１は、ｐチャネルトランジスタ７１６を実現するＱＱ＿ｂノードに関連付けられるコンタクト８２４に関連付けられる。Ｐウェル８１２は、Ｖｄｄに結合されるコンタクト８２６に関連付けられ、Ｐウェル８１３は、ｐチャネルトランジスタ７１０を実現するＱＱノードに関連付けられるコンタクト８２８に関連付けられる。
ｎチャネルトランジスタは、Ｎウェルの両側に実現される。特に、Ｎウェル領域８３０，８３１，８３２は、トランジスタ７０２および７０６を実現することを可能にし、そこではコンタクト８３４は、Ｎウェル８３０を接地に結合し、コンタクト８３６はノードＱ＿ｂをＮウェル８３１に結合し、コンタクト８３８は、反転ビット線をＮウェル８３２に結合する。同様に、Ｎウェル領域８４０，８４１，８４２は、トランジスタ７０８および７１２を実現することを可能にし、コンタクト８４４は、Ｎウェル８４０を接地に結合し、コンタクト８４６は、ＱＱノードをＮウェル８４１に結合し、コンタクト８４８は、ビット線をＮウェル８４２に結合する。
Ｎウェル領域８０４の他方の側において、Ｎウェル領域８５０，８５１，８５２は、トランジスタ７１４および７１８を実現することを可能にし、コンタクト８５４はＮウェル８５０を接地に結合し、コンタクト８５６はＱＱ＿ｂノードをＮウェル８５１に結合し、コンタクト８５８は、反転ビット線をＮウェル８５２に結合する。同様に、Ｎウェル領域８６０，８６１，８６２は、トランジスタ７２０および７２４を実現することを可能にし、コンタクト８６４は、Ｎウェル８６０を接地に結合し、コンタクト８６６はＱノードをＮウェル８６１に結合し、コンタクト８６８は、ビット線をＮウェル８６２に結合する。図８の配置は、また、図５および図６を参照して既に説明されたようなＰタップ８７０および８７２を示す。
ここで図９に戻り、改善された放射線耐性を与えるトランジスタの所定の配置を有する図７の回路の平面図が示される。Ｑ＿ｂおよびＱＱ＿ｂ ＮＭＯＳ拡散（またはＱおよびＱＱ ＮＭＯＳ拡散）が、Ｎウェルに隣接して配置されるならば、Ｎウェルにおける衝撃は、ＮウェルからＰウェルへ過剰なホールが移動することにより、これらのＮＭＯＳにおいて寄生ＢＪＴ効果の発生をもたらし得る。もしも両方がＯＦＦ状態にあるならば、この効果は、これらのノードの両方を反転させ、それは１２Ｔセルのデータの反転をもたらし得る。なお、トランジスタの対７２４−７１６，７０６−７２２，７１２−７０４、または７１８−７１０のいずれか１つが、同じ衝撃によって同時に衝撃を受けるならば、１２Ｔセルに記憶されたデータが反転され得るということに留意すべきである。
これらの対のうちの２つ（すなわち、破線で示される７１８−７１０および７０６−７２２）が、図８の配置において存在する。セルが０状態（Ｑ＿ｂおよびＱＱ＿ｂがほぼ接地である場合）、Ｑ＿ｂおよびＱＱ＿ｂは、脆弱であり、１状態（ＱおよびＱＱ ＮＭＯＳが脆弱である場合）よりも３０倍高いＳＥＲを有する。すなわち、Ｎ３−Ｐ２とらｎＮＷおよびＮ３−Ｐ２およびＮ１−Ｐ０トランジスタ対に接近して配置するＮ３−Ｐ２およびＮ１−Ｐ０トランジスタ対のＱ＿ｂおよびＱＱ＿ｂ ＮＭＯＳ拡散がＯＦＦであるので、それらはＱおよびＱＱノードに関連付けられるトランジスタよりもより脆弱である。これらのＮウェルの影響を無効にするために、Ｐウェル中のノードＱ＿ｂが、図９の回路に示されるように、Ｎウェル８０４のＱノードから離れるように移動される。すなわち、トランジスタ７０２および７０６に関連付けられるＮウェル８３０，８３１，８３２が、トランジスタ７０８および７１２に関連付けられるＮウェル８４０，８４１，８４２に切換えられる。したがって、図９の配置は、記憶ノードＱ，Ｑ＿ｂ，ＱＱ，ＱＱ＿ｂの理想的な配置を用いる１２Ｔセルの新規のレイアウトを与える。図９から明らかなように、Ｑ＿ｂおよびＱＱ＿ｂノードは、両方ともＮウェル２０４に隣接していない。すなわち、Ｑ＿ｂおよびＱを互いに遠ざけることによって、Ｎウェル８０４における放射線衝撃は、データが切換わる可能性をより低くする。
ここで図１０に戻り、図８の配置に従うとともに、縮小されたサイズのＮウェルをさらに有する、図７の回路の平面図が示される。図８に示されたような単一のワード線を有するのではなく、Ｎウェル８０４の両側にトランジスタのための別々のワード線１００２および１００４が設けられる。Ｎウェル８０４によって規定される領域内にある単一のワード線を置換えることによって、Ｎウェルの両側のトランジスタのための別々のワード線１００２および１００４の使用は、縮小された幅および全体のより小さな面積を有するＮウェルを可能にする。
ここで図１１に戻り、図１０の配置に従うとともに、電源ライン１１０２および１１０４をさらに有する、図７の回路の平面図が示される。したがって、図１１の実施形態は、Ｎウェルによって規定される領域の外に電源ライン１１０２および１１０４を配置することによって、さらに縮小されたサイズのＮウェルを与える。図１１の実施形態は、また、上記のように、トランジスタがオフのときに、正の電荷が、０状態にあるＱ＿ｂおよびＱＱ＿ｂノードに影響を与えるのを防ぐために、Ｐタップを設ける。
図１２の実施形態に従うと、図１１の配置は、さらに、示されたようなＮウェルにおけるＰ型トランジスタの所定の配置を与えるために最適化される。ノードをさらに再配置することによって、トランジスタの対７２０−７１０は、トランジスタ７１０および７２２の位置を交換することによって、より分離されて、それゆえにＳＥＲをさらに低下させる。図１２に示されるように、ＱＱノードおよびＱＱ＿ｂノードは、もはや隣接していない。トランジスタの新しい配置が面積を消費し得る一方で、図１２の配置は、放射線衝撃が冗長ノードＱ＿ｂおよびＱＱ＿ｂの両方に影響を与えるであろう可能性をさらに低下させるであろう。
ここで図１３に戻り、メモリアレイにおけるｐタップを示す集積回路の平面図が示される。ｐタップは、ｎウェルの長さに沿って延在するストライプで形成され、各々のｐタップは、複数のメモリセルに関連付けられる。特に、メモリアレイの一部１３０２は、ｎウェルによって分離されたｐウェルを含み、示されるように、ｐウェルは、ｎウェル１３０６および１３１０によって分離されたｐウェル１３０４，１３０８，１３１２を含む。メモリアレイの部分１３０２は、破線によって示された６つのメモリセル１３１４−１３２４を含む。図１３に示されるように、ｐタップ１３２６および１３２８は、メモリセル１３１４−１３１８に沿って延在するが、ｐタップ１３３０および１３３２は、メモリセル１３２０−１３２４に沿って延在する。図１３においてさらに示されるように、ｐウェル１３０４および１３０２は概して、ｐウェル１３０８よりも狭く、その理由はｐウェル１３０８がｐウェルの両側におけるメモリセルのために用いられるためである。しかしながら、より多くのメモリセルを有するより幅広いメモリアレイの場合には、ｐウェル１３０４および１３１２は、ｐウェル１３０８と同じ幅を有するであろうことが理解されるべきである。
ここで、図１４に戻り、代わりの配置に従う、メモリアレイにおけるｐタップを示す集積回路の平面図が示される。図１４の実施形態に従うと、ｎウェル１４０２は、ｐウェル領域１４０４および１４０６の間に配置され、接地に結合されたｐタップ１４０８は、ｎウェル１４０２を囲む。図１４の実施形態は、６つのメモリセル１４１０−１４２０を示しているが、示されるように、多くの追加のセルがメモリアレイの４つの側のすべてに設けられることができるということが理解されるべきである。ｎウェル１４０２およびｐタップ１４０８は、セルの中心に形成されているが、所定のメモリセルの場合にｎウェル１４０２およびｐタップ１４０８は、そのメモリセルに関連付けられたトランジスタを有するｐウェル領域に対して異なる領域に配置され得ることが理解されるべきである。
ここで図１５に戻り、ある実施形態に従うメモリセルの断面図が示される。図１５−Ａに示されるように、ｐエピ層１０４が、ｐ型ウェハ１０２の上に形成される。図１５−Ｂに示されるように、次に、ｎウェル領域４０４およびｐウェル領域１０６が形成される。図１５−Ｃに示されるように、次に、ソースおよびドレイン要素４０４，４３０および４４０と、Ｐタップ５０２および５０６とが形成される。図１５−Ｄに示されるように、次に、ソースおよびドレイン領域と、Ｐタップとのためのコンタクト素子が形成される。電源トレース４５６およびコンタクトを形成する第１のメタル層、および絶縁体層によって分離された任意の追加の金属層とを含む金属層が、次に基板上に形成される。
ここで図１６に戻り、ある実施形態に従う、プログラム可能なリソースを有する素子をプログラムするためのシステムのブロック図が示される。特にコンピュータ１６０２は、メモリ１６０６から回路設計１６０４を受けて、不揮発性メモリ１６０６に記憶されるコンフィギュレーションビットストリームを生成するために結合される。後により詳細に説明されるように、回路設計は、ハードウェア記述言語（ＨＤＬ）において規定される回路設計のような、高レベル設計であり得る。また、コンピュータは、コンフィギュレーションビットストリームを生成するソフトウェアを実行するように構成されてもよく、コンフィギュレーションビットストリームは、不揮発性メモリ１６０８に記憶されて、集積回路１６１０に与えられ、集積回路１６１０は、以下の図１７において説明されるような集積回路のような、プログラム可能な集積回路であってもよい。
ここで図１７に戻り、図２から図１６の回路を含むプログラム可能なリソースを有するデバイスのブロック図が示される。プログラム可能なリソースを有するデバイスは、プログラム可能なリソースを有する特定用途向け集積回路（ＡＳＩＣ）のような、任意の種類の集積回路において実行され得るが、専用プログラマブルロジックデバイス（ＰＬＤ）を含む他の素子であってもよい。１つの種類のＰＬＤは、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）である。ＣＰＬＤは、互いに結合されるとともに、インターコネクトスイッチマトリクスによって入力／出力（Ｉ／Ｏ）リソースに結合される２以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）またはプログラマブルアレイロジック（ＰＡＬ）デバイスにおいて用いられるのと同等の２レベルＡＮＤ／ＯＲ構造を含む。別の種類のＰＬＤは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。典型的なＦＰＧＡにおいて、コンフィギュラブルロジックブロック（ＣＬＢ）のアレイが、プログラマブル入力／出力ブロック（ＩＯＢ）に結合される。ＣＬＢおよびＩＯＢは、プログラマブルルーティングリソースの階層によって相互に接続される。これらＣＬＢ，ＩＯＢおよびプログラマブルルーティングリソースは、典型的にはオフチップメモリからＦＰＧＡのコンフィギュレーションメモリセルへコンフィギュレーションビットストリームをロードすることによってカスタマイズされる。これらの種類のプログラマブルロジックデバイスの両方の場合、デバイスの機能は、その目的のためにデバイスに与えられるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。コンフィギュレーションデータビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびあるＣＰＬＤのようなスタティックメモリ）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるフラッシュメモリ）、または任意の他の種類のメモリセルに記憶され得る。
図１７のデバイスは、ＦＰＧＡアーキテクチャ１４００を含み、ＦＰＧＡアーキテクチャ１４００は、マルチギガビットトランシーバ（ＭＧＴ）１７０１と、ＣＬＢ１７０２と、ランダムアクセスメモリブロック（ＢＲＡＭ）１７０３と、入力／出力ブロック（ＩＯＢ）１７０４と、コンフィギュレーションおよびクロッキングロジック（コンフィギュレーション／クロック）１７０５と、デジタル信号処理ブロック（ＤＳＰ）１７０６と、専用入力／出力（Ｉ／Ｏ）ブロック１７０７（たとえば、コンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ−デジタルコンバータ、およびシステムモニタリングロジックなどの他のプログラマブルロジック１７０８とを含む、大多数の異なるプログラマブルタイルを有する。
あるＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブル相互接続要素（ＩＮＴ）１７１１を含み、ＩＮＴ１１１は、隣接する各タイルの対応する相互接続要素に対して規格化された接続を有する。このため、まとめられたプログラマブル相互接続要素は、示されたＦＰＧＡのためのプログラマブル相互接続構造を実現する。各々のプログラマブル相互接続要素１７１１は、図１７の上部に含まれる例によって示されるように、同じタイル内でプログラマブルロジック要素に対する接続も含む。
たとえば、ＣＬＢ１７０２は、ユーザーロジックと単一のプログラマブル相互接続要素１７１１とを実現するようにプログラミングされ得るコンフィギュラブルロジック要素（ＣＬＥ）１７１２を含み得る。ＢＲＡＭ１０３は、１つ以上のプログラマブル相互接続要素に加えて、ＢＲＡＭロジック要素（ＢＲＬ）１７１３を含み得る。通常、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示された実施形態において、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数も使用され得る。ＤＳＰタイル１７０６は、適切な数のプログラマブル相互接続要素に加えてＤＳＰロジック要素（ＤＳＰＬ）１７１４を含み得る。ＩＯＢ１７０４は、１つのプログラマブル相互接続要素１７１１のインスタンスに加え、たとえば２つのＩ／Ｏロジック要素（ＩＯＬ）１７１５のインスタンスを含み得る。デバイスの接続の配置は、その目的のためにデバイスに与えられるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。プログラマブルインターコネクトは、コンフィギュレーションビットストリームのビットに応答して、インターコネクトラインを含む接続が、さまざまな信号を、プログラマブルロジックにおいて実現される回路、または、ＢＲＡＭまたはプロセッサのような他の回路に結合するために用いられることを可能にする。
図示された実施形態において、ダイの中心付近の列領域は、コンフィギュレーション、クロック、および他の制御ロジックに使用される。この列から延在するコンフィギュレーション／クロック分配領域１４０９は、ＦＰＧＡの幅方向にわたってクロックおよびコンフィギュレーション信号を分配するために使用される。図１７に示されたアーキテクチャを利用するあるＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列構造を分断させる追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用回路であり得る。たとえば、図１７に示されるプロセッサブロックＰＲＯＣ１１０は、ＣＬＢおよびＢＲＡＭの複数列に及ぶ。
図１７は、例示的なＦＰＧＡアーキテクチャのみを示すことを意図している。列におけるロジックブロックの数、列の相対幅、列の数および順序、列に含まれるロジックブロックのタイプ、ロジックブロックの相対サイズ、アレイにおけるロジックブロックの場所、および図１７の上部に含まれる相互接続／ロジックの実現例は、純粋に例示である。たとえば、１つ以上の隣接するＣＬＢの列を有する実際のＦＰＧＡは、ユーザロジックの効率的な実施を容易とするために通常はＣＬＢのある場所に含まれる。図１７の実施形態は、プログラム可能なリソースを有する集積回路に関係するが、以下により詳細に説明される回路および方法が、任意の種類のＡＳＩＣにおいて実現可能であってもよいことが理解されるべきである。
ここで図１８に戻り、図１７のデバイスのコンフィギュラブルロジック素子のブロック図が示される。特に、図１８は、図１７のコンフィギュレーションロジックブロック１７０２のコンフィギュラブルロジック素子を単純な形態で図示する。図１８の実施形態において、スライスＭ １８０１は、４つのルックアップテーブル（ＬＵＴ）１８０１Ａ−１８０１Ｄを含み、各々は、６つのＬＵＴデータ入力端子Ａ１−Ａ６，Ｂ１−Ｂ６，Ｃ１−Ｃ６，Ｄ１−Ｄ６によって駆動され、各々は２つのＬＵＴ出力信号Ｏ５およびＯ６を与える。ＬＵＴ１８０１Ａ−１８０１ＤからのＯ６出力端子は、それぞれスライス出力端子Ａ−Ｄを駆動する。ＬＵＴデータ入力信号は、入力マルチプレクサを介してＦＰＧＡインターコネクト構造によって与えられるが、入力マルチプレクサは、プログラマブルインターコネクト素子１８１１によって実現可能であり、ＬＵＴ出力信号は、また、インターコネクト構造に供給される。スライスＭは、また、以下のものを含む。すなわち、出力端子ＡＭＵＸ−ＤＭＵＸを駆動する出力選択マルチプレクサ１８１１Ａ−１８１１Ｄ、メモリ素子１８０２Ａ−１８０２Ｄのデータ入力端子を駆動するマルチプレクサ１８１２Ａ−１８１２Ｄ、組合せマルチプレクサ１８１６，１８１８，１８１９、バウンスマルチプレクサ回路１８２２−１８２３、インバータ１８０５およびマルチプレクサ１８０６によって表現される回路（ともに入力クロック経路における任意の反転を与えられる）、およびマルチプレクサ１８１４Ａ−１８１４Ｄ，１８１５Ａ−１８１５Ｄ，１８２０−１８２１および排他ＯＲゲート１８１３Ａ−１８１３Ｄを有する桁上げロジック。これらのすべての素子は、図１８に示されるようにともに結合される。図１８に示されたマルチプレクサについて選択入力が示されていないが、その選択入力は、コンフィギュレーションメモリセルによって制御される。すなわち、コンフィギュレーションメモリセルに記憶されたコンフィギュレーションビットストリームのコンフィギュレーションビットは、マルチプレクサの選択入力に結合されて、マルチプレクサへの正しい入力を選択する。周知であるこれらのコンフィギュレーションメモリセルは、明確さのために図１８から省略されているが、同様にこの明細書における他の選択された図からも示されている。
図示された実施の形態において、メモリ素子１８０２Ａ−１８０２Ｄの各々は、同期または非同期フリップフロップまたはラッチとして機能するようにプログラムされ得る。同期機能と非同期機能との間の選択は、Ｓｙｎｃ／Ａｓｙｎｃｈ選択回路１８０３をプログラムすることによって、スライス中のすべての４つのメモリ素子に対してなされる。メモリ素子がプログラムされて、Ｓ／Ｒ（セット／リセット）入力信号がセット機能を与える場合、ＲＥＶ入力端子は、リセット機能を与える。メモリ素子がプログラムされてＳ／Ｒ入力信号がリセット機能を与えるならば、ＲＥＶ入力端子はセット機能を与える。メモリ素子１８０２Ａ−１８０２Ｄは、クロック信号ＣＫによってクロックされ、それは、たとえばインターコネクト構造またはグローバルクロックネットワークによって与えられ得る。そのようなプログラム可能なメモリ素子は、ＦＰＧＡ設計の分野において周知である。各々のメモリ素子１８０２Ａ−１８０２Ｄは、記憶出力信号ＡＱ−ＤＱをインターコネクト構造に与える。ＬＵＴ １８０１Ａ−１８０１Ｄの各々が２つの出力信号Ｏ５およびＯ６を与えるので、ＬＵＴは、５つの共有入力信号（ＩＮ１−ＩＮ５）を有する２つの５入力ＬＵＴ、または入力信号ＩＮ１−ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成され得る。
図１８の実施形態において、ＬＵＴＭ １８０１Ａ−１８０１Ｄの各々は、複数のモードのいずれかで機能し得る。ルックアップテーブルモードにおける場合、各々のＬＵＴは、入力マルチプレクサを介してＦＰＧＡインターコネクト構造によって与えられる６つのデータ入力信号ＩＮ１−ＩＮ６を有する。６４のデータ値のうちの１つが、信号ＩＮ１−ＩＮ６の値に基づいてコンフィギュレーションメモリセルから選択される。ＲＡＭモードにおいて、各々のＬＵＴは、共有アドレシングを有する単一の６４ビットＲＡＭまたは２つの３２ビットＲＡＭとして機能する。ＲＡＭ書込データは、入力端子ＤＩ１を介して（ＬＵＴ１８０１Ａ−１８０１Ｃのためのマルチプレクサ１８１７Ａ−１８１７Ｃを介して）６４ビットＲＡＭに与えられるか、または入力端子ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに与えられる。ＬＵＴ ＲＡＭにおけるＲＡＭ書込動作は、マルチプレクサ１８０６からのクロック信号ＣＫ、およびマルチプレクサ１８０７からの書込イネーブル信号ＷＥＮによって制御されるが、それらはクロックイネーブル信号ＣＥまたは書込イネーブル信号ＷＥのいずれかを選択的に通し得る。シフトレジスタモードにおいて、各々のＬＵＴは、２つの１６ビットシフトレジスタ、または直列に結合された２つの１６ビットシフトレジスタを有するように機能して、単一の３２ビットシフトレジスタを生成する。入力端子ＤＩ１およびＤＩ２の一方または両方を介して、シフトイン信号が与えられる。１６ビットシフトアウト信号および３２ビットシフトアウト信号は、ＬＵＴ出力端子を通じて与えられ得るとともに、３２ビットシフトアウト信号は、ＬＵＴ出力端子ＭＣ３１を介してより直接的に与えられ得る。ＬＵＴ１８０１Ａの３２ビットシフトアウト信号ＭＣ３１は、また、出力選択マルチプレクサ１８１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介して、シフトレジスタチェーンのための汎用インターコネクト構造へと与えられ得る。したがって、上記の回路および方法は、図１７および図１８のデバイスのようなデバイス、または任意の他の適切なデバイスにおいて実現可能であり得る。
図１９に戻り、フローチャートは、集積回路を実現する方法を示す。特に、ステップ１９０２において、Ｐウェルに形成された複数のｎ型トランジスタを有するメモリセルと、形成された複数のＰ型トランジスタが、Ｎウェルに設けられる。ステップ１９０４において、Ｎウェルによって規定される領域内にあることを必要としないメモリセルの任意の回路素子を、Ｎウェルの外部に配置することによってＮウェルの領域が最小化される。ステップ１９０６において、ＰタップがＮウェルの一方またはより多くの側に設けられる。ステップ１９０８において、Ｐウェルのトランジスタが、トランジスタの所定の対の間の距離を増加させるために配置される。ステップ１９１０において、Ｎウェルのトランジスタが、トランジスタの所定の対の間の距離を縮めるために配置される。
ここで図２０に戻り、フローチャートは集積回路を形成する方法を示す。特に、ステップ２００２において基板が準備される。ステップ２００４において、Ｐウェルが基板に形成されて、Ｐウェルは、メモリセルの複数のＮ型トランジスタを有する。Ｎウェルがまた、ステップ２００６において基板に形成され、Ｎウェルは、メモリセルの複数のＰ型トランジスタを有する。ここで、第１の対のノードに関連付けられたＮ型トランジスタは、第２の対のノードに関連付けられたＮ型トランジスタによって分離される。ステップ２００８において、Ｎウェルによって占有される領域内にあることを必要としないメモリセルの素子は、Ｎウェルの外部に形成される。
したがって、改善された放射線耐性を有する新しい集積回路と、集積回路を実現する方法が記述されたことが理解可能である。開示された発明を取込む多数の代替例および均等物が見られるであろうことは当業者によって理解されるであろう。結果として、本発明は以上の実施形態によって限定されるものではなく、以下に続く特許請求の範囲によってのみ限定される。

Claims (12)

  1. １２トランジスタメモリセルを含むメモリセルを有するとともに、改善された放射線耐性を有する集積回路であって、前記集積回路は、
    基板と、
    前記メモリセルの前記基板に形成されたＰウェルであって、複数の冗長ノードを有する、前記Ｐウェルと、
    前記メモリセルの複数のＮ型トランジスタであって、前記複数のＮ型トランジスタは、前記複数のＮ型トランジスタのそれぞれのドレインまたはソースとして複数のＮ型領域を有し、前記複数のＮ型領域が前記Ｐウェルに形成された、前記複数のＮ型トランジスタと、
    前記基板に形成されたＮウェルと、
    前記メモリセルの複数のＰ型トランジスタであって、前記複数のＰ型トランジスタは、前記複数のＰ型トランジスタのそれぞれのドレインまたはソースとして複数のＰ型領域を有し、前記複数のＰ型領域が前記Ｎウェルに形成された、前記複数のＰ型トランジスタとを備え、
    前記メモリセルは、第１の対のノードと第２の対のノードとを有し、前記第２の対のノードは前記第１の対のノードに対して冗長であり、
    前記第１の対のノードおよび前記第２の対のノードの各々のノードは、同じＮウェル内に形成された前記複数のＰ型領域のそれぞれ１つと関連付けられ、
    前記Ｎウェルの第１の側において、前記第２の対のノードのうちの第１のノードに関連する前記Ｎ型領域は、前記第１の対のノードのうちの第１のノードに関連するＰ型領域と、前記第１の対のノードのうちの第２のノードに関連する前記Ｎ型領域との間に配置され、前記Ｎウェルの第２の側において、前記第２の対のノードのうちの第２のノードに関連する前記Ｎ型領域は、前記第１の対のノードのうちの第２のノードに関連するＰ型領域と、前記第１の対のノードのうちの第１のノードに関連するＮ型領域との間に配置される、集積回路。
  2. 前記Ｎウェルの前記第１の側にある第１のＰタップと、前記Ｎウェルの前記第２の側にある第２のＰタップとをさらに備える、請求項１に記載の集積回路。
  3. 前記メモリセルは、前記Ｎウェルの前記第１の側および前記Ｎウェルの前記第２の側にある複数のＮ型トランジスタを備え、前記集積回路は、さらに、前記Ｎウェルの前記第１の側にある複数のトランジスタに付けられる第１のワード線コンタクトと、前記Ｎウェルの前記第２の側にある複数のＮ型トランジスタに関連付けられる第２のワード線コンタクトとを備える、請求項２に記載の集積回路。
  4. 前記複数のＰ型トランジスタは、前記第１の対のノードに関連付けられたトランジスタの間の距離を最大化するために前記Ｎウェルの内部に位置する、請求項１に記載の集積回路。
  5. １２トランジスタメモリセルを含むメモリセルを有するとともに、改善された放射線耐性を有する集積回路を形成する方法であって、前記方法は、
    基板を準備することと、
    前記基板にＰウェルを形成することとを備え、前記Ｐウェルは、冗長ノードを有し、前記方法はさらに、
    前記Ｐウェルに、前記メモリセルの複数のＮ型トランジスタを形成することを備え、前記複数のＮ型トランジスタは、前記複数のＮ型トランジスタのそれぞれのドレインまたはソースとしての複数のＮ型領域を有し、前記複数のＮ型領域は前記Ｐウェルに形成され、前記方法はさらに、
    前記基板にＮウェルを形成することと、
    前記Ｎウェルに、前記メモリセルの複数のＰ型トランジスタを形成することとを備え、前記複数のＰ型トランジスタは、前記複数のＰ型トランジスタのそれぞれのドレインまたはソースとしての複数のＰ型領域を有し、前記複数のＰ型領域は前記Ｎウェルに形成され、
    前記メモリセルは、第１の対のノードと第２の対のノードとを有し、前記第２の対のノードは前記第１の対のノードに対して冗長であり、
    前記第１の対のノードおよび前記第２の対のノードの各々のノードは、同じＮウェル内に形成された前記複数のＰウェル領域のそれぞれ１つと関連付けられ、
    前記Ｎウェルの第１の側において、前記第２の対のノードのうちの第１のノードに関連する前記Ｎ型領域は、前記第１の対のノードのうちの第１のノードに関連する前記Ｐ型領域と、前記第１の対のノードのうちの第２のノードに関連する前記Ｎ型領域との間に配置され、前記Ｎウェルの第２の側において、前記第２の対のノードのうちの第２のノードに関連する前記Ｎ型領域は、前記第１の対のノードのうちの第２のノードに関連する前記Ｐ型領域と、前記第１の対のノードのうちの前記第１のノードに関連する前記Ｎ型領域との間に配置される、方法。
  6. 前記Ｎウェルによって規定される領域内にあることを必要としない、前記メモリセルの素子を、前記Ｎウェルの外に形成することをさらに備える、請求項５に記載の方法。
  7. 前記Ｎウェルによって規定された領域の外にＶｄｄトレースを形成することをさらに備える、請求項５に記載の方法。
  8. 前記メモリセルの前記Ｎウェルおよび前記Ｐウェルを形成することは、前記Ｎウェルの前記第１の側にある第１のＰタップと、前記Ｎウェルの前記第１の側と反対側にある前記Ｎウェルの前記第２の側にある前記第２のＰタップとを形成することを含む、請求項５に記載の方法。
  9. 前記１２トランジスタメモリセルを形成することは、前記Ｎウェルの前記第１の側および前記Ｎウェルの前記第２の側に複数のＮ型トランジスタを形成することを含み、さらに、前記Ｎウェルの前記第１の側の第１のワード線コンタクトと、前記Ｎウェルの前記第２の側の第２のワード線コンタクトとを形成することを含む、請求項８に記載の方法。
  10. 前記Ｎウェルによって規定される領域の外に配置されたＶｄｄトレースを形成することをさらに備える、請求項８に記載の方法。
  11. 前記メモリセルの前記複数のＮ型トランジスタは、前記Ｎウェルの前記第１の側および前記Ｎウェルの前記第２の側にある、請求項１に記載の集積回路。
  12. 前記メモリセルの前記複数のＮ型トランジスタは、前記Ｎウェルの前記第１の側および前記Ｎウェルの前記第２の側にある、請求項５に記載の方法。
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