JP2015536574A - 改善された放射線特性を有する集積回路 - Google Patents
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Abstract
Description
実施の形態は、概して集積回路に関し、特に、改善された放射線耐性を有する集積回路と、集積回路を形成する方法とに関する。
集積回路は、電子機器の重要な素子である。しかしながら、集積回路の動作は、放射線の衝撃によって影響を受け得る。集積回路の回路素子の寸法が小さくなるにつれて、集積回路に記憶されるデータは、しばしばシングルイベントアップセット(SEU)衝撃と呼ばれる、放射線の衝撃によって破壊される可能性があり得る。そのような放射線の衝撃は、メモリ素子に記憶されたデータを変化または「ひっくり返す」ことがあり得る。破壊されたデータは、集積回路の性能に影響を与え得る。いくつかの例において、破壊されたデータは、正しいデータがメモリに再記憶されるまで、集積回路を使用不可能とする可能性がある。メモリ全体を再ロードする必要なしにデータエラーを検出して訂正するための技術が存在するが、そのような技術は大きな制限を有する。
まず図1に戻り、集積回路の断面図が示される。図1の集積回路は、p型ウェハ102と、pエピタキシャル(pエピ)層104とを含む。pウェル106と、nウェル108とは、pエピタキシャル層104に形成される。トランジスタ素子は、pウェル106と、nウェル108とに形成される。特に、示されるように、pウェル106内の第1のトランジスタは、ソース領域110と、ドレイン領域112と、ゲート114とを含む。nウェル108内の第2のトランジスタは、ソース領域116と、ドレイン領域118と、ゲート120とを有する。図1のトランジスタは、例示のために示されているとともに、たとえばメモリセルにおいて用いられ得る。しかしながら、以下においてより詳細に説明されるように、望まない少数電荷がメモリ素子の記憶状態を変化させるのを防ぐために、さまざまな改善例が集積回路として形成され得る。
Claims (15)
- 改善された放射線耐性を有する集積回路であって、前記集積回路は、
基板と、
前記基板に形成されて、複数の冗長ノードを有するメモリセルの複数のN型トランジスタを有するPウェルと、
前記基板に形成されて、前記メモリセルの複数のP型トランジスタを有するNウェルとを備え、
第1の対の冗長ノードに関連する複数のN型トランジスタは、第2の対のノードに関連するN型トランジスタによって分離される、集積回路。 - 前記Nウェルの第1の側にある第1のPタップと、前記Nウェルの第2の側にある第2のPタップとをさらに備える、請求項1に記載の集積回路。
- 前記メモリセルは、12トランジスタメモリセルであり、前記Nウェルの前記第1の側および前記Nウェルの前記第2の側にある複数のN型トランジスタを備え、前記集積回路は、さらに、前記Nウェルの前記第1の側にある複数のトランジスタに関連付けられる第1のワード線コンタクトと、前記Nウェルの前記第2の側にある複数のN型トランジスタに関連付けられる第2のワード線コンタクトとを備える、請求項2に記載の集積回路。
- 前記複数のP型トランジスタは、前記第1の対の冗長ノードに関連付けられたトランジスタの間の距離を最大化するために前記Nウェルの内部に位置する、請求項1から請求項3のいずれか1項に記載の集積回路。
- 前記Nウェルは、前記複数のP型トランジスタを収容するための最小の寸法を有する、請求項1から請求項4のいずれか1項に記載の集積回路。
- 前記メモリセルの全体のサイズは、最小寸法を有するNウェルを提供することによって増加する、請求項5に記載の集積回路。
- 改善された放射線耐性を形成する方法であって、前記方法は、
基板を準備することと、
前記基板にPウェルを形成することとを備え、前記Pウェルは、メモリセルの複数のN型トランジスタを有し、前記方法はさらに、
前記基板にNウェルを形成することを備え、前記Nウェルは、前記メモリセルの複数のP型トランジスタを有し、
第1の対のノードに関連する複数のN型トランジスタは、第2の対のノードに関連するN型トランジスタによって分離される、方法。 - 前記Nウェルによって規定される領域内にあることを必要としない、前記メモリセルの素子を、前記Nウェルの外に形成することをさらに備える、請求項7に記載の方法。
- 前記メモリセルの前記Nウェルおよび前記Pウェルを形成することは、前記Nウェルと、前記Pウェル内の前記複数のN型トランジスタとの間にあるPタップを有する6トランジスタメモリセルを形成することを含む、請求項7または請求項8に記載の方法。
- 前記Nウェルによって規定された領域の外に電源トレースを形成することをさらに備える、請求項7から請求項9のいずれか1項に記載の方法。
- 前記メモリセルの前記Nウェルおよび前記Pウェルを形成することは、前記Nウェルの第1の側にある第1のPタップと、前記Nウェルの前記第1の側と反対側にある前記Nウェルの前記第2の側にある前記第2のPタップとを備える12トランジスタメモリセルを形成することを含む、請求項7から請求項10のいずれか1項に記載の方法。
- 前記12トランジスタメモリセルを形成することは、前記Nウェルの前記第1の側および前記Nウェルの前記第2の側に複数のN型トランジスタを形成することを含み、さらに、前記Nウェルの前記第1の側の第1のワード線コンタクトと、前記Nウェルの前記第2の側の第2のワード線コンタクトとを形成することを含む、請求項11に記載の方法。
- 前記Nウェルによって規定される領域の外に配置された電源トレースを形成することをさらに備える、請求項11または請求項12に記載の方法。
- 放射線耐性を有する集積回路であって、前記集積回路は、
基板と、
前記基板に形成されて、メモリセルの複数のN型トランジスタを有するPウェルと、
前記基板に形成されて、前記メモリセルの複数のP型トランジスタを有するNウェルとを備え、
前記Nウェルは、前記複数のP型トランジスタを収容するための最小の寸法を有する、集積回路。 - 電源トレースが、前記Nウェルによって規定される領域の外に配置される、請求項14に記載の集積回路。
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