WO2006016403A1 - 半導体記憶装置 - Google Patents

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Tomoya Tsuruta
Hiroshi Shimizu
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Fujitsu Limited
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Definitions

  • the present invention relates to a structure of a semiconductor memory device, and in particular, has high resistance to inversion of a potential of a semiconductor node accompanying generation of electric charge due to collision of energy particles existing in a semiconductor surrounding space, that is, soft error.
  • the present invention relates to a semiconductor memory device. Background art
  • MOSFET field effect transistor
  • Patent Document 1 Japanese Patent Laid-Open No. 7-7089 “Memory Cell”
  • a first type (N type) transistor constituting a latch is divided into two parts, and separated by using a second type (P type) tool.
  • N type first type
  • P type second type
  • Improves the ratio of collected charge to node capacity when charged particles are incident and reduces soft error rate Technology is disclosed.
  • N-type N-channel
  • P-channel P-type
  • An object of the present invention is to provide a semiconductor memory device having high immunity against soft errors, for example, a CMOS static RAM cell and a latch.
  • the P-type and N-type transistors constituting the inverter are each duplicated, and each of the duplicated P-type transistors and N-type transistors is provided in a separate well. Placed on top.
  • the semiconductor memory device of the present invention includes four transistor pairs in which an N-type transistor and a P-type transistor are connected, a connection node between the P-type transistor and the N-type transistor in each transistor pair, Node-to-gate connection means for connecting the gates of the P-type and N-type transistors in a direction that prevents the potential inversion of a node caused by a soft error from propagating to other nodes.
  • Node-to-gate connection means for connecting the gates of the P-type and N-type transistors in a direction that prevents the potential inversion of a node caused by a soft error from propagating to other nodes.
  • FIG. 1 is a configuration circuit diagram of a first embodiment of a semiconductor memory device of the present invention.
  • FIG. 2 is an explanatory diagram of a layout corresponding to the circuit of FIG.
  • FIG. 3 is a configuration circuit diagram of a second embodiment of the semiconductor memory device.
  • FIG. 4 is an explanatory diagram of a layout corresponding to the circuit of FIG.
  • FIG. 5 is a diagram showing an example of a data storage state in the second embodiment.
  • FIG. 6 is an explanatory diagram of a state transition example (part 1) when a soft error occurs in the second embodiment.
  • FIG. 7 is an explanatory diagram of a state transition example (part 2) when a soft error occurs in the second embodiment.
  • FIG. 8 is a configuration circuit diagram of a third embodiment of the semiconductor memory device.
  • FIG. 9 is an explanatory diagram of a state transition example when data 0 is written in the third embodiment.
  • FIG. 10 is a configuration circuit diagram of a fourth embodiment of the semiconductor memory device.
  • a P-type transistor and an N-type transistor constituting an inverter in a memory cell are respectively duplexed, and a doubled P-type transistor and an N-type transistor are each provided with a separate well.
  • the layout is arranged as above.
  • the semiconductor memory device of the present invention includes four transistor pairs in which an N-type transistor and a P-type transistor are connected, a connection node between the P-type transistor and the N-type transistor in each transistor pair, and each P-type transistor.
  • Node-to-gate connection wiring that connects the gate of the N-type transistor in a direction that prevents the potential inversion of a node caused by a soft error from propagating to other nodes.
  • Each of the two transistor pairs is duplicated, and one P-type transistor and one N-type transistor in the duplicated transistor pair are placed on separate tools.
  • the four transistor pairs form a loop structure with a total of four stages in the front-rear direction.
  • the second-stage latter stage that is, the second-stage front-stage transistor pair
  • the one transistor pair Can also be a doubled transistor pair.
  • the node-to-gate connection wiring connects the above-mentioned connection node to the gate of the P-type transistor of the subsequent transistor pair and the N-type of the previous transistor pair when viewed from the transistor pair of the above-mentioned transistor pair. It can also be connected to the gate of a transistor.
  • a transistor for receiving an input signal or outputting an output signal can be connected to a connection node between the P-type transistor and the N-type transistor in each of the four transistor pairs.
  • input data is given to two of the connection nodes in one transistor pair that is duplicated among the four pairs of transistors described above, and the other pair of duplicated pairs.
  • Output data can be output from one of the connection nodes in the transistor pair.
  • clocked inverters that receive input data are provided at two connection nodes to which input data is applied, respectively, and an inverter is connected to a connection node that outputs output data.
  • a transistor to which a clock signal is applied to the gate and a transistor to which an inverted signal of the clock is applied to the gate can be connected. And the value of the clock signal that turns on the two transistors connected to the other duplicated pairs can be reversed.
  • FIG. 1 is a configuration circuit diagram of a first embodiment of a semiconductor memory device of the present invention, for example, a static RAM cell or a latch.
  • This figure is a circuit diagram of a semiconductor memory device that is highly resistant to soft errors by doubling two inverters each consisting of a pair of N-type and P-type transistors that make up a RAM cell or latch.
  • transistors 11 and 12 and node CX are connected to their gates, respectively.
  • transistors 11 and 11 are b a b double P-type transistors, and 12 and 12 are double N-type transistors.
  • Jisters 17 and 17 are P-type transistors
  • Nodes C and CX are nodes that are at the H level when the semiconductor memory device stores 1 and 0 as data, respectively, and are called positive nodes and negative nodes, for example.
  • connection point (node) of transistors 11 and 12 and 11 and 12 is connected to bit line BL.
  • connection points of transistors 16 and 17 and 16 and 17 are connected via transistor 18.
  • the word line WL is connected to the gates of the transistors 18 and 19 through the transistor 19 and to the bit line BLX.
  • FIG. 2 is an explanatory diagram of the layout of the doubled transistors in the circuit of FIG.
  • the central P-tool has N-type transistors 12 and 17 on the right side.
  • N-well has P-type transistors 16 and 11 forces S, and the left N-well has P-type transistors 11 and 16.
  • An N-type transistor 17 is arranged.
  • the thick horizontal line in the horizontal direction indicates the poly connection indicating the connection to the node C or CX in FIG. 1, and the thick short lines on the right and left P-wells are the word lines WL. Under these short thick lines are connected transistors 18 and 19 to the bit line BL, or B LX in FIG.
  • the P-type and N-type transistors of the two inverters constituting the latch are each duplexed, and each of the duplexed transistors is replaced with another type of tool.
  • a configuration is used in which the nodes are arranged on a sandwiched tool or separated from each other, and the corresponding nodes are connected to each node of the duplicated transistor.
  • Charge generation due to charged particles that cause soft errors is local, and at the same time, charge is generated on both sides of the doubled transistor region. However, it is unlikely that the charge will cross the barrier between the wells. This makes it possible to increase the critical charge amount of the node, and to reduce the ratio of the charge collection region and the node critical charge amount when charged particles are incident. Thus, resistance against soft errors can be increased.
  • FIG. 3 is a circuit diagram of a second embodiment of the semiconductor memory device.
  • the semiconductor device is basically composed of four pairs of P-type and N-type MOS transistors.
  • a pair of N-type transistor 22 is a corresponding doubled transistor pair. b b
  • transistors 26 and 27 and 26 and 27 there are two pairs of transistors 26 and 27 and 26 and 27.
  • the node C1 connecting the first transistor pair 21 and 22 is a P-type transistor
  • the gate of the transistor 23 is connected to the word line WL a a
  • C2 as a connection node between the P-type 26 and the N-type 27 as the second transistor pair is connected to the gate of the P-type transistor 21 and the gate of the N-type transistor 22,
  • the transistor 28 is connected to the bit line BLXa via the transistor 28, and the gate of the transistor 28 is
  • connection wiring between the node CI-1 C4 and the gate of each transistor corresponds to the node-gate connection means in claim 2 of the present invention.
  • duplexing is performed by the first transistor pair and the third transistor pair as described above, and duplexing is performed by the second transistor pair and the fourth transistor pair. Is done.
  • the node connecting the P-type transistor and the N-type transistor in each transistor pair is connected to the gate of the downstream P-type transistor and the gate of the upstream N-type transistor, respectively. Due to this configuration, even if a charge exceeding the critical charge amount is generated at one node when a charged particle is incident, an error state propagates to the subsequent node or the previous node. Such effects can be further described later.
  • FIG. 4 is an example of the layout of the circuit of FIG. In the same figure, as in Fig. 2, two N_tools are arranged on both sides of the central P_tool, and two P-wells are arranged on the outside. N-type transistors 22 and 27 are placed in the center P-well.
  • N-well on the right side has P-type transistor 21 and 26 forces N-well on the left side has P-type transistor
  • Jisters 21 and 26 are arranged, and the rightmost P-well has an N-type transistor 22 force leftmost
  • An N-type transistor 27 is arranged on the P-well on the side. This arrangement is easy to wire
  • FIG. 5 shows an example of the storage state, ie, the data holding state, in the second embodiment of the semiconductor memory device of FIG.
  • transistor pair 1 and transistor pair 3 and transistor pair 2 and transistor pair 4 are duplicated transistor pairs as described above, and the P-type transistor and N-type transistor in these pairs, respectively.
  • C1 and C3, and C2 and C4 each hold the same value as a duplicated node.
  • nodes C 1 and C 3 are L
  • nodes C 2 and C 4 are forces.
  • the state of each transistor in the transistor pair is either negative indicating OFF, a downward arrow that is going to pull the node to L when it is ON, or an upward arrow that is trying to raise the node potential to H when it is ON. It is indicated by.
  • the voltage state of each node is H indicating a high voltage state
  • M indicating an intermediate potential state
  • nodes C1 and C3 hold H
  • nodes C2 and C4 hold L
  • the state of each transistor pair is indicated by a minus, a downward arrow, or an upward arrow. Has been.
  • the word lines WLa and WLb in FIG. 3 are simultaneously set to the H level, and the bit lines BLa and BLb are set to the L level.
  • WLa and WLb are simultaneously set to H level, and writing is performed by setting bit lines BLXa and BLX b to L level.
  • WLa, BLa, BLXa and WLb, BLb, BLXb sets can be used independently to operate as a storage device with two read ports. By distinguishing between these two sets and giving the same signal as when writing data, it can function as a normal 1-port RAM cell or latch.
  • FIG. 6 and FIG. 7 are explanatory diagrams of state transition examples until a state return when a soft error occurs in the circuit of FIG. 3, that is, when the potential of one node is inverted.
  • the N-type transistor is in a strong state, that is, the state that dominates the operation as a transistor pair with a large size and flowing current.
  • the state transition will be described assuming that when the potential of the node is inverted from H to L, it is easier to recover when the node potential is inverted from L to H.
  • FIG. 6 shows an example of state transition when the potential inversion direction, that is, the potential inversion from H to L, occurs at the node C3.
  • the potential inversion direction that is, the potential inversion from H to L
  • the node C3 includes the gate of the P-type transistor 26 and the gate of the N-type transistor 27.
  • Transistor 27 It will be in the state pulled up to. Transistor 27 is turned off.
  • the P-type transistor 26 is turned off, and the potential of the node C4 is kept at L.
  • FIG. 7 is an example of state transition in the case where the inversion direction of the node potential is less likely to return than in FIG. In this figure, it is assumed that the potential at node C2 in FIG. 3 is inverted to L force at time 0 and to H at time 1 due to a soft error.
  • the N-type transistor 22 is turned on, and the potential of the node C1 is set to L.
  • the state of the transistor to which these nodes are connected changes due to the change in the potentials of the nodes C1 and C3. That is, in the transistor pair 2, the P-type transistor 26 is turned on, the potential of the node C2 is raised to H, and the N-type transistor 27 is turned off. Transistor 26 in transistor pair 4 is on and no
  • N-type transistor 27 is turned off.
  • data writing is reliably performed by giving two inputs (same values) to two nodes at the time of data writing.
  • FIG. 10 is a circuit diagram of a fourth embodiment of the semiconductor memory device.
  • the two transmission gates for data writing in the third embodiment of FIG. 8 are replaced with clocked inverters, and two of the four transistor pairs are P-type transistors in which the clock signal CK is applied to the gates and Inverted signal CKX is applied to the gate. Is connected to the transistor.
  • Is replaced by a clocked inverter consisting of 50, 51, and 52.
  • Transistor pair 2 is connected to transistors 41 and 42, and transistor pair 4
  • transistors 41 and 42 are connected.
  • the clock signal CK force is applied to the gate of the N-type transistor 50 that constitutes the clocked inverter on the input side
  • the inverted signal CKX of the clock is applied to the gate of the P-type transistor 51.
  • the inverted signal CKX of the clock and the P-type transistor 41 are connected to the gate of the N-type transistor 42 connected in series to the transistor pair 2.
  • a The gate of a is supplied with a clock signal CK.
  • the present invention can be used in all industries using various devices using such a semiconductor memory device as an element, as a matter of course, in the manufacturing industry of a semiconductor memory device, for example, a memory cell and a latch. .

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Abstract

　メモリセル、ラッチなどの半導体記憶装置に関し、ソフトエラーに対して高い免疫性を有するメモリセルなどを提供することを目的とする。本発明においてはインバータを構成するＰ型とＮ型のトランジスタが二重化され、二重化されたＰ型とＮ型とのトランジスタがそれぞれ１個ずつ別のウェル上に配置される。また本発明においては、Ｐ型とＮ型とのトランジスタが接続された４個のトランジスタ対と、各トランジスタ対におけるＰ型とＮ型とのトランジスタを接続するノードと、各Ｐ型、Ｎ型トランジスタのゲートとを、ソフトエラーによるあるノードの電位反転の他ノードへの伝播を防止する方向に接続するノード−ゲート間接続配線とを備える。

Description

明 細 書
半導体記憶装置
技術分野
[0001] 本発明は半導体記憶装置の構造に係り、特に半導体の周囲空間に存在するエネ ルギ一粒子の衝突による電荷の発生に伴う半導体ノードの電位の反転、すなわちソ フトエラーに対して高い耐性を有する半導体記憶装置に関する。 背景技術
[0002] 例えば電界効果トランジスタ（MOSFET)におレ、て、 α線などの粒子がトランジスタ のノードに衝突すると電子とホールが生成され、発生した電荷量がノードの臨界電荷 量を超えると電位の反転が起こる。このような誤動作はハードウェアの欠陥のために 生ずるものではなぐソフトエラーと呼ばれる。
[0003] このようなソフトエラーを防止するためには電位の反転が起こる可能性のあるノード に対して静電容量を付加することが有効であるが、大きな値の容量を付加することは 面積的に困難であり、また半導体セルの製造プロセスの追加による容量付カ卩では、 コストの面で不利である。 ECCなどのエラー訂正機能を用いる対策では、処理スピー ドに対するペナルティが大きぐまた比較的大きな単位のデータを扱う RAMに比べ て小さなデータ単位を扱うラッチでは、 ECCは面積的な効率が悪いという問題点があ る。そのようなラッチにおいて三重化を行って多数決論理を用いる場合にも、処理は 比較的単純で小規模なデータ処理には向いているが、三倍以上の面積を必要とす るという問題点がある。
[0004] 近年ウェハのテクノロジーが微細化するにつれて、 RAM以外の通常のラッチであ つてもソフトエラーの発生は無視できないレベルとなっている。このようなソフトエラー の対策についての従来技術として次の文献がある。
特許文献 1：特開平 7 - 7089号公報 「記憶セル」
[0005] この文献には、ラッチを構成する第 1の型 (N型）のトランジスタを 2つの部分に分割 し、第 2の型 (P型）のゥヱルを用いて分離して配置することによって荷電粒子が入射 した場合の収集電荷量とノード容量の比を改善し、ソフトエラー発生率を低減させる 技術が開示されている。し力 ながらソフトエラーを完全に防止するためには N型（N チャネル)だけではなぐ P型 (Pチャネル）のトランジスタに対しても対策を行う必要が ある。また収集電荷量に対するノード容量の比を比較的小さくしても、中性子線に起 因するような大きな電荷が発生した場合には記憶状態が反転してしまうという問題点 は解決できな力、つた。
[0006] 本発明の目的は、ソフトエラーに対して高い免疫性を有する半導体記憶装置、例え ば CMOSスタティック RAMセルや、ラッチを提供することである。
発明の開示
[0007] 本発明の半導体記憶装置においては、インバータを構成する P型と N型とのトラン ジスタがそれぞれ二重化され、該二重化された P型トランジスタと N型トランジスタとが それぞれ 1個ずつ別のゥエル上に配置される。
[0008] また本発明の半導体記憶装置は、 N型トランジスタと P型トランジスタとが接続された 4個のトランジスタ対と、該各トランジスタ対における P型トランジスタと N型トランジスタ との接続ノードと、各 P型、 N型トランジスタのゲートとを、ソフトエラーによって生じた あるノードの電位反転の他ノードへの伝播を防止する方向に接続するノード一ゲート 間接続手段とを備え、また 4個のトランジスタ対が 2個ずつの組に二重化され、この二 重化されたトランジスタ対における P型トランジスタと N型トランジスタとがそれぞれ 1個 ずつ別ゥエルの上に配置される。
[0009] 以上のように本発明によれば、インバータを構成する二重化された P型と N型トラン ジスタ、あるいは N型トランジスタと P型トランジスタとが接続される二重化されたトラン ジスタ対における P型トランジスタと N型トランジスタとがそれぞれ 1個ずつ別ゥヱルの 上に配置されることによって、ソフトエラーに対する免疫性が高められる。また 4個のト ランジスタ対における接続ノードと、各トランジスタとのゲートとが、あるノードにおける 電位反転が他ノードに伝播しない方向に接続されることによって、 1つのノードに大き な電荷が発生しても隣接するノードへのエラー伝播を防止することが可能となる。 図面の簡単な説明
[0010] [図 1]本発明の半導体記憶装置の第 1の実施例の構成回路図である。
[図 2]図 1の回路に対応するレイアウトの説明図である。 [図 3]半導体記憶装置の第 2の実施例の構成回路図である。
[図 4]図 3の回路に対応するレイアウトの説明図である。
[図 5]第 2の実施例におけるデータ記憶状態の例を示す図である。
[図 6]第 2の実施例におけるソフトエラー発生時の状態遷移例（その 1)の説明図であ る。
[図 7]第 2の実施例におけるソフトエラー発生時における状態遷移例（その 2)の説明 図である。
[図 8]半導体記憶装置の第 3の実施例の構成回路図である。
[図 9]第 3の実施例におけるデータ 0書込み時の状態遷移例の説明図である。
[図 10]半導体記憶装置の第 4の実施例の構成回路図である。
発明を実施するための最良の形態
[0011] まず本発明に関して原理的にさらに説明する。本発明においては、例えば記憶セ ル内のインバータを構成する P型と N型のトランジスタとがそれぞれ二重化されて、二 重化された P型トランジスタと N型トランジスタとがそれぞれ 1個ずつ別のゥエル上に配 置されるようなレイアウトが行われる。
[0012] また本発明の半導体記憶装置は、 N型トランジスタと P型トランジスタとが接続された 4つのトランジスタ対と、各トランジスタ対における P型トランジスタと N型トランジスタと の接続ノードと、各 P型、 N型トランジスタのゲートとを、ソフトエラーによって生じたあ るノードの電位反転の他ノードへの伝播を防止する方向に接続するノード一ゲート間 接続配線とを備え、また 4つのトランジスタ対のうちで 2つずつがそれぞれ二重化され たトランジスタ対であり、二重化されたトランジスタ対における P型トランジスタと N型ト ランジスタとがそれぞれ 1個ずつ別ゥヱルの上に配置される。
[0013] そしてこの 4つのトランジスタ対が前後方向に合計 4段のループ構造を形成し、 1つ のトランジスタ対から見て 2段後段、すなわち 2段前段のトランジスタ対と、その 1つの トランジスタ対とが二重化されたトランジスタ対であることもできる。この場合、ノード- ゲート間接続配線が前述の接続ノードを、前述のトランジスタ対のうちで自トランジス タ対から見て後段のトランジスタ対の P型トランジスタのゲート、および前段のトランジ スタ対の N型トランジスタのゲートに接続することもできる。 本発明においては、前述 の 4つのトランジスタ対のそれぞれにおける P型トランジスタと N型トランジスタとの接 続ノードに、それぞれ入力信号を受け取るため、または出力信号を出力するためのト ランジスタが接続されることもできる。
[0014] さらに本発明においては、前述の 4段のトランジスタ対のうちで二重化された 1組の トランジスタ対における前述の接続ノードの 2つに入力データが与えられ、二重化さ れた他の組のトランジスタ対における接続ノードの 1つから出力データが出力されるこ とあできる。
[0015] この場合、入力データが与えられる 2つの接続ノードに入力データを受け取るトラン スミッションゲートをそれぞれ備え、出力データを出力する接続ノードと外部との間に インノ ータを備えることもできる。
[0016] あるいは入力データが与えられる 2つの接続ノードに入力データを受け取るクロック ドインバータをそれぞれ備え、出力データを出力する接続ノードにインバータが接続 され、前述の二重化された他の組のトランジスタ対のそれぞれに、クロック信号がゲー トに与えられるトランジスタとクロックの反転信号がゲートに与えられるトランジスタとが 接続されることもでき、この場合、入力データを受け取るクロックドインバータが動作す るクロック信号の値と、前述の二重化された他の組に接続される 2つのトランジスタが オンとなるクロック信号の値が逆であることもできる。
[0017] 以下本発明の実施形態について図面を用いてさらに詳細に説明する。
図 1は、本発明の半導体記憶装置の第 1の実施例、例えばスタティック RAMセル、 あるいはラッチの構成回路図である。同図は RAMセル、あるいはラッチを構成する N 型トランジスタと P型トランジスタとのペアによって構成される 2つのインバータがそれ ぞれ二重化され、ソフトエラーに対する耐性の高い半導体記憶装置の回路図である
[0018] 図 1においてノード CXがそれぞれゲートに接続されたトランジスタ 11と 12、 11と
a a b
12とは、それぞれ二重化されたインバータであり、したがってトランジスタ 11と 11は b a b 二重化された P型トランジスタ、 12と 12とは二重化された N型トランジスタである。
a b
[0019] 同様にノード Cがそれぞれゲートに接続された P型トランジスタ 16と 16 、 N型トラン a b
ジスタ 17と 17とはそれぞれ二重化されたインバータを構成する P型トランジスタ、お
a b よび N型トランジスタである。なおノード Cと CXはこの半導体記憶装置がデータとして それぞれ 1と 0を記憶する状態において Hレベルとなるノードであり、例えば正ノード、 負ノードと呼ばれる。
[0020] そしてトランジスタ 11と 12、および 11と 12の接続点（ノード）はビットライン BLにト
a a b
ランジスタ 18を介して接続され、同様にトランジスタ 16と 17、 16と 17の接続点はト
a a b b
ランジスタ 19を介してビットライン BLXに接続され、トランジスタ 18と 19とのゲートに は、ワードライン WLが接続されている。
[0021] 図 2は、図 1の回路において二重化されたトランジスタのレイアウトの説明図である。
同図におレヽては、図 1におレヽて二重ィ匕されたトランジスタ 11と 11 、 12と 12、 16と
a b a b a
16、 17と 17とがそれぞれ異なるゥヱル内において、また距離を離して配置されるレ b a b
ィアウトとなっている。
[0022] すなわち図 2において中央の P—ゥヱルには N型トランジスタ 12と 17 、その右側
a a
の N—ゥエルには P型トランジスタ 16と 11力 S、左側の N—ゥエルには P型 11と 16とが
a b a b 配置され、最も右側の P—ゥエルには N型トランジスタ 12、最も左側の P—ゥエルには
b
N型トランジスタ 17が配置されている。
b
[0023] なお図 2において、横方向の長い太い線は図 1におけるノード C、または CXに対す る接続を示すポリ接続を示し、右側と左側の P—ゥエル上の太い短い線はワードライン WLへのポリ接続を示し、これらの短い太い線の下に図 1のビットライン BL、または B LXへの接続トランジスタ 18、および 19が構成されている。
[0024] このように第 1の実施例では、例えばラッチを構成する 2つのインバータの P型、およ び N型のトランジスタをそれぞれ二重化し、二重化されたトランジスタのそれぞれを他 の型のゥヱルをはさんだゥヱル上に配置、あるいは距離を離して配置し、二重化され たトランジスタの各ノードについては対応するノードがそれぞれ接続されるような構成 が用いられる。ソフトエラーの原因となる荷電粒子による電荷発生は局所的なもので あり、同時に二重化されたトランジスタの領域の両方に電荷が発生することは確率的 に少なぐ一方のゥエルの側で電荷が発生しても、その電荷がゥエルの間の障壁を越 える可能性は小さい。これによつてノードの臨界電荷量を大きくすることができ、荷電 粒子の入射時における電荷収集領域とノード臨界電荷量との比を小さくすることによ り、ソフトエラーに対する耐性を高めることができる。
[0025] また図 2のレイアウトでは、二重化されたトランジスタを別のゥエル上に配置するとと もに、 2つのトランジスタを同一のゥエル上に置くときには、例えば正ノード Cにゲート が接続されたトランジスタと負ノード CXにゲートが接続されたトランジスタとを配置す る形式のレイアウトが用いられる。同じゥエル内の P型トランジスタ、あるいは N型トラン ジスタに対応する正ノード Cと負ノード CXとは、状態保持に当って相補的な関係にあ り、同時に蓄電ノードになることはなぐ荷電粒子が入射した際に同時にエラー発生 要因となることはない。
[0026] また図 2において、荷電粒子が入射した際に発生する電荷がゥヱルをまたがって発 生することは少ないと考えられるため、ソフトエラーを引き起こすディフュージョンはセ ルの記憶ノード Cと CXとに対応する 2組のコピートランジスタのうちで 1つだけに生ず る。そのため前述のように収集電荷のノードの容量に対する比が改善され、ソフトエラ 一率を低減させることが可能となる。
[0027] 図 3は、半導体記憶装置の第 2の実施例の回路図である。同図において半導体装 置は P型と N型との MOSトランジスタの 4つのペアによって基本的に構成される。同 図において、 P型トランジスタ 21と N型トランジスタ 22とのペアと、 P型トランジスタ 21 a a
と N型トランジスタ 22とのペアとは、対応する二重化されたトランジスタペアである。 b b
同様にトランジスタ 26と 27とで構成されるペアと、 26と 27とで構成されるペアは二
a a b b
重化されたトランジスタペアである。
[0028] そして例えば第 1のトランジスタペア 21と 22とを接続するノード C1は P型トランジス
a a
タ 26のゲート、および N型トランジスタ 27のゲートに接続されるとともに、トランジスタ a b
23によってビットライン BLaと接続され、トランジスタ 23のゲートにはワードライン WL a a
aが接続される。
[0029] 同様に第 2のトランジスタのペアとしての P型の 26と N型の 27との接続ノードとして の C2は、 P型トランジスタ 21 のゲートと、 N型トランジスタ 22のゲートとに接続され、
b a
またトランジスタ 28を介してビットライン BLXaに接続され、トランジスタ 28のゲートは
a a
ワードライン WLaに接続されている。第 3のトランジスタペアにおけるノード C3と、第 4 のトランジスタペアにおけるノード C4についても同様の接続がなされている。なおこ のようなノード CI一 C4と各トランジスタのゲートとの接続配線が本発明の請求の範囲 の 2におけるノード一ゲート間接続手段に相当する。
[0030] 第 2の実施例ではこのように第 1のトランジスタペアと第 3のトランジスタペアとによつ て二重化が行われ、また第 2のトランジスタペアと第 4のトランジスタペアとによって二 重化が行われる。そしてそれぞれのトランジスタペアにおける P型トランジスタと N型ト ランジスタとを接続するノードは、それぞれ後段の P型トランジスタのゲートと前段の N 型トランジスタのゲートに接続される構成となっており、このような構成を有することに よって荷電粒子の入射時に 1つのノードに臨界電荷量を超えた電荷が発生しても後 段のノード、あるいは前段のノードにエラー状態が伝播しに《なり、ソフトエラー耐性 をさらに高めることができるが、そのような効果についてはさらに後述する。
[0031] 図 4は、図 3の回路のレイアウトの例である。同図においては図 2におけると同様に 中央の P_ゥヱルの両側に 2つの N_ゥヱルが配置され、さらにその外側に 2つの P—ゥ エルが配置されている。中央の P—ゥエルには N型トランジスタ 22と 27とが配置され
a a
、右側の N—ゥエルには P型トランジスタ 21と 26力 左側の N—ゥエルには P型トラン
b b
ジスタ 21と 26が配置され、最も右側の P—ゥエルには N型トランジスタ 22力 最も左
a a b
側の P—ゥエルには N型トランジスタ 27が配置されている。この配置例は配線の容易
b
さや、面積を小さくする上で適切な配置の 1つの具体例である。
[0032] 図 5は、図 3の半導体記憶装置の第 2の実施例における記憶状態、すなわちデータ 保持状態の例を示す。同図におレ、て前述のようにトランジスタペア 1とトランジスタぺ ァ 3、およびトランジスタペア 2とトランジスタペア 4とはそれぞれ二重化されたトランジ スタペアであり、これらのペア内の P型トランジスタと N型トランジスタとの接続ノードの うち、 C1と C3、 C2と C4とがそれぞれ二重化されたノードとして同じ値を保持すること になる。
[0033] 図 5において記憶装置、例えばメモリとしてデータ 0を保持するときにはノード C1と C3が L、ノード C2と C4力 となる。トランジスタペアを構成する各トランジスタの状態 はオフを示すマイナス、オンでノードを Lに引き下げようとしている下向きの矢印、ある いはオンでノードの電位を Hに引き上げようとしている上向きの矢印のいずれかで示 されている。各ノードの電圧状態は、高電圧状態を示す H、中間電位状態を示す M、 低電圧状態を示す Lのレ、ずれかで示されてレヽる。
[0034] メモリとしてデータ 1を保持するときにはノード C1と C3は H、ノード C2と C4は Lを保 持し、各トランジスタペアの状態はマイナス、下向きの矢印、あるいは上向きの矢印の いずれかで示されている。
[0035] 図 5でデータ 0を書き込むためには図 3でワードライン WLa、および WLbを同時に Hレベルとし、ビットライン BLa、および BLbを Lレベルとすれば良レ、。またデータ 1を 書き込むには WLa、 WLbを同時に Hレベルにするとともに、ビットライン BLXa、 BLX bを Lレベルに設定することによって書き込みが行われる。データの読出し時には WL a、 BLa、 BLXaと、 WLb、 BLb、 BLXbのそれぞれのセットを独立して用いることによ つて 2つのリードポートを持つ記憶装置としても動作させることができる。これらの 2つ のセットを区別せず、データの書き込み時と同様に同一の信号を与えるようにするこ とによって、通常の 1ポート RAMセル、あるいはラッチとして機能させることができる。
[0036] 図 6、図 7は、図 3の回路においてソフトエラー発生時、すなわち 1つのノードの電位 が反転した場合の状態復帰までの状態遷移例の説明図である。本実施形態では、ト ランジスタペアを構成する P型トランジスタと N型トランジスタのうちで、 N型トランジス タが強い状態、すなわちサイズや流れる電流が大きぐトランジスタペアとしての動作 を支配するような状態となっており、ノードの電位が Hから Lに反転したときに Lから H に反転したときより復帰しやすい状態となっているものとして状態遷移を説明する。
[0037] 図 6は、そのように復帰しやすい電位の反転方向、すなわち Hから Lへの電位の反 転がノード C3で起こった場合の状態遷移の例を示す。同図において時刻 0では図 5 で示す "1 "保持時の状態であり、ソフトエラーによって時刻 1にノード C3の電位がしに 反転したものとする。
[0038] ノード C3は、図 3において P型トランジスタ 26のゲートと、 N型トランジスタ 27のゲ
b a ートに接続されており、時刻 2においてトランジスタ 26はオンでノード C4の電位を H
b
に引き上げる状態となる。またトランジスタ 27はオフとなる。
a
[0039] その後時刻 3で C3の電位が復旧に向かうが、トランジスタペア 2側のトランジスタ 26
a と 27とはともにオフの時間が長いため、ノード C2では電位の変化がほとんど起きず 、またトランジスタペア 4側ではトランジスタ 26がオンとなってノード C4の電位を Hに 引き上げようとしているにもかかわらず、 N型トランジスタ 27もオンであって、逆にノー
b
ド C4の電位を Lに引き下げようとしているためノード C4の電位変化も緩慢である。従 つてエラーノード C3の復旧が早くなされ、時亥 に示すようにノード C3の電位は Hに 復旧し、 N型トランジスタ 27はオンとなってノード C2を Lに引き下げる状態となる。ま
a
た P型トランジスタ 26はオフとなり、ノード C4の電位は Lに保たれる。
b
[0040] 図 7は、ノードの電位の反転方向が図 6におけるよりも復帰しにくい、 Lから Hへの方 向の場合の状態遷移の例である。同図において、図 3のノード C2の電位が時刻 0の L力 、時刻 1で Hにソフトエラーによって反転したものとする。
[0041] 時刻 2においてノード C2の電位がゲートに与えられる P型トランジスタ 21はオフと
b
なり、また N型トランジスタ 22はオフ状態力、らオン状態となって、ノード C1の電位を L
a
に引き下げる状態となる。ここで通常はソフトエラーによって電位が反転したノード C2 における復旧の方が早く行われる力 図 6よりも復帰の傾向が弱いため、 C2の電位 の復旧の前にノード C1の電位が反転したものとする。時刻 3においてノード C2の電 位は Hと Lの中間の Mであり、ノード C1の電位は Lに反転する力 トランジスタペア 1 を構成する P型トランジスタ 21と N型トランジスタ 22とはともにオンとなっており、ノー
a a
ド CIの電位変化は緩慢となる。
[0042] ここでは前述のように N型トランジスタが強いものと仮定しており、時刻 4においてノ ード C1と C2とはともに N型トランジスタの動作によってその電位が Lに向力い、時刻 5 において図 6における時刻 2に相当するパターンとなる。すなわち図 6の時刻 2と図 7 の時刻 5では、トランジスタペア 3および 4と、トランジスタ 1および 2の状態を入れ換え ることによって全く同じ状態となる。図 3においてトランジスタペア 1と 3、トランジスタぺ ァ 2と 4はそれぞれ二重化されたトランジスタペアに相当するため、トランジスタペア 1 と 3、および 2と 4の間で状態データを交換しても全体的動作は全く同様である。した 力 Sつてその後の状態遷移は図 6の時刻 2から時刻 4のように行われ、最終的に図 7の 時亥 IJOにおける状態への状態遷移が行われることになる。
[0043] すなわち、第 2の実施例ではあるノードに、例えば中性子線によって大きな電荷が 発生して電位が反転しても、その影響が隣接ノードに及ぶ可能性は極めて小さくなる 図 8は、半導体記憶装置の第 3の実施例の回路図である。同図において記憶装置 、例えばラッチの基本的な構成要素である 4つのトランジスタペアについては図 3に おけると同様の構成である力 ノード C1と C3とにそれぞれ入力を与えるためのトラン スミッションゲート 30、 30と、ノード C4から出力を取り出すためのインバータ 31を備
a b
えている点が異なっている。この回路では図 3におけると同様に、例えばノード Cl、 C 3にデータ 0を与える、すなわちノード C1と C3を Lにドライブすることによって図 5にお ける" 0"保持時の状態とすることができる。
[0044] 図 9は、この" 0"書き込み時の状態遷移の例である。同図において時刻 0では、図 5 における "1"保持時の状態となっており、この状態でノード C1と C3を時刻 1で Lにドラ イブすることによって" 0"状態の書き込みが行われる。
[0045] すなわち時刻 2において、ノード C1と C3の電位の変化によってこれらのノードが接 続されたトランジスタの状態が変化する。すなわちトランジスタペア 2においては、 P型 トランジスタ 26がオンとなり、ノード C2の電位を Hに引き上げようとし、また N型トラン ジスタ 27はオフとなる。トランジスタペア 4におけるトランジスタ 26はオンとなり、ノー
a b ド C4の電位を Hに引き上げようとし、 N型トランジスタ 27はオフとなる。
b
[0046] 時刻 3においてノード Cl、および C3の電位はドライブされた値のままであり、両端 のノード、すなわち C2と C4のノードの電位が Lから Hに反転する。これによつて時刻 4では、トランジスタペア 1の P型トランジスタ 21はオフになり、 N型トランジスタ 22は
a a オンでノード CIを電位 Lに引き下げようとする。またトランジスタペア 3における P型ト ランジスタ 21はオフとなり、 N型トランジスタ 22はオンとなって、ノード C3の電位を L
b b
に引き下げようとする。これによつて動作は安定し、図 5における" 0"保持時の状態へ の遷移が終了する。
[0047] すなわち、第 2、第 3の実施例では、データの書込み時に 2個の入力（同一値）を 2 つのノードに与えることによってデータ書込みが確実に行われる。
図 10は半導体記憶装置の第 4の実施例の回路図である。この実施例は図 8の第 3 の実施例におけるデータ書き込み用の 2つのトランスミッションゲートをクロックドイン バータに置き換え、 4つのトランジスタペアのうちの 2つにクロック信号 CKがゲートに 与えられる P型トランジスタと、クロックの反転信号 CKXがゲートに与えられる N型トラ ンジスタとが接続されたものである。
[0048] すなわち図 10においては、図 8におけるトランスミッションゲート 30、 30がそれぞ
a b
れトランジスタ 50、 51、および 52によって構成されるクロックドインバータ、トランジ
a a a
スタ 50、 51、および 52によって構成されるクロックドインバータに置き換えられ、ま b b b
たトランジスタペア 2に対してトランジスタ 41と 42が接続され、またトランジスタペア 4
a a
に対してトランジスタ 41と 42が接続されている。
b b
[0049] 図 10において、例えば入力側のクロックドインバータを構成する N型トランジスタ 50 のゲートにはクロック信号 CK力 また P型トランジスタ 51のゲートにはクロックの反転 信号 CKXが与えられている。これに対して、例えばトランジスタペア 2に直列に接続 される N型トランジスタ 42のゲートにはクロックの反転信号 CKX、 P型トランジスタ 41
a a のゲートにはクロック信号 CKが与えられている。
[0050] これによつて入力側のクロックドインバータが動作して、ノード C1と C3に書き込みデ ータが与えられるときには、隣接ノード C2と C4とに接続されるトランジスタペアが動作 しない状態となる。例えば図 9で説明したようにデータ書込みの場合には、当然隣接 ノードのトランジスタからの影響がある力 図 10の第 4の実施例ではその影響を遮断 することによって動作スピードを早くすることが可能となる。
産業上の利用可能性
[0051] 本発明は半導体記憶装置、例えばメモリセルやラッチなどの製造産業は当然のこと として、このような半導体記憶装置を素子として用いた各種の装置を使用するすべて の産業において利用可能である。

Claims

請求の範囲
[1] インバータを構成する P型と N型のトランジスタとがそれぞれ二重化され、
該二重化された P型トランジスタと N型トランジスタとがそれぞれ 1個ずつ別ゥヱル上 に配置されることを特徴とする半導体記憶装置。
[2] N型トランジスタと P型トランジスタとが接続された 4つのトランジスタ対と、
該各トランジスタ対における N型トランジスタと P型トランジスタとの接続ノードと、各
N型、 P型トランジスタのゲートとを、ソフトエラーによって生じたあるノードの電位の反 転の他ノードへの伝播を防止する方向に接続するノード ゲート間接続手段とを備え ることを特徴とする半導体記憶装置。
[3] 前記 4つのトランジスタ対が前後方向に計 4段のループ構造を形成し、 1つのトラン ジスタ対から見て 2段後段、すなわち 2段前段のトランジスタ対と、該 1つのトランジス タ対とが二重化されたトランジスタ対であることを特徴とする請求の範囲 2記載の半導 体記憶装置。
[4] 前記ノード ゲート間接続手段が、前記接続ノードを前記トランジスタ対のうちで、 自 トランジスタ対から見て後段のトランジスタ対の P型トランジスタのゲート、および前段 のトランジスタ対の N型トランジスタのゲートに接続することを特徴とする請求の範囲 3 記載の半導体記憶装置。
[5] 前記二重化されたトランジスタ対における P型トランジスタと N型トランジスタとが、そ れぞれ 1個ずっ別ゥエル上に配置されることを特徴とする請求の範囲 3記載の半導体 記憶装置。
[6] 前記 4つのトランジスタ対のそれぞれにおける前記接続ノードに、それぞれ入力信 号受け取り、または出力信号出力のためのトランジスタが接続されることを特徴とする 請求の範囲 3記載の半導体記憶装置。
[7] 前記 4段のトランジスタ対のうちで、前記二重化された 1組のトランジスタ対における 前記接続ノードの 2つに入力データが与えられ、二重化された他の組のトランジスタ 対における前記接続ノードから出力データが出力されることを特徴とする請求の範囲 3記載の半導体記憶装置。
[8] 前記入力データが与えられる 2つの接続ノードに入力データを受け取るトランスミツ シヨンゲートをそれぞれ備え、
前記出力データを出力する接続ノードと外部との間にインバータを備えることを特 徴とする請求の範囲 7記載の半導体記憶装置。
[9] 前記入力データが与えられる 2つの接続ノードに入力データを受け取るトランスミツ シヨンゲートがそれぞれ接続され、
前記出力データを出力する接続ノードにインバータが接続され、
前記二重化された他の組のトランジスタ対のそれぞれに、クロック信号がゲートに与 えられるトランジスタと、クロックの反転信号がゲートに与えられるトランジスタとが接続 されることを特徴とする請求の範囲 7記載の半導体記憶装置。
[10] 前記入力データを受け取るクロックドインバータが動作するクロック信号の値と、前 記二重化された他の組のトランジスタ対に接続される 2つのトランジスタがオンとなるク ロック信号の値が逆であることを特徴とする請求の範囲 9記載の半導体記憶装置。
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