JP2008085235A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置のソフトエラー耐性を高める。
【解決手段】第１導電型の半導体層に形成された第２導電型の拡散層により形成された第２導電型のトランジスタと、第２導電型の半導体層に形成された第１導電型の拡散層により形成された第１導電型のトランジスタからなる少なくとも２つのインバータ回路を備えた半導体装置において、第２導電型の拡散層は、素子分離領域により隔てられた複数の領域に分割され、第１金属配線により接続されており、第１導電型の拡散層は、素子分離領域により隔てられた複数の領域に分割され、第２金属配線により接続されていること特徴とする半導体装置を提供することにより上記課題を解決する。
【選択図】図２

Description

本発明は、半導体装置に関するものであり、特に、インバータ回路をクロス配線することでデータ（電位）を保持し、蓄積する方式を持つスタティックランダムアクセスメモリ（ＳＲＡＭ）や、ロジック回路におけるフリップ・フロップ回路等の技術分野に関するものである。

フリップ・フロップ回路により構成されているＳＲＡＭは、特許文献１に開示されているように、Ｐ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＮ型ＭＯＳトランジスタにより構成された２つのインバータ回路からなり、このインバータ回路は、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタのドレイン同士、ゲート同士を接続し、各々のソースは、各々ＶＤＤ電源電位、ＧＮＤ接地電位に接続し、このような構成のインバータ回路をクロス結線し、各々のインバータ回路には、Ｎ型トランジスタを接続したものがある。

この構成のＳＲＡＭにおいて、一方のノードがハイレベルであるときを「１」とし、ローレベルであるときを「０」とすることにより、２値の情報（電位）を記憶することができる。

ところで、このようなＳＲＡＭ等の半導体装置においては、パッケージやハンダ等に微量に含まれるＵ、Ｔｈといった放射性元素から放出されるα線が、半導体素子内部に入射し、数多の電子−ホール対を発生させ、この影響により記憶されていた情報（電位）が反転してエラーとなる現象が知られている。このようなエラーは、信号を書き直すことにより回復し、一過性の誤動作であることから、ソフトエラーと呼ばれている。

具体的には、導電体である金属においては、内部における電位が一定であるため、α線により生成された電子やホールが移動することはない。また、絶縁体においては、α線により生成された電子やホールは、絶縁体内では移動することができない。

しかしながら、ＰＮ接合のある半導体では、ＰＮ接合に逆バイアスとなる電圧が印加されていれば、α線が透過した際に生成される電子やホールは、電子は正電極に、ホールは負電極に移動しノイズ電流となる。従って、半導体、特にＰＮ接合領域の近傍における領域において、ソフトエラーの問題が生じやすい。

ところで、近年においてはパッケージ材やハンダに含まれる放射性元素を除去する技術が進み、α線に起因するソフトエラーに関しては、以前と比較して問題は少なくなってきた。一方、新たに、宇宙線に含まれる中性子線がソフトエラーの発生の原因として注目されている。これは、地上に降り注ぐ宇宙線に含まれる中性子線が、Ｓｉ等の半導体材料に入射し内部に存在しているＳｉ等の原子と衝突することにより、原子核が破壊されて高エネルギーの二次粒子を発生し、この二次粒子が半導体内を通過することによりα線と同様に電子−ホール対を生成し、ソフトエラーを発生させるのである。

この中性子線に起因するソフトエラーが、α線に起因するソフトエラーと異なるのは、単位長さ当りに発生する電子−ホール対の密度がα線の１０倍程度と大きいことである。この中性子線は、地上からの高度が高くなる程多くなることから、航空機等に搭載されるＳＲＡＭ等の半導体装置では、特に問題となる。

又、α線の場合は、その発生源が特定されており、発生源となる元素を排除することや、外部から入射するものに関しては、シールド等により対応することが可能であり対処法も明確である。しかしながら、中性子線の場合は、主に宇宙線に含まれているものであり、外部から入射するものであるが、α線と比較して透過力は極めて高く、シールドすることは不可能に近い。よって、明確な対策は存在していないのである。

更に、半導体装置は、微細化により集積度は向上の一途を辿っており、微細化すればするほど、ソフトエラーに対する耐性は低くなる傾向にある。よって、この問題は今後重要視される可能性があるものと考えられる。

特許文献１、２においては、ソフトエラー耐性の強化された半導体装置に関する発明が開示されている。
特開平７−２６３５７７号公報 特開２００５−１２３２８５号公報

本発明は、上記状況に鑑みてなされたものであり、α線や中性子線等に起因するソフトエラー耐性の高い半導体装置を提供するものである。

本発明の一態様に係る半導体装置は、第１導電型の半導体層に形成された第２導電型の拡散層によりソース及びドレインが形成され、前記拡散層上に絶縁膜を介しゲートが形成された第２導電型のトランジスタと、第２導電型の半導体層に形成された第１導電型の拡散層によりソース及びドレインが形成され、前記拡散層上に絶縁膜を介しゲートが形成された第１導電型のトランジスタと、からなる少なくとも２つのインバータ回路を備えた半導体装置において、前記第２導電型のトランジスタを構成するための前記第２導電型の拡散層は、前記第１導電型の半導体基板に形成された素子分離領域により隔てられた複数の領域に分割され、前記分割された第２導電型の拡散層の領域は第１金属配線により接続されており、前記第１導電型のトランジスタを構成するための前記第１導電型の拡散層は、前記第２導電型の半導体層に形成された素子分離領域により隔てられた複数の領域に分割され、前記分割された第１導電型の拡散層の領域は第２金属配線により接続されていること特徴とする。

本発明によれば、半導体装置において、形成されるトランジスタの拡散領域を分割させることにより、各々の拡散領域におけるソフトエラーによる影響を軽減させることができるため、α線や中性子線等に起因するソフトエラー耐性を高めることができる。

〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。

図１は、本実施の形態における半導体装置であるフリップ・フロップ回路のラッチ部の回路図である。

図１に示すように、Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２によりインバータ回路１が構成されている。具体的には、Ｐ型ＭＯＳトランジスタ１１のドレインとＮ型トランジスタ１２のドレインとが互いに接続され、インバータ回路１の出力となる。Ｐ型トランジスタ１１のソースは、電源電位ＶＤＤに接続され、Ｎ型トランジスタ１２のソースは、接地電位ＧＮＤに接続されている。また、Ｐ型ＭＯＳトランジスタ１１のゲートとＮ型トランジスタ１２のゲートは互いに接続され、インバータ回路１における信号の入力となる。

一方、Ｐ型ＭＯＳトランジスタ１３、Ｐ型ＭＯＳトランジスタ１４、Ｎ型ＭＯＳトランジスタ１５、Ｎ型ＭＯＳトランジスタ１６が直列に接続されてラッチフィードバックインバータ回路２が構成される。具体的には、Ｐ型ＭＯＳトランジスタ１３とＰ型ＭＯＳトランジスタ１４とは直列に接続され、Ｐ型ＭＯＳトランジスタ１３のソースは、電源電位ＶＤＤに接続されている。Ｎ型ＭＯＳトランジスタ１５とＮ型ＭＯＳトランジスタ１６とは直列に接続され、Ｎ型ＭＯＳトランジスタ１６のソースは、接地電位ＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタ１４のドレインとＮ型ＭＯＳトランジスタ１５のドレインとが接続されており、ラッチフィードバックインバータ回路２の出力となる。また、Ｐ型ＭＯＳトランジスタ１４のゲートと、Ｎ型ＭＯＳトランジスタ１５のゲートは、それぞれ相補的なクロック信号である／ＣＬＫ、ＣＬＫに接続されている。Ｐ型ＭＯＳトランジスタ１３のゲートとＮ型ＭＯＳトランジスタ１６のゲートは互いに接続され、ラッチフィードバックインバータ回路２の入力となる。このようなラッチフィードバックインバータ回路２をクロックドインバータ回路と呼ぶ。

ラッチフィードバックインバータ回路２の出力、即ち、Ｐ型ＭＯＳトランジスタ１４とＮ型ＭＯＳトランジスタ１５のドレインは、インバータ回路１の入力、即ち、Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２のゲートと接続されており、記憶ノード１７を形成している。また、インバータ回路１の出力、即ち、Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２のドレインは、ラッチフィードバックインバータ回路２の入力、即ち、Ｐ型ＭＯＳトランジスタ１３とＮ型ＭＯＳトランジスタ１６のゲートに接続されており、記憶ノード１８を形成している。以上の構成により、記憶ノード１７、１８が形成されたフリップ・フロップ回路となる。

この構成において、Ｐ型ＭＯＳトランジスタ１４のゲートと、Ｎ型ＭＯＳトランジスタ１５のゲートの各々に、相補的なクロック信号／ＣＬＫ、ＣＬＫとして、「Ｌ」レベル（ＧＮＤ）、「Ｈ」レベル（ＶＤＤ）となる信号を入力した状態において、記憶ノード１７が、「Ｈ」レベル（ＶＤＤ）であると、記憶ノード１８は、「Ｌ」レベル（ＧＮＤ）となり、この状態が保持される。ここで、「Ｈ」レベル（ＶＤＤ）を「１」とし、「Ｌ」レベル（ＧＮＤ）を「０」とすると、２値の情報が記憶される。

次に、図１に示す回路において、本実施の形態における基板における素子の配置について説明する。図２に、本実施の形態におけるフリップ・フロップ回路のラッチ部の上面図を示し、図３に、図２における線３Ａ−３Ｂにおける断面図を示す。

図３に示すように、Ｐ型半導体層であるＰ型シリコン基板２７の一部に、Ｎ型半導体層２８を形成し、更に、Ｐ型シリコン基板２７においてＮ型拡散層３２ａ、３２ｂを形成し、Ｎ型半導体層２８を形成した領域には、Ｐ型拡散層３１ａ、３１ｂを形成し、Ｎ型拡散層３２ａ、３２ｂ、Ｐ型拡散層３１ａ、３１ｂは各々、酸化膜等により形成された素子分離領域（ＳＴＩ）２９により分離されている。

図２に示すように、インバータ回路１は、Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２により構成されているが、Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２のゲート電極３０ａ、３０ｂ、３０ｃは、金属配線３８により接続されており、インバータ回路１の入力となっている。また、Ｐ型拡散層３１ａ、３１ｂに形成されるＰ型ＭＯＳトランジスタ１１のドレイン領域と、Ｎ型拡散層３２ａ、３２ｂに形成されるＮ型ＭＯＳトランジスタ１２のドレイン領域とは、金属配線３７により接続されてインバータ回路１の出力となっている。

また、ラッチフィードバックインバータ回路２は、Ｐ型ＭＯＳトランジスタ１３、Ｐ型ＭＯＳトランジスタ１４、Ｎ型ＭＯＳトランジスタ１５、Ｎ型ＭＯＳトランジスタ１６から構成されている。Ｐ型ＭＯＳトランジスタ１３のソースはインバータ回路１のＰ型ＭＯＳトランジスタ１１のソースと共通のＰ型拡散層３１ａ、３１ｂにより形成されており、電源電圧ＶＤＤに接続されている。また、Ｎ型ＭＯＳトランジスタ１６のソースはインバータ回路１のＮ型ＭＯＳトランジスタ１２のソースと共通のＮ型拡散層３２ａ、３２ｂにより形成されており、接地電圧ＧＮＤに接続されている。

Ｐ型ＭＯＳトランジスタ１３のゲート３３ａ、３３ｂと、Ｎ型ＭＯＳトランジスタ１６のゲート３６ａ、３６ｂとは、金属配線３７により接続されており、ラッチフィードバックインバータ回路２の入力となっている。また、金属配線３７は、上述したインバータ回路１の出力であるＰ型ＭＯＳトランジスタ１１のドレイン領域であるＰ型拡散層３１ａ、３１ｂと、Ｎ型ＭＯＳトランジスタ１２のドレイン領域であるＮ型拡散層３２ａ、３２ｂとも接続されている。

Ｐ型ＭＯＳトランジスタ１４のゲート電極３４ａ、３４ｂと、Ｎ型ＭＯＳトランジスタ１５のゲート電極３５ａ、３５ｂは、相補的なクロック信号である／ＣＬＫ、ＣＬＫに各々接続されている。

また、Ｐ型拡散層３１ａ、３１ｂに形成されたＰ型ＭＯＳトランジスタ１４のドレイン領域と、Ｎ型拡散層３２ａ、３２ｂに形成されたＮ型ＭＯＳトランジスタ１５のドレイン領域とは、金属配線３８により接続されてラッチフィードバックインバータ回路２の出力となっている。金属配線３８は、インバータ回路１の入力であるＰ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２のゲート電極３０ａ、３０ｂ、３０ｃと接続されている。

以上より、インバータ回路１の出力はラッチフィードバックインバータ回路２の入力と接続され、ラッチフィードバックインバータ回路２の出力は、インバータ回路１の入力と接続されており、相補的な電位保持型記憶回路を構成している。

図２、図３に示すように、インバータ回路１におけるＰ型ＭＯＳトランジスタ１１、ラッチフィードバックインバータ回路２におけるＰ型ＭＯＳトランジスタ１３、Ｐ型ＭＯＳトランジスタ１４におけるドレイン、ソース領域を構成するＰ型拡散層３１ａ、３１ｂは、２つに分割された領域からなるものであり、Ｐ型拡散層３１ａと３１ｂの間には、素子分離領域（ＳＴＩ）２９が形成されている。

また、インバータ回路１におけるＮ型ＭＯＳトランジスタ１２、ラッチフィードバックインバータ回路２におけるＮ型ＭＯＳトランジスタ１５、Ｎ型ＭＯＳトランジスタ１６におけるドレイン、ソース領域を構成するＮ型拡散層３２ａ、３２ｂは、２つに分割された領域からなり、Ｎ型拡散層３２ａと３２ｂの間には、素子分離領域（ＳＴＩ）２９が形成されている。

更に、Ｐ型拡散層３１ａ、３１ｂとＮ型拡散層３２ａ、３２ｂとの間にも、素子分離領域（ＳＴＩ）２９が形成されている。

図９、図１０に示すようにＰ型半導体基板２２７にＮ型半導体層２２８が形成され、Ｐ型半導体基板２２７上には単一のＮ型拡散層２３２が形成され、Ｎ型半導体層２２８にはＰ型拡散層２３１が形成された通常の構成に対して、Ｐ型拡散層とＮ型拡散層を各々、Ｐ型拡散層３１ａ、３１ｂとＮ型拡散層３２ａ、３２ｂの領域に分割することで、拡散層の総面積や体積は同じでありながら、個々の拡散層の面積は分割により縮小するため、拡散層全体としてもα線や中性子線により生成された電子−ホール対により生じたノイズ電荷の流入量を低下させることができる。また、分割した個々の拡散層の配置の間隔を広げることにより、同一のα線や中性子線により生成された電子−ホール対により生じたノイズ電荷が、分割した拡散層へ同時に流入する確率を減少させることができ、拡散層全体としてノイズ電荷の流入量が減少するので、ソフトエラーに対する耐性を向上させることができるのである。

尚、本実施の形態とは異なり、図１に示す構成の回路において、各々の拡散層を分割しない場合と比較して、本実施の形態における素子構成の方が、ソフトエラーの発生が低下したことが確認された。即ち、図９、図１０に示すように、Ｐ型半導体基板２２７にＮ型半導体層２２８が形成され、Ｐ型半導体基板２２７上には、単一のＮ型拡散層２３２が形成され、Ｎ型半導体層２２８には、Ｐ型拡散層２３１が形成された構成の素子と、図２、図３に示す本実施の形態における構成の素子と比較したところ、本実施の形態の形態における構成の素子の方が、ソフトエラー耐性が高いことが解かったのである。

〔第２の実施の形態〕
次に、第２の実施の形態における素子の配置について説明する。本実施の形態では、第１の実施の形態と同様の図１に示す回路における別の構成の素子の配置である。図４に、本実施の形態におけるフリップ・フロップ回路のラッチ部の上面図を示し、図５に、図４における線５Ａ−５Ｂにおける断面図を示す。

図５に示すように、Ｐ型半導体層であるＰ型シリコン基板２７の一部に、Ｎ型半導体層２８を形成したものに、更に、Ｐ型シリコン基板２７においてＮ型拡散層３２ａ、３２ｂ、３２ｃを形成し、Ｎ型半導体層２８を形成した領域には、Ｐ型拡散層３１ａ、３１ｂ、３１ｃを形成し、Ｎ型拡散層３２ａ、３２ｂ、３２ｃ、Ｐ型拡散層３１ａ、３１ｂ、３１ｃは各々、酸化膜等により形成された素子分離領域（ＳＴＩ）２９により分離されている。

本実施の形態では、第１の実施の形態と同様に、Ｎ型拡散層３２ａ、３２ｂ、Ｐ型拡散層３１ａ、３１ｂは、それぞれの領域において金属配線３７、３８により接続されているが、Ｎ型拡散層３２ｃは、逆バイアスとなるＶＤＤ電源電位に接続されており、Ｐ型拡散層３１ｃは、逆バイアスとなるＧＮＤ接地電位に接続されている。

このように、逆バイアスとなる電位に接続することにより、α線や中性子線が入射して、ノイズ電荷となる電子がＰ型シリコン基板２７内で生成された場合、電子はＮ型拡散層３２ａ、３２ｂだけでなく、逆バイアスとなるＶＤＤ電源電位に接続されたＮ型拡散層３２ｃにも収集される。従って、α線や中性子線が入射した際に、Ｐ型シリコン基板２７内で生成された電子が、Ｎ型拡散層３２ａ、３２ｂに流入する確率を低下させることができ、ソフトエラー耐性を高めることができる。

また、Ｎ型半導体層２８内で生成されたホールは、Ｐ型拡散層３１ａ、３１ｂだけでなく、逆バイアスとなるＧＮＤ接地電位に接続されたＰ型拡散層３１ｃにも収集される。従って、α線や中性子線が入射した際に、Ｎ型半導体層２８内で生成されたホールは、Ｐ型拡散層３１ａ、３１ｂに流入する確率を低下させることができ、ソフトエラー耐性を高めることができる。

以上より、本実施の形態では、より一層ソフトエラー耐性の高い素子構造となる。尚、図４、図５に示すように、ＶＤＤ電源電位の逆バイアスが印加されるＮ型拡散層３２ｃは、Ｎ型ＭＯＳトランジスタのソース、ドレイン領域となるＮ型拡散層３２ａと３２ｂとの間に形成することが好ましい。このような構成とすることにより、Ｎ型拡散層３２ａとＮ型拡散層３２ｂの形成される領域の間隔をより広げることができるため、同一のα線や中性子線により生成されたホールが、Ｎ型拡散層３２ａとＮ型拡散層３２ｂの双方に流入する確率を低下させることが可能となり、更に、生成された電子のうち、Ｎ型拡散層３２ａ、３２ｂへ流入する可能性のあるものをより多く、逆バイアスに印加されているＮ型拡散層３２ｃで吸収することができるため、ソフトエラー耐性を更に高めることができるからである。

同様に、ＧＮＤ接地電位の逆バイアスが印加されるＰ型拡散層３１ｃは、Ｐ型ＭＯＳトランジスタのソース、ドレイン領域となるＰ型拡散層３１ａと３１ｂとの間に形成することが好ましい。Ｐ型拡散層３１ａとＰ型拡散層３１ｂの形成される領域の間隔をより広げることができるため、同一のα線や中性子線により生成された電子が、Ｐ型拡散層３１ａとＰ型拡散層３１ｂと双方に流入する確率を低下させることが可能となり、更に、生成された電子のうち、Ｐ型拡散層３１ａ、３１ｂへ流入する可能性のあるものをより多く、逆バイアスに印加されているＰ型拡散層３１ｃで吸収することができるため、ソフトエラー耐性を更に高めることができるからである。

〔第３の実施の形態〕
次に、第３の実施の形態における素子の配置について説明する。本実施の形態は、第１の実施の形態と同様の図１に示す回路における別の構成の素子の配置であり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた場合の実施の形態である。図２に本実施の形態におけるフリップ・フロップ回路のラッチ部の上面図を示し、図６に、図２における線３Ａ−３Ｂにおける断面図を示す。

図６に示すようにシリコン等の半導体基板４１に形成された絶縁層４２上にシリコンからなるＰ型半導体層（不図示）の形成されたＳＯＩ基板において、Ｎ型半導体層（不図示）を形成し、Ｐ型半導体層の領域にＮ型拡散層３２ａ、３２ｂを形成し、Ｎ型半導体層の領域にＰ型拡散層３１ａ、３１ｂを形成し、各々の拡散層の間に素子分離領域（ＳＴＩ）２９を形成したものである。尚、図６は、図２における線３А−３Ｂにおいて切断した断面図であり、上述のＰ型半導体層、Ｎ型半導体層は、図２における各ゲート電極の酸化膜を介した下の領域のうち、素子分離領域（ＳＴＩ）２９を除いた領域において形成されている。ＳＯＩ基板を用いることで、半導体基板４１内でノイズ電荷となる電子またはホールが発生しても絶縁層４２があるためＮ型拡散層３２ａ、３２ｂまたは、Ｐ型拡散層３１ａ、３１ｂに流入することはない。また、ＰＮ接合の面積も縮小するため、より一層ソフトエラー耐性を高めることができる。

半導体のバルクからなる基板と比較して、ＳＯＩ基板はソフトエラー耐性が高いため、本実施の形態においては、更にソフトエラー耐性を高めることができる。

〔第４の実施の形態〕
次に、第４の実施の形態における素子の配置について説明する。本実施の形態では、第１の実施の形態と同様の図１に示す回路における別の構成の素子の配置である。図７に、本実施の形態におけるフリップ・フロップ回路のラッチ部の上面図を示し、図８に、図７における線８Ａ−８Ｂにおける断面図を示す。

図８に示すように、Ｐ型半導体層であるＰ型シリコン基板１２７の一部に、複数のＮ型半導体層１２８ａ、１２８ｂを形成し、更に、Ｐ型シリコン基板１２７の領域にＮ型拡散層１３２ａ、１３２ｂを形成し、Ｎ型半導体層１２８ａ、１２８ｂの領域には、各々Ｐ型拡散層１３１ａ、１３１ｂを形成し、Ｎ型拡散層１３２ａ、１３２ｂ、Ｐ型拡散層１３１ａ、１３１ｂは各々、酸化膜等により形成された素子分離領域（ＳＴＩ）１２９により分離されている。

図７に示すように、インバータ回路１は、Ｐ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）とＮ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）により構成されているが、Ｐ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）とＮ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）のゲート電極１３０ａ、１３０ｂは、金属配線１３８により接続されており、インバータ回路１の入力となっている。また、Ｐ型拡散層１３１ａ、１３１ｂに形成されるＰ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）のドレイン領域と、Ｎ型拡散層１３２ａ、１３２ｂに形成されるＮ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）のドレイン領域とは、金属配線１３７により接続されてインバータ回路１の出力を構成している。尚、Ｐ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）、Ｎ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）は、形成される領域は分割されているが、各々１つのトランジスタを構成している。

また、ラッチフィードバックインバータ回路２は、Ｐ型ＭＯＳトランジスタ１３（１３ａ、１３ｂ）、Ｐ型ＭＯＳトランジスタ１４（１４ａ、１４ｂ）、Ｎ型ＭＯＳトランジスタ１５（１５ａ、１５ｂ）、Ｎ型ＭＯＳトランジスタ１６（１６ａ、１６ｂ）から構成されている。尚、Ｐ型ＭＯＳトランジスタ１３（１３ａ、１３ｂ）、Ｐ型ＭＯＳトランジスタ１４（１４ａ、１４ｂ）、Ｎ型ＭＯＳトランジスタ１５（１５ａ、１５ｂ）、Ｎ型ＭＯＳトランジスタ１６（１６ａ、１６ｂ）は、形成される領域は分割されているが、各々１つのトランジスタを構成している。

Ｐ型ＭＯＳトランジスタ１３（１３ａ、１３ｂ）のソースはインバータ回路１のＰ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）のソースと共通のＰ型拡散層１３１ａ、１３１ｂにより形成されており、電源電圧ＶＤＤに接続されている。また、Ｎ型ＭＯＳトランジスタ１６（１６ａ、１６ｂ）のソースはインバータ回路１のＮ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）のソースと共通のＮ型拡散層１３２ａ、１３２ｂにより形成されており、接地電圧ＧＮＤに接続されている。

Ｐ型ＭＯＳトランジスタ１３（１３ａ、１３ｂ）のゲート１３３ａ、１３３ｂと、Ｎ型ＭＯＳトランジスタ１６（１６ａ、１６ｂ）のゲート１３６ａ、１３６ｂとは、金属配線１３７により接続されており、ラッチフィードバックインバータ回路２の入力部を形成している。また、金属配線１３７は、上述したインバータ回路１の出力であるＰ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）のドレイン領域であるＰ型拡散層１３１ａ、１３１ｂと、Ｎ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）のドレイン領域であるＮ型拡散層１３２ａ、１３２ｂとも接続されている。

Ｐ型ＭＯＳトランジスタ１４（１４ａ、１４ｂ）のゲート電極１３４ａ、１３４ｂと、Ｎ型ＭＯＳトランジスタ１５（１５ａ、１５ｂ）のゲート電極１３５ａ、１３５ｂは、相補的なクロック信号である／ＣＬＫ、ＣＬＫに各々接続されている。

また、Ｐ型拡散層１３１ａ、１３１ｂに形成されたＰ型ＭＯＳトランジスタ１４（１４ａ、１４ｂ）のドレイン領域と、Ｎ型拡散層１３２ａ、１３２ｂに形成されたＮ型ＭＯＳトランジスタ１５（１５ａ、１５ｂ）のドレイン領域とは、金属配線１３８により接続されてラッチフィードバックインバータ回路２の出力を形成している。金属配線１３８は、インバータ回路１の入力であるＰ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）とＮ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）のゲート電極１３０ａ、１３０ｂと接続されている。

以上より、インバータ回路１の出力とラッチフィードバックインバータ回路２の入力と接続され、ラッチフィードバックインバータ回路２の出力は、インバータ回路１の入力と接続されており、相補的な電位保持型記憶回路を構成している。

図７、図８に示すように、インバータ回路１におけるＰ型ＭＯＳトランジスタ１１（１１ａ、１１ｂ）、ラッチフィードバックインバータ回路２におけるＰ型ＭＯＳトランジスタ１３（１３ａ、１３ｂ）、Ｐ型ＭＯＳトランジスタ１４（１４ａ、１４ｂ）におけるドレイン、ソース領域を構成するＰ型拡散層１３１ａ、１３１ｂは、２つに分割された領域からなる。

また、インバータ回路１におけるＮ型ＭＯＳトランジスタ１２（１２ａ、１２ｂ）、ラッチフィードバックインバータ回路２におけるＮ型ＭＯＳトランジスタ１５（１５ａ、１５ｂ）、Ｎ型ＭＯＳトランジスタ１６（１６ａ、１６ｂ）におけるドレイン、ソース領域を構成するＮ型拡散層１３２ａ、１３２ｂは、２つに分割された領域からなる。

Ｐ型拡散層１３１ａ、１３１ｂの領域とＮ型拡散層１３２ａ、１３２ｂの領域は、素子分離領域（ＳＴＩ）１２９を介して交互に形成されているため、Ｐ型拡散層１３１ａの領域とＰ型拡散層１３１ｂの領域の形成される間隔及び、Ｎ型拡散層１３２ａの領域とＮ型拡散層１３２ｂの領域の形成される間隔をより一層広げることができる。従って、同一のα線や中性子線により生成された電子−ホール対により生じたノイズ電荷の流入量をより一層減少させることができ、ソフトエラーに対する耐性を更に向上させることができるのである。また、図３に示される第１の実施の形態では、Ｐ型拡散層１３１ａと１３１ｂとの間隔、またはＮ型拡散層１３２ａと１３２ｂとの間隔を広げる場合には、単純に素子分離領域（ＳＴＩ）の幅を広げるのに対して、本実施の形態では、逆導電型の拡散層を交互に配置することで、面積のオーバーヘッドを低減することができる。

以上、実施の形態において本発明における半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。

フリップ・フロップ回路の回路図 第１の実施の形態における基板上面図 第１の実施の形態における基板断面図 第２の実施の形態における基板上面図 第２の実施の形態における基板断面図 第３の実施の形態における基板断面図 第４の実施の形態における基板上面図 第４の実施の形態における基板断面図 図１に示す回路における通常の配置を示す基板上面図 図１に示す回路における通常の配置を示す基板断面図

符号の説明

１・・・インバータ回路、 ２・・・ラッチフィードバックインバータ回路、１１・・・Ｐ型ＭＯＳトランジスタ、 １２・・・Ｎ型ＭＯＳトランジスタ、 １３・・・Ｐ型ＭＯＳトランジスタ、 １４・・・Ｐ型ＭＯＳトランジスタ、 １５・・・Ｎ型ＭＯＳトランジスタ、 １６・・・Ｎ型ＭＯＳトランジスタ、 ２９・・・素子分離領域、 ３０ａ、３０ｂ、３０ｃ・・・ゲート電極、３１ａ、３１ｂ・・・Ｐ型拡散層、 ３２ａ、３２ｂ・・・Ｎ型拡散層、 ３３ａ、３３ｂ、３４ａ、３４ｂ、３５ａ、３５ｂ、３６ａ、３６ｂ・・・ゲート電極、 ３７、３８・・・金属配線

Claims (5)

1. 第１導電型の半導体層に形成された第２導電型の拡散層によりソース及びドレインが形成され、前記拡散層上に絶縁膜を介しゲートが形成された第２導電型のトランジスタと、
   第２導電型の半導体層に形成された第１導電型の拡散層によりソース及びドレインが形成され、前記拡散層上に絶縁膜を介しゲートが形成された第１導電型のトランジスタと、
   からなる少なくとも２つのインバータ回路を備えた半導体装置において、
   前記第２導電型のトランジスタを構成するための前記第２導電型の拡散層は、前記第１導電型の半導体基板に形成された素子分離領域により隔てられた複数の領域に分割され、前記分割された第２導電型の拡散層の領域は第１金属配線により接続されており、
   前記第１導電型のトランジスタを構成するための前記第１導電型の拡散層は、前記第２導電型の半導体層に形成された素子分離領域により隔てられた複数の領域に分割され、前記分割された第１導電型の拡散層の領域は第２金属配線により接続されていること特徴とする半導体装置。
2. 前記複数の領域に分割された第２導電型の拡散層は、２つ以上の領域から形成されており、少なくとも前記領域の１つに素子分離領域により隔て隣接して形成された第２導電型の拡散層に対し逆バイアスとなる電圧を印加し、
   前記複数の領域に分割された第１導電型の拡散層は、２つ以上の領域から形成されており、少なくとも前記領域の１つに素子分離領域により隔て隣接して形成された第１導電型の拡散層に対し逆バイアスとなる電圧を印加することを特徴とする請求項１に記載の半導体装置。
3. 前記少なくとも２つのインバータ回路は、ＳＯＩ基板上に形成されていることを特徴とする請求項１に記載の半導体装置。
4. 前記分割された第２導電型の拡散層と前記分割された第１導電型の拡散層とが、各々素子分離領域を介して、交互に形成されていることを特徴とする請求項１に記載の半導体装置。
5. 前記インバータ回路のうち少なくとも１つがクロックドインバータ回路であることを特徴とする請求項１から４のいずれかに記載の半導体装置。

Images