JP6263162B2

JP6263162B2 - トランジスタ

Info

Publication number: JP6263162B2
Application number: JP2015248717A
Authority: JP
Inventors: 佳宏福岡; 石井　茂; 茂石井; 能克黒田
Original assignee: Mitsubishi Heavy Industries Ltd
Current assignee: Mitsubishi Heavy Industries Ltd
Priority date: 2015-12-21
Filing date: 2015-12-21
Publication date: 2018-01-17
Anticipated expiration: 2021-07-13
Also published as: JP2016040851A

Description

本発明は、宇宙機器、原子力機器等に使用されるトランジスタ及び半導体装置に係り、特に、放射線環境下において使用されるトランジスタ及び当該トランジスタを有する半導体装置に関する。

一般に、半導体ＩＣは放射線に弱い。例えば、半導体ＩＣは、放射線入射によって、ＴＩＤ（Total Ionization Dose：放射線の積算被爆効果による電気特性劣化現象）、ＳＥＬ（Single Event Latch Up：高エネルギー粒子による過電流発生現象）、ＳＥＵ（Single Event Upset：高エネルギー粒子によるメモリ情報反転現象）等の影響を受ける。従って、例えば宇宙機器の如く、放射線に晒される環境下において使用される半導体ＩＣには、常に高い放射線耐性が要求される。半導体ＩＣには種々の形態があるが、宇宙機器等の放射線に晒される環境下では、耐放射線性の観点から、回路に工夫をして放射線耐性を高めたＩＣや完全空乏型のＳＯＩ−ＩＣ（Silicon on Insulator-IC）が有効であると報告されている。(特開平７−１６２０１１)
図８（ａ）にｎチャネル電界効果トランジスタを内蔵する従来の完全空乏型ＳＯＩ−ＩＣ５０の構造を示した斜視図、図８（ｂ）にその上面図、図８（ｃ）に当該ＳＯＩ−ＩＣ５０が内蔵するトランジスタの回路記号図を、それぞれ示す。図８（ａ）に示すように、ＳＯＩ−ＩＣ５０は、Ｓｉ等の基板５１上にＳｉＯ_２膜等の絶縁基板５２を設け、このＳｉＯ_２膜等の絶縁基板５２上にｎチャネル電界効果トランジスタを設けた構成となっている。トランジスタには、ボディ５４（ｐ型半導体）、ソース５３（ｎ型半導体）、ドレイン５５（ｎ型半導体）、ゲート電極５６が設けられ、図８（ｃ）に示す回路を形成している。

図８に示したＳＯＩ−ＩＣ５０におけるＳＥＵ発生のメカニズムを、図９、図１０に従って説明する。なお、図９は、ＳＥＵ発生の流れを示したフローであり、図１０は、図９の各ステップにおいて発生する現象を模式的に示した概念図である。

図９に示すように、通常状態にあるＳＯＩ−ＩＣ５０（図１０（ａ））のボディ領域に高エネルギー粒子が入射すると（図１０（ｂ））、電荷（＋、−）が発生し（図１０（ｃ））、各電極へと移動する（図１０（ｄ））。これにより、ＳＯＩ−ＩＣ５０の出力電圧は、高エネルギー粒子の入射によって偶然に発生した電荷によって変動を受ける。その結果、メモリ情報（０or１）の反転現象によるＩＣの誤作動（ソフトエラー）が発生する場合がある。この様な単発の高エネルギー粒子によるメモリ情報（０or１）の反転現象が、ＳＥＵである。

放射線耐性の高いＩＣは、一般に高価、低性能であることから、実用的ではない。さらに、完全空乏型ＳＯＩ−ＩＣにおいて、放射線耐性は完全とは言えないことがわかった。

しかしながら、近年においては、宇宙機器の多機能化、処理能力向上要求に伴い、低コスト・高速・耐放射線性を有する高性能トランジスタ、半導体装置が強く望まれている。

特開平７−１６２０１１号公報

本発明は、上記事情を鑑みてなされたもので、ＳＥＵ耐性が高く、高性能で低価なトランジスタ、半導体装置を提供することを目的としている。

本発明は、上記目的を達成するため、次のような手段を講じている。

本発明の第１の視点は、絶縁性基板と、前記絶縁性基板上に形成されたシリコン層と、前記シリコン層に形成され、第１導電型であるボディ（Ｐ−）、第２導電型であるソース（Ｎ＋）、ドレイン（Ｎ＋）からなる部分と、前記ボディ（Ｐ−）及び前記ソース（Ｎ＋）にボディ（Ｐ−）と同一導電型で接合され、前記ソース（Ｎ＋）と同じもしくは低い電位が供給されるボディ端子（Ｐ＋）と、を具備し、前記ボディ（Ｐ−）において放射線によって発生した正電荷は、前記ボディ端子（Ｐ＋）を介して当該トランジスタ外に流出することを特徴とするトランジスタである。

本発明の第２の視点は、絶縁性基板と、前記絶縁性基板上に形成されたシリコン層と、前記シリコン層に形成され、第１導電型であるボディ（Ｐ−）、第２導電型であるソース（Ｎ＋）、ドレイン（Ｎ＋）からなる部分と、前記ボディ（Ｐ−）及び前記ソース（Ｎ＋）にボディ（Ｐ−）と同一導電型で接合され、前記ソース（Ｎ＋）と同じもしくは高い電位が供給されるボディ端子（Ｐ＋）と、を具備し、前記ボディ（Ｐ−）において放射線によって発生した負電荷は、前記ボディ端子（Ｐ＋）を介して当該トランジスタ外に流出することを特徴とするトランジスタである。

本発明の第３の視点は、絶縁性基板と、前記絶縁性基板上に形成されたシリコン層と、前記シリコン層に複数形成されたｎチャネル電界効果トランジスタと、を具備する半導体装置であって、前記各トランジスタは、第１導電型であるボディ（Ｐ−）、第２導電型であるソース（Ｎ＋）、ドレイン（Ｎ＋）からなる部分と、前記ボディ（Ｐ−）及び前記ソース（Ｎ＋）にボディ（Ｐ−）と同一導電型で接合され、前記ソース（Ｎ＋）と同じもしくは低い電位が供給されるボディ端子（Ｐ＋）と、を有し、前記ボディ（Ｐ−）において放射線によって発生した正電荷は、前記ボディ端子（Ｐ＋）を介して前記トランジスタ外に流出すること、を特徴とする半導体装置である。

本発明の第４の視点は、絶縁性基板と、前記絶縁性基板上に形成されたシリコン層と、前記シリコン層に複数形成されたｐチャネル電界効果トランジスタと、を具備する半導体装置であって、前記各トランジスタは、第１導電型であるボディ（Ｐ−）、第２導電型であるソース（Ｎ＋）、ドレイン（Ｎ＋）からなる部分と、前記ボディ（Ｐ−）及び前記ソース（Ｎ＋）にボディ（Ｐ−）と同一導電型で接合され、前記ソース（Ｎ＋）と同じもしくは高い電位が供給されるボディ端子（Ｐ＋）と、を有し、前記ボディ（Ｐ−）において放射線によって発生した負電荷は、前記ボディ端子（Ｐ＋）を介して前記トランジスタ外に流出すること、を特徴とする半導体装置である。

このような構成によれば、ＳＥＵ耐性が高く、高性能で低価なトランジスタ及び半導体装置を実現することができる。

図１（ａ）は、本実施形態に係る完全空乏型ＳＯＩ−ＩＣ１０の構造を説明するためにトランジスタ部分を切り出した斜視図、図１（ｂ）はその上面図、図１（ｃ）は当該ＳＯＩ−ＩＣ１０が内蔵するトランジスタの回路記号図である。図２（ａ）、（ｂ）は、ＳＯＩ−ＩＣ１０の変形例を説明する為の図である。図３は、ＳＥＵ発生防止のメカニズムを説明するためのフローである。図４は、ｎチャネル電界効果トランジスタにおいて発生するＳＥＵを模式的に示した概念図である。図５は、ｐチャネル電界効果トランジスタにおいて発生するＳＥＵを模式的に示した概念図である。図６は、実施形態に係るＳＯＩ−ＩＣの効果を説明するための図であり、従来のＳＯＩ−ＩＣ（ボディ端子なし）の放射線耐性の試験結果を示したグラフである。図７は、実施形態に係るＳＯＩ−ＩＣの効果を説明するための図であり、本実施形態に係るＳＯＩ−ＩＣ（ボディ端子あり）の放射線耐性の試験結果を、それぞれ示したグラフである。図８（ａ）は、ｎチャネル電界効果トランジスタを内蔵する従来の完全空乏型ＳＯＩ−ＩＣ５０の構造を示した斜視図、図８（ｂ）はその上面図、図８（ｃ）は当該ＳＯＩ−ＩＣ５０が内蔵するトランジスタの回路記号図である。図９は、ＳＥＵ発生の流れを示したフローである。図１０は、図９の各ステップにおいて発生する現象を模式的に示した概念図である。

以下、本発明に係るトランジスタ及び当該トランジスタを有する集積回路の実施形態を図面に従って説明する。本発明の技術的思想は、ＳＯＩ構造の完全空乏型及び部分空乏型のいずれにも適用可能であるが、説明の簡単のため、以下では完全空乏型を例に説明する。また、ＳＯＩ構造のＩＣの他に、同じく絶縁基板上にシリコン層を形成するＳＯＳ（Silicon in Sapphire）−ＩＣ等があるが、同じく説明の簡単のため、ＳＯＩ−ＩＣを例に説明する。なお、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図１（ａ）は、本実施形態に係る完全空乏型ＳＯＩ−ＩＣ１０の構造を説明するためにトランジスタ部分を切り出した斜視図、図１（ｂ）はその上面図、図１（ｃ）は当該ＳＯＩ−ＩＣ１０が内蔵するトランジスタの回路記号図をそれぞれ示す。

図１（ａ）に示すように、ＳＯＩ−ＩＣ１０は、ＳｉＯ_２膜等の絶縁基板１２上にＳｉ活性層２０を設け、このＳｉ活性層２０にｎチャネル或いはｐチャネル電界効果トランジスタ（図１では、ｎチャネル）を設けた構成となっている。電界効果トランジスタは、ｎ型半導体に狭持されたｐ型半導体とからなるＳｉ活性層２０、ｎ型半導体にソース電極を設けたソース１３、ｎ型半導体にドレイン電極を設けたドレイン１４、ｐ型半導体にゲート電極１７及び酸化膜を設けたボディ１５を有している。

また、ＳＯＩ−ＩＣ１０には、ＳＥＵ（Single Event Upset：メモリ情報反転）耐性を向上させるための手法が施されている。すなわち、ＳＯＩ−ＩＣ１０には、高エネルギー粒子が入射した場合に発生する電荷を当該ＳＯＩ−ＩＣ１０から排出するための電荷排出用端子１６（「ボディ端子」とも称される場合がある。）が設けられている。この電荷排出用端子１６は、ボディ１５及びソース１３に接合されており、また、ソース１３と同じもしくは低い電位、例えばＧＮＤ電位に維持される。高エネルギー粒子による偶発的な発生電荷は、当該電荷排出用端子１６から後述するメカニズムにて抜き出され、ＧＮＤ等に排出される。

電荷排出用端子１６は、コスト低減や製造の簡便性等の観点から、一般的にはボディ１５に使用される素材（今の場合、ｐ型半導体）に電極を設けたものが使用される。しかし、同様の機能を果たすことができれば、その素材に限定はない。また、電荷排出用端子１６の位置、形状、個数についても、ボディ１５及びソース１３に接続され、高エネルギー粒子による偶発的な発生電荷を取り出すものであれば、何ら制限はない。例えば、次のような変形も可能である。

図２（ａ）、（ｂ）は、ＳＯＩ−ＩＣ１０の変形例を説明する為の図であり、ＳＯＩ−ＩＣ１０の断面図である。図２（ａ）、（ｂ）に示すように、本ＳＯＩ−ＩＣ１０には、トランジスタがＳｉＯ_２膜１２上に複数埋め込まれた構成となっている。図１に示したＳＯＩ−ＩＣ１０では、ＳＥＵ耐性向上手法として、図２（ａ）に示す様に、ボディ１５及びソース１３の双方に接合された電荷排出用端子１６を有する構成であった。これに対し、例えば図２（ｂ）に示す様に、ボディ１５のみに接合された電荷排出用端子２１を有するものであってもよい。この様な構成であっても、後述する電荷の排出機能を果たすことができ、ＳＥＵ耐性の向上を達成することができる。

なお、ＳＯＩ−ＩＣ１０が内蔵するトランジスタがｐチャネル電界効果トランジスタである場合には、図１（ａ）、（ｂ）に示した電荷排出用端子１６は、ボディ１５及びソース１３の双方に接合され、当該ソース１３と同じもしくは高い電位に維持される形態となる。また、図２（ｂ）に示した電荷排出用端子２１は、ボディ１５のみに接続され、当該ボディ１５と同じもしくは高い電位に維持される。

次に、ＳＯＩ−ＩＣ１０おけるＳＥＵ発生防止のメカニズムを、図３、図４に従って説明する。

図３は、ＳＥＵ発生防止のメカニズムを説明するためのフローであり、図４は、図３の各ステップにおいて発生する現象を模式的に示した概念図である。図３において、ｎチャネル電界効果トランジスタを有するＳＯＩ−ＩＣ１０（図４（ａ））のＳｉ活性層２０に高エネルギー粒子が入射すると（図４（ｂ））、正電荷及び負電荷が発生する（図４（ｃ））。

ＳＯＩ−ＩＣ１０においては、ドレインはソースよりも高電位であり、また、電荷排出用端子１６はソースと同じもしくは低電位（図では、ＧＮＤ電位）である。従って、高エネルギー粒子によって発生した正電荷は電荷排出用端子１６の方向に流れ、当該電荷排出用端子１６を介してＧＮＤへと落とされる（図４（ｄ））。従って、ＳＯＩ−ＩＣ１０の出力電圧は、高エネルギーによって偶然に発生した電荷によって変動されず、その結果、メモリ情報（０or１）の反転現象（ＳＥＵ）の発生は、従来に比して低下する。

なお、図２（ｂ）に示したｎチャネル電界効果トランジスタの変形例では、高エネルギー粒子の入射によりＳｉ活性層２０において発生した正電荷は、ボディ１５に存在するものについては電荷排出用端子２１から、ＳＯＩ−ＩＣ１０外に排出される。

また、ＳＯＩ−ＩＣ１０がｐチャネル電界効果トランジスタを有する場合には、図３に示したフローに従って、図５に示す形態にて負電荷の排出が行われる。

発明者らは、本ＳＯＩ−ＩＣ１０に用いたトランジスタの性能を検討すべく、本実施形態に係る手法を採用したＳＯＩ−ＩＣの実放射線試験（高エネルギー粒子照射試験）を行っている。この実験によれば、従来の完全空乏型ＳＯＩ−ＩＣと比較して約２〜３倍のＳＥＵ耐性向上を確認することができた。

図６は、従来のＳＯＩ−ＩＣ（ボディ端子なし）の放射線耐性の試験結果を、図７は、本実施形態に係るＳＯＩ−ＩＣ（ボディ端子あり）の放射線耐性の試験結果を、それぞれ示したグラフである。各図において、横軸は線エネルギー付与（ＬＥＴ：Linear Energy Transfer）[MeV-cm²/mg]を示し、縦軸は反転断面積σ（粒子によりエラーが発生した総領域）[cm²]を示す。なお、各図のグラフでは、ＩＣのメモリセル当たりの断面積に換算している[cm²/mg]。

図６からわかるように、従来のＳＯＩ−ＩＣの放射線耐性は、３〜４[MeV-cm²/mg]であり、一方、図７からわかるように、本実施形態に係る手法を用いたＳＯＩ−ＩＣの放射線耐性は、８〜９[MeV-cm²/mg]である。本試験結果からもわかるように、本実施形態に係る手法が放射線耐性の向上に有効であることがわかる。

また、発明者らは、静止軌道上の宇宙機器に搭載された本トランジスタに放射線が入射した場合のＳＥＵ発生頻度のシミュレーション解析をも行った。その結果、従来の完全空乏型ＳＯＩ−ＩＣのＳＥＵ発生頻度に比べて、発生頻度を約１／５に抑えることができた。

以上述べた構成によれば、以下の効果を得ることができる。

従来のトランジスタでは、高エネルギー粒子の入射により発生した電荷は、ソース、ドレインのみに流れる様になっている。従って、従来のＳＯＩ−ＩＣは、これ以外に電荷を排出する経路を持たない。これに対し、本ＳＯＩ−ＩＣ１０が有するトランジスタでは、高エネルギー粒子の入射により発生した電荷は、ソース、ドレインへと流出せず、電位の低い電荷排出用端子へと流れ込む構成となっている。従って、高エネルギー粒子の入射による影響は著しく低減し、ＳＯＩ−ＩＣ１０の出力電圧は安定するから、ＩＣの誤作動発生率を低下させることができる。

また、本ＳＥＵ耐性向上手法は、例えば高性能である従来の民生ＳＯＩ−ＩＣに電荷排出用端子を設ける等、簡単な改良によって実現することが可能である。従って、高性能であり高い放射線耐性をもつＳＯＩ−ＩＣを低コストで簡単に実現することが可能である。

以上、本発明を実施形態に基づき説明したが、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。例えば以下に示すように、その要旨を変更しない範囲で種々変形可能である。

本ＳＥＵ耐性向上手法は、例えば、コンピュータのＣＰＵ、メモリ等に使用される集積回路にも適用することが可能である。また、上記実施形態において例示した宇宙機器に限らず、放射線の一種であるα線による誤動作対策として地上でのコンピュータや携帯電話等にも使用することが可能である。

また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１０・・・ＳＯＩ−ＩＣ
１１・・・Ｓｉ基板
１２・・・絶縁性基板
１３・・・ソース
１４・・・ドレイン
１５・・・ボディ
１６・・・電荷排出用端子（ボディ端子）
１７・・・ゲート電極
２０・・・Ｓｉ活性層
２１・・・電荷排出用端子

Claims

絶縁性基板と、
前記絶縁性基板上に形成されたシリコン層と、
前記シリコン層に形成され、第１導電型であるボディ（Ｐ−）、第２導電型であるソース（Ｎ＋）、ドレイン（Ｎ＋）からなる部分と、
前記ボディ（Ｐ−）及び前記ソース（Ｎ＋）にボディ（Ｐ−）と同一導電型で接合され、前記ソース（Ｎ＋）より低い電位が供給されるボディ端子（Ｐ＋）と、
を具備し、
前記ボディ（Ｐ−）において放射線によって発生した正電荷は、前記ボディ端子（Ｐ＋）を介して当該トランジスタ外に流出し、
前記ボディ端子（Ｐ＋）は、前記ボディ（Ｐ−）と同一導電型であること、
を特徴とする完全空乏型のトランジスタ。
絶縁性基板と、
前記絶縁性基板上に形成されたシリコン層と、
前記シリコン層に形成され、第１導電型であるボディ（Ｐ−）、第２導電型であるソース（Ｎ＋）、ドレイン（Ｎ＋）からなる部分と、
前記ボディ（Ｐ−）及び前記ソース（Ｎ＋）にボディ（Ｐ−）と同一導電型で接合され、前記ソース（Ｎ＋）より低い電位が供給されるボディ端子（Ｐ＋）と、
を具備し、
前記ボディ（Ｐ−）において放射線によって発生した正電荷は、前記ボディ端子（Ｐ＋）を介して当該トランジスタ外に流出し、
前記ボディ端子（Ｐ＋）には、ｎチャネル電界効果トランジスタでは、ＧＮＤ電位が供給されていること、
を特徴とする完全空乏型のトランジスタ。
絶縁性基板と、
前記絶縁性基板上に形成されたシリコン層と、
前記シリコン層に形成され、第１導電型であるボディ（Ｎ−）、第２導電型であるソース（Ｐ＋）、ドレイン（Ｐ＋）からなる部分と、
前記ボディ（Ｎ−）及び前記ソース（Ｐ＋）にボディ（Ｎ−）と同一導電型で接合され、前記ソース（Ｐ＋）より高い電位が供給されるボディ端子（Ｎ＋）と、
を具備し、
前記ボディ（Ｎ−）において放射線によって発生した負電荷は、前記ボディ端子（Ｎ＋）を介して当該トランジスタ外に流出し、
前記ボディ端子（Ｎ＋）は、前記ボディ（Ｎ−）と同一導電型であること、
を特徴とする完全空乏型のトランジスタ。
絶縁性基板と、
前記絶縁性基板上に形成されたシリコン層と、
前記シリコン層に形成され、第１導電型であるボディ（Ｎ−）、第２導電型であるソース（Ｐ＋）、ドレイン（Ｐ＋）からなる部分と、
前記ボディ（Ｎ−）及び前記ソース（Ｐ＋）にボディ（Ｎ−）と同一導電型で接合され、前記ソース（Ｐ＋）より高い電位が供給されるボディ端子（Ｎ＋）と、
を具備し、
前記ボディ（Ｎ−）において放射線によって発生した負電荷は、前記ボディ端子（Ｎ＋）を介して当該トランジスタ外に流出し、
前記ボディ端子（Ｎ＋）には、ｐチャネル電界効果トランジスタでは、電源の電位が供給されていること、
を特徴とする完全空乏型のトランジスタ。