JPH01268063A - Ｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳデバイス構造に係り、特に高速で集積度
が高く、アルファ粒子によるソフトエラーが生じにくく
、かつ低温動作に適したＳＯＴ型デバイス構造に関する
。

〔従来の技術〕

従来のＳ　ＯＩ　　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕ
ｌａｔｏｒ）構造ＭＯＳデバイスの例としては、Ｔｅｃ
ｈｎｉｃａｌ　Ｄｉ４ａｓｔｏｆ　１９８３　　ＩＥＤ
Ｍ、３６４頁から３６７頁のＫａｗａｍｕｒａらによる
”　３−　Ｄ、ｆｅｎｓｉｏｎａｌ　ＳＯＩ　／　ｃＭ
Ｉ）Ｓｒｃ’ｓＩ／ａｂｒｊＣａｔｅｄｂｙＢｅａｍ）
＋ｅｃｒｙｓｔａ］１ｊｚａｔｉｏｎ”と題する文献に
記載されているＭＯＳトランジスタがある。

〔発明が解決しようとする課題〕

このような従来構造ＳＯＴ型ＭＯＳトランジスタはＳＯ
Ｉ層がフローティングになっているので、ＳＯＩ層電位
が変動しＴＶ特性にキングが発生するとの問題があった
。この従来構造デバイスを１００に以下の低温で動作さ
せると、キャリアの衝突によってＳｌ原子をイオン化す
る確率が増し基板電流が増加するので、上記ＳＯＩ層電
位の変動がより生じやすいとの問題があった。

本発明の目的はこのような従来型ＳＯＩ構造ＭＯＳデバ
イスのＳＯＩ層電位変動の問題を解消することにある。

〔課題を解決するための手段〕

上記目的を達成するために１本発明構造では５ＯＴＱ上
のＭＯＳトランジスタのソース拡散層をドレイン拡散層
よりも浅く形成して、下方の絶縁層と拡散層間にＳｉ層
を介在させた（第１図（ａ）、（ｂ）参照）。ここで第
１図（ａ）はゲート長方向の断面図であり、第１図（ｂ
）はゲート幅方向の断面図である。Ｓｏ１層表面に形成
した拡散層をＳＯＩ層電極電極て、上記ソース、絶縁層
間Ｓｉ層を通じてＳＯＩ層電位を固定することにした。

〔作用〕

本発明構造はソース拡散層を浅くして、この拡散層と下
方の絶縁層間のＳｉ層を通してＳＯＩ層電位を固定する
ことにしたので、従来型Ｓ○工構造デバイスで発生した
Ｓ○■電位変動による不安定動作を解消することができ
た。第２図にＴＶ特性結果を示すが１本発明では従来化
じていたＩＶカーブのキンクを解消できた。

また、本発明構造ＭＯＳトランジスタのドレイン拡散層
は従来デバイスと同様に、下方の絶縁層に接しているの
で、Ｓ　ＯＩ　４Ｗ造デバイスの長所である次の２点は
本発明でもそのまま保持されている。すなわちｃ　Ｍ　
ＯＳ回路の出力容量を低減でき、アルファ粒子によって
基板中に発生する雑音電荷の、記憶ノードへの流入を絶
縁層バリアによって低減できる。

〔実施例〕

以下、本発明の第１の実施例を第１図（ａ）および（ｂ
）により説明する。第１図（ａ）において、１はＳｉ基
板、２は熱酸化膜である。３が８０１層であり以下のプ
ロセス工程によってＹ３成される。先ずフォトリソグラ
フィーによって熱酸化膜２にシード領域となる開口部を
形成する０次にこの基板上に超高真空中で重子ビーム加
熱蒸着法により１６人／ＳＥＣの堆積速度でＳｉを堆積
し、厚さ０．３〜０．５μｍの非晶質Ｓｉ膜を形成する
。

その後、乾燥窒素ガス中で６００℃の熱処理を行なって
、シード領域からの同相エピタキシャル成長により基板
上の非晶質Ｓｉ膜を単結晶化する。

この後は通常のＭＯＳ製造プロセスを用いて厚さ０．３
〜０．５μｍの単結晶８０１層３の表面にＭＯＳトラン
ジスタを作成する。本実施例では先ずフィールド酸化膜
１７をＬＯＣＯ８法で形成し、次いでボロンを８０１層
にイオン注入して熱処理し、ｐ型層とする。次いで熱酸
化膜７を形成してゲート酸化膜とし、その上に燐を高濃
度に含む多結晶シリコン層８をＣＶＤ法で堆積し、リソ
グラフィー技術でパターンニングしてゲート電極とする
。次にひ素（Ａｓ）を５０〜１５０Ｋｅｙで１０１５〜
１０１６ｃｙｓ−”ノＭ　Ｓ　ＯＩ層３の表面に打ち込
みドレイン拡散層４とする６また同じくひ素を１０〜１
．　ＯＯＫ　ｅ　Ｖで１０　”〜１０　”ｅｘ−”の量
、８０１層３の表面に打ち込みソース拡散層５とする。

この後熱処理を行ない、拡散層４，５の不純物を活性化
する。以上の工程で形成するソースおよびドレイン拡散
層については、ソース拡散層のＳｉ表面からの深さがド
レイン拡散層の深さよりも浅く、かつソース拡散層５の
底とその下の酸酸化膜２の間には前記固相エピタキシャ
ル成長によって単結晶化したＳｉ層３が介在するように
する。

ソース拡散層と下地酸化膜の間の距離は０．１μｍ以上
とする。続いて、ボロンを１０〜５゜ＫｅＶでＩ　Ｑ　
”　〜ｌ　Ｑ　１６ｃｍ−”の量、ＳＯＩＯｓＯ４面に
打ち込んでＳＯＩ電極層６とする。

第１図（ａ）は本発明のゲート長方向断面図であり、第
１図（ｂ）は本発明構造のゲート幅方向断面図である。

１７は素子絶縁分離用のフィールド酸化膜である。薄い
ＳＯＩ層３層面表面成されたフィールド酸化膜１７は通
常、下地酸化膜２に接している。このためソース拡散層
５が下地酸化膜２に接している従来構造のＳＯ■ＭＯＳ
トランジスタでは、ゲート下方でＭＯＳトランジスタ基
板となるＳＯＩＯｓＯ４から絶縁分離されていた。

このためＳＯＩＯｓＯ４位がクローティングになり、ト
ランジスタ動作時に基板電位が変動してＩＶカーブにキ
ングを生じていた。これを回避するには８０１部３の電
位を固定する必要がある。

本実施例によれば、ソース拡散ｙ／？Ｊ５と酸化膜２の
間にＳｉ層３が介在しており、ｐ十拡散層６を電極とし
て該Ｓｉ層を通してＭＯＳトランジスタの基板となるＳ
ＯＩＯｓＯ４位を固定できた０本実施例構造ＭＯＳトラ
ンジスタで得たＩＶ特性結果を従来デバイスと比較して
第２図に示す。本発明では５ＯＩｆｔ位を固定できたの
で従来生じていたＩＶカーブのキンクを解消できた。ま
た１００に以下の低温でも、安全に動作した。また本発
明構造ＭＯＳトランジスタのドレイン４は下方の酸化膜
２に接しており従来型デバイス同様にドレイン端子での
拡散層容量が小さいとの利点をもつ。

本発明の第２の実施例を第３図により説明する。

第２の実施例は本発明をｃＭＯＳデバイスに適用したも
のである。第３図において、９はＳ○工層に燐をイオン
注入して形成したｎウェルであり、１０はボロンを１０
〜５０Ｋｅｖで１０”　〜１０ｔｓ１−２の量、５ＯＩ
９の表面に打ち込んで形成したＰＭＯＳトランジスタの
ドレイン拡散層であり、１１はこれよりもやや低いエネ
ルギーでほぼ同量のボロンを打ち込んで形成したソース
拡散層である。ｎＭｏ５トランジスタのｐウェル３．ド
レイン４．ソース５の形成法は第１の実施例と同じであ
る。ここでｎｙＰ両ＭＯＳトランジスタのソース拡散層
はドレイン拡散層よりも浅く形成し、かつソース拡散層
と熱酸化膜２の間にはｎウェル領域３（ｎＭＯＳ）また
ｎウェル領域９（２ＭＯＳ）を介在させる。ソース拡散
層と熱酸化膜間の距離は０．１　μｍ以上とする。６は
ｐウェル電位を固定するためのｐ十拡散層、１２はｎウ
ェル電位を固定するためのｎ十拡散層である。１３はｎ
＋２両ウェルを電気的絶縁分離する溝型領域で多結晶ポ
リシリコンよりなる。１４．１５は該溝型領域を被覆す
るところのＳｉ酸化膜とＳｉ窒窒化ｌ刃ある。このよう
な構造のｃ　Ｍ　ＯＳデバイスにおいて、拡散層５と６
を結線して接地電位に接続し、拡散層１１と１２を結線
して電源電圧に接続し、ｎ。

ｐｉｉ４ＭＯＳのゲート電Ｉ）ｉ８と１６を結線して入
力端子として、ｎ、ｐＷＪＭＯＳのドレイン４と１０を
結線して出力端子とすればｃ　Ｍ　ＯＳインバータを構
成することができる。

本実施例によれば、ｐウェル電位とｎウェル電位がソー
ス拡散層下方のＳｉ層を通じて、それぞれｐ十拡散層６
とｎ十拡散層１２によって固定できた。従来構造ではソ
ース拡散層５が下地酸化膜２に接しており、ＳＯＩ！ｐ
ウェル３とｎウェル９が他から絶縁分離されていた。こ
のためＳＯＩ層ウェル３，９の電位がブローティングに
なり、トランジスタ動作時に基板電位が変動して、ＩＶ
カーブにキングを生じていた。本実施例ではこの問題を
回避するため、両ウェルの電位を固定した。

この結果、従来デバイスで発生していたＳＯＩ層電位の
変動による動作不安定を解消できた。この効果は特に１
００に以下の低温で顕著であった。

また−　ｎｙ　Ｐ両ＭＯＳのドレイン拡散層は下方の酸
化膜２に接しており、そのためｃ　Ｍ　ＯＳインバータ
の出力容量は、バルクｃ　Ｍ　ＯＳに比べてかなり小さ
いとの利点をもっている。さらに、アルファ粒子の照射
によって基板中に生成した雑高電荷のドレイン拡散層へ
の流入が酸化膜２によって阻止されるのでソフトエラー
が発生しにくいとの利点も有している。

本発明の第３の実施例を第４図により説明する第３の実
施例は本発明を３次元ｃ　Ｍ　ＯＳデバイスに適用した
ものである。第４図において、１はｎ型（１１０）Ｓ　
ｉ基板、２はｎ型ウェルで、ｐＭＯｓＭＯＳトランジス
タ４なるｐ型窩濃度不純物領域をそれぞれドレイン、ソ
ースとし、かっ５ｉＯｚ膜６をゲート酸化膜、ポリＳｉ
層７をゲート電極として形成されている。５はｎウェル
電極用のｎ十拡散層である。８は厚さ８００ｎｍのＰＳ
Ｇ膜、１５は厚さ１１００ｎの５ｉａＮａ膜である。

９はポリＳｉ層をＣＷ−Ａｒレーザー光によってアニー
ルして再結晶化したＳｉ層である。ポリＳｉ層９はＳｉ
ｇＮｔ層１５上にＬＰＣＶＤ法により堆積して形成する
（厚さ４００〜４５０ｎｍ）。

これにＣＷ　−Ａ　ｒレーザを照射して再結晶化するが
、このときのレーザ光パワーは４〜５Ｗ、スポットサイ
ズは４０μｍ、スキャン速度は１２】／Ｓで、基板温度
は４５０℃に設定する。再結晶Ｓｉ層９は５ｉａＮａ膜
１５との界面の自由エネルギーが最小となるように成長
して、（１００）面方位をとる。この再結晶層９上にｎ
ＭＯｓＭＯＳトランジスタする方法は実施例１の場合と
同様である。ｎ　Ｍ　ＯＳ　トランジスタは１０．１１
なるｎ型高濃度不純物領域をそれぞれドレイン、ソース
とし、１３をゲート酸化膜、ポリＳｉ層１４をゲート電
極として形成される。１２は再結晶層（ＳＯＸ層）９の
電極用のｐ十拡散層である。ここでソース拡散層１１と
Ｓ　ｉ　ａＮ４１１１５の間には幅０．１　　μｍ以上
の距離をもたせてＳｉ層を介在させる。電極１２は該Ｓ
ｉ層を通じて５ＯＩ９の電位を固定する。

本実施例によれば、ＳＯＩデバイスの特長を保ちながら
Ｓ○工ＭＯＳトランジスタの基板となる再結晶層９の電
位を固定できた。これにより第１゜第２の実施例と同様
に、従来デバイスで問題であった基板電位変動による動
作不安定性を解消できた。

〔発明の効果〕

本発明によれば、８０１層上に作成したＭＯＳトランジ
スタの基板電位（ＳＯＩ電位）をソース。

下地酸化膜間に介在させたＳｉ層を通して、ＳＯＩ表面
上に設けた電極で固定できる。このため従来型ＳＯＩ構
造デバイスの問題点であった。ＳＯＴ層電位変動による
動作不安定を解消できた。また、本発明構造ではドレイ
ン拡散層を下地酸化膜に接触させているので、ドレイン
拡散容量が小さくまた逆方向リーク電流も小さい。さら
に、該下地酸化膜によってアルファ粒子が基板中に生成
した雑音電荷のドレイン拡散層への流入を阻止できる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明の第１の実施例を示
す図、第２図は本発明デバイスのＩ−Ｖ特性を示す図、
第３図及び第４図は本発明の第３及び第４の実施例を示
す図である。 １・・・Ｓｉ基板、２゛・・・酸化膜、３・・・ＳＯＸ
層、４・・・ソース、５・・・ドレイン、６・・・ＳＯ
Ｉ電極、７・・・ゲート酸化膜、８・・・ゲート電極、
１７・・・フィールド５　・・ソース広敢１ 第　４　口 １・・・乳暮扱 ２・・・Ｕウェル ９・・−１姑品Ｓ４　（Ｓ０１　）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に絶縁膜を介して形成された第１導電
   型単結晶半導体薄膜に第２導電型ＭＯＳトランジスタが
   形成されており、このトランジスタのソース領域がドレ
   イン領域よりも浅く形成されており、前記単結晶半導体
   薄膜の表面領域に前記準結晶半導体薄膜の電位を固定す
   る電極用の第１導電型高濃度不純物領域を有することを
   特徴とするＭＯＳ型半導体装置。 ２、前記ＭＯＳトランジスタのドレイン領域が前記基板
   上絶縁膜に接触していることを特徴とする特許請求の範
   囲第１項記載の半導体装置。 ３、１００Ｋ以下の温度範囲で動作させることを特徴と
   する特許請求の範囲第１項及び第２項記載の半導体装置
   。