JPS63192266A

JPS63192266A - Ｃｍｏｓ集積回路及びその製造方法

Info

Publication number: JPS63192266A
Application number: JP62022549A
Authority: JP
Inventors: Jiro Ida; 次郎井田; Masayoshi Sasaki; 佐々木　正義
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-02-04
Filing date: 1987-02-04
Publication date: 1988-08-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、半導体素子が微細化されると共にその重要性
が増しているＣＭＯＳ集積回路に係り、特に、回路とし
ての応答の高速化を図ると共に、０ＭＯ３としてのパタ
ーン・レイアウトを縮小訊高集積化されるＣＭＯＳ　ｌ
−ランジスタの構造及びその製造方法に関するものであ
る。

（従来の技術）従来、このような分野の技術としては、例えば、以下に
示されるものがあった。

第４図及び第５図は現在使用されているＣＭＯＳ集積回
路の構成図であり、第４図はその平面図、第５図はその
断面図である。なお、ここでは、多結晶シリコン・ゲー
トのＮウェルＣｌ’ｌＯ３構造が示されている。

以下、第４図及び第５図を参照しながら説明をする。

図中、１はＮウェル（Ｎ−賀ｅｌｌ）領域、２はアクテ
ィブ領域、３はゲート領域、４はＡｊ２等の配線とソー
ス・ドレイン領域とのコンタクト領域、５はＰ°拡散ソ
ース・ドレイン領域、６はＮ４拡散ソース・ドレイン領
域、７は選択酸化法等によるフィールド酸化領域、８は
中間絶縁膜、９はＡＪ等の配線（但し、第４図では省略
されている。）、１０はＰ型シリコン基板である。

このＣＭＯＳ構造を縮小する際に問題となるのは、素子
間分離であり図に示すＰ°拡散層５とＮ゛拡散層６との
距離Ｅ１である。特に、Ｐ゛拡散層５、Ｎウェル１、Ｐ
型シリコン基板ｌ０１Ｎ゛拡散層６で形成される寄生サ
イリスタ　（Ｐ″ＮＰＮＩ　がオンすることによるラッ
チ・アップ現象は０ＭＯ３を縮小する上での最大の問題
点となっている。現在、特に、入出力回路におけるｃＦ
Ｉｏｓ・パターン・レイアウトでは、このランチ・アッ
プ現象による素子の破壊を防止するため、Ｐ゛拡散層５
とＮ゛拡散層６間の距離は５μｍ以上必要となり、この
Ｐ。

拡散層５とＮ゛拡散層６間の距離が０ＭＯ３を縮小化す
る上での最大の問題になっている。

また、ラッチ・アンプ現象が起こりにくい集積回路の内
部回路では、素子分離領域（フィールド酸化領域）７が
ＣＭＯＳを縮小する上でのネックになっている。特に、
図に示したような、通常の選択酸化法においては、その
バーズ・ピークが問題となり、素子分１ｉ！！！　９Ｍ
域の縮小化を困難にしている。

現在、内部回路においては、バーズ・ピーク等を考慮し
てＰ°拡散層５とＮ゛拡散層６間の間隔を２μｍ以上と
ることが曹通である。また、ＣＭＯＳ構造においては、
図中点線で示される領域１１にチャネルストップ・イオ
ン・インプランテーションとよばれる工程により、Ｐ型
不純物が導入される。

通常使用するＰ型シリコン基板では不純物濃度が１０”
／ｃｄ以下程度と濃度が低いので、フィールド酸化領域
７中の正電荷により、フィールド酸化領域７の下のシリ
コン基板表面のホールが反発され、そこに空乏層ができ
る。更に、フィールド酸化領域７中の正電荷が多い場合
には、エレクトロンが引き寄せられて、容易にＮウェル
１とＮ゛拡散層６が導通し、素子間のリークが起こる。

これをさけるため、上記のチャネルストップ・イオン・
インプランテーションを行い基板表面濃度を少なくとも
５Ｘ１０１Ｓ１０１以上にするようにしている。

第６図は、現在提案されているＬＩＤ　（Ｌｉｆｔｅｄ
Ｄｉｆｆｕｓｅｄ　Ｌａｙｅｒ）　ＭＯＳＦＥＴ構造の
断面図である。

図中、２０はＰ型シリコン基板、２１は絶縁膜、２２は
エピタキシャル成長した領域、２３は絶縁膜２１上に堆
積した多結晶シリコン、２４はゲート酸化膜、２５はゲ
ート多結晶シリコン、２６は中間絶縁膜、２７はＡ１等
の配線である。

この図に示されるように、Ｐ型シリコン基板２０グによ
り開口する。

次に、エピタキシャル成長技術を使用することにより開
口部上の点線で囲まれた領域にはシリコンをエピタキシ
ャル成長させ、絶縁膜上には多結晶シリコンを成長させ
る。

その後は通常の技術により、ゲート形成、ソース・ドレ
インの形成、中間絶縁膜形成、コンタクト・ホール形成
、Ａ／等の配線形成を行う。

このようにして構成されたＩｊＤ、　ＭＯＳＦＥＴ構造
は以下のような特徴を有する。

（１）ソース・ドレイン領域を絶縁膜の上に形成できる
ので、Ｎ″ＰＰ接合積を大幅に縮小することが可能であ
り、５ＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）に、ＭＯＳ　ＦＥＴを形成するのと同様、寄生容量
を大幅に低減でき、回路としての応答速度が速くなる。

（２）ソース・ドレインの接合（Ｎ”　Ｐ接合）が、図
中点線で囲まれたエピタキシャル成長したシリコン内部
にあるので、ＳＯＩ構造で問題となる結晶の欠陥の問題
がなく、ソース・ドレイン接合のリ一り電流は通常のバ
ルク中にＭＯＳＦＥＴを形成した場合と同程度になる。

（３）多結晶シリコン層２３を薄く形成してやることに
よりＮ″ＰＰ接合くＸｊ）を浅くすることが容易にでき
、ＭＯＳＰＥＴを微細化した時、問題となるショート・
チャネル効果を低減することが可能である。

（４）拡散層の大部分が絶縁膜上にあるため、ＶＬＳＩ
に応答した場合、α線によるソフト・エラーに強くなる
。

（５）　　ＡＡ’等の配線とソース・ドレインとのコン
タクトは絶縁膜上で形成するため、へｌスパイク等によ
る接合破壊の問題もなくなる。

尚、この種のＬＩＤ、　ＭＯＳＦＥＴ構造は、Ｅｘ　ｆ
ｅｎｄｅｄ＾ｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　１８ｔ
ｈ　（１９８６ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅ
ｒｅｎｃｅ　０１１５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｆ
ｃｅｓ　ａｎｄＭａｔｅｒｉａｌｓ＋Ｔｏｋｙｏ、　１
９８６．ｐｐ７３−７６に示されている。

（発明が解決しようとする問題点）しかしながら、現在のＣＭＯＳ構造においては、集積回
路中の入出力回路においては、特に、寄生サイリスクの
動作によるラッチ・アップ現象がネンクになり、Ｎ”　
　（アクティブ）層とＰ“　（アクティブ）層の間隔を
５μｍ以下にはできない。また、内部回路においては、
特に、素子分離技術が問題となり、Ｎ″層とＰ゛層の間
隔を２μｍ以下にはできない。特に、従来の０ＭＯ３構
造では、ランチ・アンプ防止用の素子分離領域と、ソー
ス・ドレインのＡＪ配線等とのコンタクトをとる領域と
を平面的に配置せざるを得ないため縮小化が困難となっ
ている。

また、将来ＭＯ３ＦＥＴの微細化が進むと共に重要とな
ってくる構造の１つであるＬＩＤ　、　ＭＯＳＦＥＴに
おいては、ＣＭＯＳ構造と組み合わせた検討はなされて
いない。

通常のＣＭＯ３製造工程においては、チャネル・ストッ
プ・インプラ工程が必要であり、工程が複雑になる。

本発明は、エピタキシャル成長技術を用いて、ＭＯＳＦ
ＥＴのソース・ドレインを絶縁膜上に形成する方法と０
ＭＯ３構造とを組み合わせることにより、ラッチ・アッ
プ、素子分離等の問題を除去し、ＣＭＯ５構造を実現す
るパターン・レイアウトを大幅に縮小し得るＣＭＯＳ集
積回路及びその製造方法を提供することを目的とする。

（問題点を解決するだめの手段）本発明は、上記問題点を解決するために、ソース・ドレ
イン領域の少なくとも一部分がシリコン基板上に形成し
た絶縁膜上に形成されているＭＯＳトランジスタを有す
るＣＭＯＳ！積回路において、前記絶縁膜上のソース・
ドレイン領域と、該ソース・ドレイン領域と同じ導電型
を有するシリコン基板或いはウェル拡散層とが前記絶縁
膜によって電気的に絶縁或いは分離されると共に該ソー
ス・トレイン領域が該ウェル拡散層或いはシリコン基板
上又は近接した上方に設けられるようにしたものである
。

このＣＭＯＳ集積回路を得るために、第１の導電型を有
するシリコン基板に第１の導電型とは逆の第２の伝導型
を有する拡散層を一部に選択的に形成する工程と、前記
基板を酸化する工程と、形成されたシリコン酸化膜をホ
トリソ・エッチング技術部を露出させる工程と、その基
板のシリコン露出部上にはシリコンをエピタキシャル成
長させ、シリコン酸化膜上には多結晶シリコンを堆積さ
せる工程を設けるようにしたものである。

更に、第１の導電型を有するシリコン基板を酸化する工
程と、形成されたシリコン酸化膜をホトリソ・エッチン
グ技術を用いて所定のパターンを形成し、前記シリコン
基板の一部を露出させる工程と、第１の導電型とは逆の
第２の導電型を有する拡散層を一部に選択的に形成する
工程と、前記シリコン基板のシリコン露出部上にはシリ
コンをエピタキシャル成長させ、前記シリコン酸化膜上
には多結晶シリコンを堆積させる工程を設けるようにし
たものである。

（作用）本発明の第１実施例においては、第２図に示されるよう
に、Ｐチャネル・トランジスタのソース・ドレイン領域
４２の片方と、Ｎチャネル・トランジスタのソース・ド
レイン領域４３の片方とを絶縁膜３３上に形成し、Ｐ°
層４２とＮ゛層４３の分離は、絶縁膜４４を埋め込むこ
とにより行う。これにより、Ｐ゛層４２とＮ′層４３の
絶縁及び分離を埋め込んだ絶縁ＩＩ　４４により行い、
ウェル領域（Ｎ型半導体）とＮ′層４３の絶縁及び基板
（Ｐ型半導体）とＰ゛層４２の絶縁を絶縁膜３３により
行うことができるようになる。この構造によりトランジ
スタのソース・ドレインとＡ１等による配線とのコンタ
クトをとる領域とウェルの領域とを絶縁膜を介して立体
的に配置できるので、レイアウト面積を大幅に縮小する
ことが可能となる。また、ラッチ・アップを考える重要
な距離となるＰ″層とＮ゛間の距離はＰ”Ｊｉｉのゲー
ト側のエッヂとＮ”ＦＪのゲート側のエッヂとの距離と
なるので、絶縁膜上のコンタクトをとるための領域（距
離）と重ねることができ、Ｐ″層とＮ゛層間距離の縮小
が可能である。

更に、本質的にこの構造はＰ″ＮＮ接合″ＰＰ接合積が
小さいので、ランチ・アンプに強い特徴を有しており、
Ｐｏ・層とＮ゛層間距離はコンタクト形成等の露光技術
の最少線幅で略決まることになる。また、Ｐ″層とＮ゛
層間間隔１ｔは、フォト・エツチング技術を利用して、
多結晶シリコンをエツチングし、その後、絶縁膜で埋め
てやれば良（、現在のフォト・エツチング技術を使用し
ても１μｍ以下にすることが可能である。このＰ″層と
Ｎ″層間間隔はＰ″層とＮ゛層間電源電圧が印加された
場合、絶縁膜の絶縁破壊が起こらない膜厚まで持ってい
くことが可能であり、フォト・エツチング技術が進歩す
れば、将来的には１００Å以下にすることも可能である
。

この構造を実現する製造工程としては、第８図に示され
るように、ソース・ドレイン領域下の絶縁膜の開口部（
エピタキシャル成長のシード領域）をフォトエツチング
により形成した後、イオン・インプラ等による不純物導
入により、ウェル形成を行うようにすると、ウェル領域
をも大幅に縮小することができ（第２図の点線で示され
るウェル参照）、更に、ＣＭＯ３構造の縮小化が可能で
ある。

更に、基板として表面不純物濃度を５　ＸＩＯ”／２以
上にすることにより、通常のＣＭＯＳ製造工程において
行われるチャネル・ストップ・インブラ工程を省略する
ことが可能である。また、同様に基板表面濃度を５Ｘ１
０”／ａＪ以上より始め、ウェルを形成し、その後、絶
縁膜３３のエピタキシャル成長のシードとなる領域を開
口した後、エピタキシャル成長させることにより、ウェ
ル上及び基板上のエピタキシャル層をエピタキシャル成
長中のオート・ドーピングにより、下地基板（Ｎウェル
３２型式ＣＭＯＳではウェル３２はＮ型半導体、基板は
Ｐ型半導体となる゛）と同型の半導体とすることが可能
であり、特に、イオン・インプラチージョン技術等を使
用して、エピタキシャル層を下地シリコン基板と同型に
する必要がな（なる。

（実施例）以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の第１実施例を示すＣＭＯ５集積回路の
平面図、第２図は第１図のｎ−ｎ線断面図である。

ティブｖＭ域、Ｃはエピタキシャル層のシード領域、ｄ
はゲートＢ域、ｅはコンタクトを示している。

第３図は、本発明の第１実施例のＣ間Ｓ集積回路の製造
工程断面図である。

なお、ここでは多結晶シリコン・ゲートのＮウェルＣＭ
Ｏ５で示されている。

以下、第３図を参照しながら説明する。

（１）まず、基板濃度の比較的高い（５Ｘｌ０ＩＳ／ｊ
以上）Ｐ型基板（前述の素子間リークを防止するため、
予め基板にイオン・インプランテーション技術を使用し
て不純物を導入し、５　ＸＩＯ”／　ｃｔＡ以上として
おいてもよい）３０上に熱酸化等の方法により、酸化膜
３１を４０００人程度形成する〔第３図の（ａ）〕。

（２）酸化膜３１を通常のフォト・リソ技術によりバタ
ーニングして、ウェル領域に対応する酸化膜をエツチン
グにより除去し、次に、イオン・インプランテーション
技術を利用して、ウェル領域に不純物（この場合は、リ
ン）を導入し、その後、通常の炉においてアニールする
ことにより不純物を拡散し、ウェル領域３２を形成する
〔第３図（ｂ）　）　。

（３）酸化膜３１を除去した後、もう１度、全面を熱酸
化等の方法により、酸化膜３３を２０００人程度形成す
る〔第３図（Ｃ）〕。

（４）通常のフォト・エツチング技術を利用して、次の
エピタキシャル成長の種結晶〔シード（Ｓｅｅｄ領域）
〕となる開口３４を形成する〔第３図（ｄ）　）　。

（５）エピタキシャル成長技術を使用して、エピタキシ
ャル層を２０００人程度成長させる。この場合、シード
領域の上の点線で囲まれた領域は欠陥のない単結晶領域
３５となり、酸化膜３３の上は、多結晶シリコン３６と
なる。ここで、エピタキシャル成長技術の１つである横
方向固相エピタキシャル技術を使用し全面を単結晶とす
ることもできる。即ち、まず、高真空中でアモルファス
・シリコンを２０００人程度１全面に堆積し６００℃程
度でブリ・アニールを行い、単結晶領域３５を超えて、
酸化膜３３上の一部をもエピタキシャル成長させる。更
に、高温でアニールを行い、下地基板の不純物をエピタ
キシャル層に拡散させる。これらのエピタキシャル成長
は、高温での熱処理となるので、ウェル、基板領域から
不純物が拡散しくオート・ドープと呼ばれる）、シード
領域の上のエピタキシャル層は、ウェル、基板とそれぞ
れ同じ型の極性を持つ半導体となる（第３図のくぎり３
７はそれを示す）。特に、エピタキシャル層が２０００
人程度１全合、オート・ドープにより、エピタキシャル
層及び酸化膜３３上の一部まで不純物は拡散する〔第３
図（ｅ）〕。

（６）次に、通常の酸化及びＬＰＧＶＤを使用して、ゲ
ート酸化膜３Ｂとゲート形成用多結晶シリコン３９を堆
積する〔第３図（ｆ）〕。

（７）通常のフォト・エツチング技術により、ゲート４
０をパターニングする〔第３図（ｇ）〕。

（８）次に、通常のフォト・リソ工程によりアクティブ
領域をフォト・レジストで覆い、それ以外の分離領域４
１の多結晶シリコンをエツチングにより除去する。この
場合、エツチングにより除去するのではなく、通常の選
択酸化法を用いて分＃領域４１を形成することも、もち
ろん可能である〔第３図（ｈ）〕。

（９）通常のＣＭＯ５製造工程と同様にして、Ｎ０領域
をフォト・レジストで覆い、Ｐ９領域にソース・ドレイ
ン形成用不純物（Ｂ）をイオン・インプランテーション
により導入する。Ｎ”領域も、逆にＰ″領域フォト・レ
ジストで覆い、不純物（ＡｓｏｒＰ）を導入する。その
後、拡散を行うことによりソース・ドレイン４２．４３
を形成する。ここで注意すべきことは、Ｐ″ＮＮ接合″
Ｐ接合面は上記の（ｅ）で示された欠陥のないエピタキ
シャル成長Ｎ３５内に形成することである。〔第３図（
１）　）　。

（１０）次に、通常のＣＶＯ法等を使用して中間絶縁膜
４４を形成する〔第３図（ｊ）〕。

（１１）更に、通常のフォト・エツチング技術により、
ソース・ドレイン領域とＡ１等の配線とのコンタクト・
ホールを形成した後、Ａ１等の配線金属を通常のスパッ
タ法等により堆積し、次に、通常のフォト・エツチング
技術により、Ａ１等の配線パターニングを行うことによ
り、金属配線４５を形成する。

１実施例のＣＭＯＳ集積回路が形成される。

第７図は本発明の第２実施例のＣＭＯＳ集積回路のの製
造方法の要部をなす製造工程断面図であり、第３図の製
造工程を一部変更したものである。特に、ＣＭＯ３・イ
ンバータ等のように、ＰｃｈのドレインとＮｃｈのドレ
インが常に同電位の場合、そのパターン・レイアウトを
大幅に縮小することが可能である。その特徴は、第３図
の第１実施例のＣＭＯ５構造に、良く知られているシリ
サイド工程を組み合わせて、インバータの出力を１つの
コンタクト・ホールより取り出すことができるようにし
た点である。シリサイドで、Ｎ゛層とＰ゛層を接続して
いるので、１つのコンタクトで出力を取り出せることに
なる。

以下、第７図を用いてその製造工程を説明する。

まず、ゲート・パターニングを行うまモの工程は、第３
図に示される工程（ａ）〜（ｇ）と同じである。

（１）次に、ＣＶＤ法等により、酸化膜を３５００人程
度堆積し、それをＲＩＥ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ
　Ｅｔｃｈｉｎｇ）等の異方性エツチングを使用するこ
とにより、サイド・ウオール５１を形成する〔第７図（
ａ）　）　。

（２）　Ｔｉ等の高融点金属を約５００形成度堆積して
、６００℃程度の温度でアニールすることにより、ソー
ス・ドレイン・ゲートの多結晶シリコンと高融点金属を
シリサイド化反応させる。

更に、ＮＨ３０Ｈ／１ＩｚＯｚ系の薬品によりサイド・
ウオール酸化膜上等の未反応高融点金属を除去し、更に
、９００℃程度の温度でシリサイド杢均−化するための
アニールを行う（シリサイド・プロセス）。

このようにして、ソース・ドレイン・ゲートがシリサイ
ド５２によって裏打ちされた構造ができる〔第７図（ｂ
）〕。

（３）以後、第３図の工程（ｊ）及び（ｋ）と同様に、
中間絶縁膜５３を堆積し、コンタクト・ホールを開口し
、ＩＩ等の金属配線５４を行う、この時、ＣＭＯ５・イ
ンバーターの出力としてコンタクト・ホールは、一箇所
ですむため、パターンの大幅な縮小化を図ることができ
る。

第８図は本発明の第３の実施例を示すＣＭＯＳ集積回路
の製造方法の要部を示す製造工程断面図であり、前記し
た第３図に示される構造のウェル形成方法を変更したも
のである。その特徴は、シード領域開口６１を形成〔第
８図（ａ）参照コした後に、イオン・インプラ技術など
により不純物（この場合、Ｎｃｈ　　トランジスタ側は
フォト・レジストで覆い、Ｐｃｈ　　トランジスタ部分
のみにリンをイオン・インプラする）を導入し、ウェル
領域６２を形成し〔第８図（ｂ）参照〕、次に、第３図
（ｅ）に示されるように、エピタキシャル成長技術を使
用して、エピタキシャル層を成長させる〔第８図（ｃ）
参照〕、この場合、シード領域の上の点線で囲まれた領
域は欠陥のない単結晶領域６３となり、酸化膜の上は、
多結晶シリコン６４となる。次に、第３図（ｆ）〜（ｋ
）に示された方法を用いて、ゲート６５、ソース・ドレ
イン６６、６７、中間絶縁膜６８及び金属配線６９が行
われ〔第８図（ｄ）参照〕で、本発明の第３実施例のＣ
ＭＯＳ集積回路が得られる。

このようなウェル形成方法をとると、ウェル領域６２は
シード領域からの不純物の横方向拡散のみを考慮した面
積でよくなり、ウェル領域を大幅に小さくすることがで
きる。また、従来のウェル構造と異なり、ゲート領域に
対応するシード領域からウェル不純物導入を行うので、
ウェル、即ち、その中につくるＰチャネル・トランジス
タをある程度集めて配置する必要がなくなり、ＣＩ’ｌ
ＯＳ・パターン・レイアウトの都合により、自由にＰｃ
ｈ　　トランジスタ、Ｎｃｈ　　トランジスタを配置で
きることになる。そのＰｃｈ　　トランジスタ、Ｎｃ）
＋　　トランジスタの自由な配置により、回路によって
はそのパターン・レイアウトを縮小化することができる
。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲、から排除するものではない。

（発明の効果）第９図は本発明によるＣＭＯＳ集積回路を使用すること
によるＣＭＯＳ・パターン・レイアウトの縮小化の効果
の説明図である。ここで、レイアウトを書くにあたって
は、デザイン・ルールとして現在使用されている最高水
準である１μｍルールを使用している。即ち、ゲート、
コンタクト・ホール等は、最小寸法をＬｐｍとし、また
、アクティブ間隔も１μｍとした。また、ゲート・コン
タクト間のアライメント余裕は０．５μｍとり、特に、
シード領域とコンタクト領域の余裕は、０．２５μｍと
した。また、シード領域とゲート間余裕は０．２５μｍ
とした。

第９図（ａ）に示されるように、従来構造では、ランチ
・アップを考慮してＰ“層５とＮ″層６の間隔は５μｍ
必要である。従って、Ｐチャネル・トランジスタのゲー
ト・エッヂとＮチャネル・トランジスタのゲート・エッ
ヂとの間隔は８μｍとなる。

これに対し、本発明の第１の実施例の構造においては、
第９図（ｂ）に示されるように、アクティブ間隔（１μ
ｍ）、コンタクト・ホール（２個。

２μｍ）、コンタクト・シード間隔（２個、０．５μｍ
）、シード・ゲート間隔（２個、０．５μｍ）で、Ｐｃ
ｈ　、　Ｎｃｈのゲート間隔は４μｍとなる。前述した
ように、この構造は本質的にランチ・アラ、ブに強いの
で、Ｐ′″層４２とＮ”Ｎ４３との間隔は、ラッチ・ア
ップでなく、フォト・エツチングの技術の限界で決まる
。

因に、ラッチ・ア、ツブを考慮する上での特性長（図中
のＬ＋とＬ２を加えたもの）は、平面として４μｍあり
、従来構造の５μｍに比べてそう大きくは減少していな
い。よって、ラッチ・アップに対する耐性は同程度以上
で、縮小が可能となる。以上、この第１実施例によれば
、所要面積は、従来のものに比べて１７２に減すること
ができる。

更に、本発明の第２の実施例の構造においては、第９図
（ｃ）に示されるように、ＣＭＯＳ・インバーター等に
適用する場合、Ｐ＋層、Ｎ″層は同電位でよく、前述の
ようにシリサイド５２を使用してＰ＋層、Ｎ゛層を結ぶ
ことにより、Ｐｃｈ　、　Ｎｃｈのゲート間隔は、コン
タクト・ホール（１個、１μｍ）。

ゲート・シード間余裕、シード・コンタクト間余裕（０
，２５Ｘ２　＋０．２５Ｘ２　、　１　、ｃｒｍ）のみ
でよく、２μｍまで小さくすることが可能である。

また、本発明の第３の実施例の構造においては、第９図
（ｄ）に示されるように、前述のウェル形成を絶縁膜開
口後に行ったものであり、ウェル領域を小さくできると
共に、その構造からウェルをまとめて配置する必要がな
く、自由に配置することが可能であり、ＣＭＯＳのレイ
アウトの自由度を増すことができる。

本発明は、ＬＩＤ　、　ＭＯＳＦＥＴの特徴である回路
としての応答が速く、またショート・チャネル効果が現
れ難いなど、前述した５項目の特徴を持っており、また
、ＣＭＯＳ構造としてこれまで説明してきたようにラッ
チ・アップ、素子分離技術上の問題なしに、縮小化が可
能であり、露光・エツチング技術の限界までＣＭＯＳ・
パターンとして縮小可能である。

以上により、説明したよう本発明は、１６ＭｂＤＲＡＭ
以降での周辺回路を製造する重要技術であり、また、今
後その応用が増々加速されると思われるＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒ
ａｔｅｄ　Ｃｉｒｃｕｉｔ）を製造する上での基本ＣＭ
ＯＳ構造となり得る。また、上記のＣＭＯＳ構造を実現
するための製造工程としては、基板として表面不純物濃
度を５×１０′Ｓ／ｃｄ以上より始めることにより、素
子間のリーク電流を防止するためのチャネル・ストップ
・インプラの製造工程を省略することができる特徴を持
つ。更に、基板表面濃度を５　ｘｌＱ＋ｓ／ｃ＋ｄ以上
より始め、ウェルを形成し、ウェル、基板ともにエピタ
キシャル成長のためのシード領域の開口を絶縁膜をフォ
ト・エツチング処理することによって形成し、その後エ
ピタキシャル成長させることにより、エピタキシャル成
長時のオート・ドーピングを利用して、エピタキシャル
成長させるシード領域の半導体と同型（ＮウェルではＮ
ウェル上のエピタキシャル層はＮ型、Ｐ基板上ではＰ型
となる）のエピタキシャル層を形成することが可能とな
る。これにより、エピタキシャル成長層をイオン・イン
プラ等により、下地半導体と同型にする必要がなく、工
程の簡略化を図ることができる。また、酸化膜上の多結
晶シリコンをエツチングにより除去するという方法によ
ってＮ″層とＰ″層の分離を行うことにより、素子分離
において問題であったバーズ・ピーク等の欠点を回避で
き、フォト・エツチング技術で可能な最小寸法により素
子分離ができることになる。これにより、ＣＭＯＳ構造
としてパターン・レイアウトの縮小化が可能である。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すＣＭＯＳ集積回路の
平面図、第２図は第１図のｎ−ｎ線断面図、第３図は本
発明の第１実施例を示すＣＭＯＳ集積回路の製造工程断
面図、第４図は従来のＣＭＯＳ集積回路の平面図、第５
図は第４図のＶ−Ｖ線断面図、第６図は従来のＬＩＤ　
−ＭＯＳＦＥＴの断面図、第７図は本発明の第２実施例
を示すＣ間Ｓ集積回路の要部製造工程断面図、第８図は
本発明の第３実施例を示すＣＭＯＳ集積回路の要部製造
工程断面図、第９図は本発明の詳細な説明する図である
。ａ・・・Ｎウェル領域、ｂ・・・アクティブ領域、Ｃ・
・・エピタキシャル層のシード領域、ｄ・・・ゲート領
域、ｅ・・・コンタクト、３０・・・Ｐ型基板、３１．
３３・・・酸化膜、３２、６２・・・ウェル領域、３４
・・・開口、３５．６３・・・単結晶領域（エピタキシ
ャル成長層）　、３６．６４・・・多結晶シリコン、３
８・・・ゲート酸化膜、３９・・・ゲート形成用・多結
晶シリコン、４０．６５・・・ゲート、４１・・・分離
領域、４２．４３・・・ソース・ドレイン、４４．５３
．６８・・・中間絶縁膜、４５．６９・・・金属配線、
５１・・・サイド・ウオール、５２・・・シリサイド、
６６、６７・・・ソース・ドレイン。

Claims

【特許請求の範囲】

（１）ソース・ドレイン領域の少なくとも一部分がシリ
コン基板上に形成した絶縁膜上に形成されるＭＯＳトラ
ンジスタを有するＣＭＯＳ集積回路において、前記絶縁膜上のソース・ドレイン領域と、該ソース・ド
レイン領域と同じ導電型を有するシリコン基板或いはウ
ェル拡散層とが前記絶縁膜によって電気的に絶縁或いは
分離されると共に該ソース・ドレイン領域が該ウェル拡
散層或いはシリコン基板上又は近接した上方に設けられ
るようにしたことを特徴とするＣＭＯＳ集積回路。
（２）ソース・ドレイン領域と、それに隣接するソース
・ドレイン領域との間の絶縁又は分離を行う埋め込み絶
縁膜を設けることを特徴とする特許請求の範囲第１項記
載のＣＭＯＳ集積回路。
（３）前記シリコン基板における添加不純物濃度が５×
１０＾１＾５／ｃｍ＾３以上であることを特徴とする特
許請求の範囲第１項記載のＣＭＯＳ集積回路。
（４）ＣＭＯＳ回路を構成するＰＭＯＳトランジスタと
ＮＭＯＳトランジスタのソース或いはドレイン領域が絶
縁膜上に隣接して配置され、更に、前記ソース或いはド
レイン領域上にはシリサイド金属層が形成されている構
造を少なくとも一部に含むことを特徴とする特許請求の
範囲第１項記載のＣＭＯＳ集積回路。
（５）（ａ）第１の導電型を有するシリコン基板に第１の導電
型とは逆の第２の導電型を有する拡散層を一部に選択的
に形成する工程と、（ｂ）前記シリコン基板を酸化する工程と、（ｃ）形成されたシリコン酸化膜をホトリソ・エッチン
グ技術を用いて所定のパターンを形成し、前記シリコン
基板の一部を露出させる工程と、（ｄ）該シリコン基板のシリコン露出部上にはシリコン
をエピタキシャル成長させ、シリコン酸化膜上には多結
晶シリコンを堆積させる工程を施すようにしたことを特
徴とするＣＭＯＳ集積回路の製造方法。
（６）前記シリコンのエピタキシャル成長を固相エピタ
キシャル成長において行うことを特徴とする特許請求の
範囲第５項記載のＣＭＯＳ集積回路の製造方法。
（７）前記シリコン酸化膜上の多結晶シリコンの一部を
所定の形状にエッチング除去し、絶縁膜を埋め込むよう
にすることを特徴とする特許請求の範囲第５項記載のＣ
ＭＯＳ集積回路の製造方法。
（８）前記シリコンをエピタキシャル成長させて形成さ
れたシリコン及びシリコン酸化膜上に形成された多結晶
シリコンの一部を、エピタキシャル成長時の下地シリコ
ン基板よりの不純物拡散により、その導電型を制御する
ようにしたことを特徴とする特許請求の範囲第５項記載
のＣＭＯＳ集積回路の製造方法。
（９）（ａ）第１の導電型を有するシリコン基板を酸化する工
程と、（ｂ）形成されたシリコン酸化膜をホトリソ・エッチン
グ技術を用いて所定のパターンを形成し、前記シリコン
基板の一部を露出させる工程と、（ｃ）第１の導電型とは逆の第２の導電型を有する拡散
層を一部に選択的に形成する工程と、（ｄ）前記シリコン基板のシリコン露出部上にはシリコ
ンをエピタキシャル成長させ、前記シリコン酸化膜上に
は多結晶シリコンを堆積させる工程を施すことを特徴と
するＣＭＯＳ集積回路の製造方法。