JP3309995B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の分野】本発明は半導体装置及びその製造方法に
関するものである。
関するものである。
【０００２】第一主表面を有し少なくとも１個の能動素
子を形成する半導体基体と、前記第一主表面に設けられ
る電気的導電領域と、前記導電的領域を封入する（ｅｎ
ｃａｐｓｕｌａｔｉｎｇ）被覆絶縁領域と、前記電気的
導電領域と電気的接触を形成するための前記第一主表面
に設けられた導電トラックとを備える半導体装置は知ら
れている。
子を形成する半導体基体と、前記第一主表面に設けられ
る電気的導電領域と、前記導電的領域を封入する（ｅｎ
ｃａｐｓｕｌａｔｉｎｇ）被覆絶縁領域と、前記電気的
導電領域と電気的接触を形成するための前記第一主表面
に設けられた導電トラックとを備える半導体装置は知ら
れている。
【０００３】
【発明の背景】英国特許出願２２０８９６５号には、封
入された（ｅｎｃａｐｓｕｌａｔｅｄ）電気導電領域が
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ又はＭＯ
ＳＦＥＴ）の絶縁ゲートのゲート導電領域を形成する装
置が記載されている。特に、前記英国特許出願２２０８
９６５号は、バイポーラトランジスタが相補導電型ＭＯ
ＳＦＥＴ（ＣＭＯＳ）と共に形成されるいわゆるＢＩＣ
ＭＯＳ技術として示されるような混合型バイポーラ−Ｍ
ＯＳＦＥＴ技術について記載している。この実施例で
は、バイポーラトランジスタ、ｎチャンネルＩＧＦＥＴ
及びｐチャンネルＩＧＦＥＴの素子領域はフィールド酸
化物により規定されている。絶縁キャッピング層により
被覆された第一ドープ・シリサイド多結晶シリコン層
は、前記ｎチャンネル及びｐチャンネルＩＧＦＥＴの絶
縁ゲートを形成するようにパターン形成し、また前記バ
イポーラ・ベース領域の外部または外因性補助領域を形
成する不純物のソースを設けるため、前記第一主表面に
接触するドープ層を形成するようにパターン形成する。
低いドープのソース及びドレイン拡大領域を形成し、ま
たバイポーラベース領域の真性または内部補助領域を形
成するためのドーパントの比率を設定するため、この構
造をマスクとして用いて不純物が注入される。前記ゲー
ト導電領域及び外因性ベース形成領域を、露出された絶
縁スペーサ領域の側壁の形成により封入する。ソース及
びドレイン領域並びに真性補助ベース領域を形成するた
めの不純物の導入後、ソース及びドレイン・コンタクト
領域を形成するため、及びバイポーラトランジスタのエ
ミッタ領域を形成するために第二のドープ及びシリサイ
ド多結晶シリコン層を形成する。このようにして設けら
れた前記第二ドープ多結晶シリコン層は前記封入絶縁ゲ
ート上に延在し、平坦化層が前記封入絶縁ゲート（ｅｎ
ｃａｐｓｕｌａｔｅｄ ｉｎｓｕｌａｔｅｄ ｇａｔ
ｅ）上にある前記第二ドープ多結晶シリコン層の頂部表
面のみを露出するようにエッチング除去（エッチバッ
ク）される平坦化工程が用いられる。前記露出したドー
プ多結晶シリコンは、前記ソース及びドレイン領域の分
離ドープ多結晶シリコンコンタクト領域を形成するため
に、前記封入絶縁ゲート上に延在する部分のみを除去す
るようにエッチングされる。前記平坦化層の除去の後、
誘電体層が設けられ次工程のメタライゼーション（ｍｅ
ｔａｌｌｉｚａｔｉｏｎ）を介し形成されるバイポーラ
トランジスタ及びＩＧＦＥＴのソース、ドレイン及び絶
縁ゲートの電気的コンタクトを可能にするようにコンタ
クト窓が開口される。前記ソース及びドレイン領域上の
ドープ多結晶シリコンコンタクト領域の形成で、前記メ
タライゼーションのコンタクト窓を前記フィールド酸化
物の上に形成でき、この上にドープ多結晶ソース及びド
レインコンタクト領域が延在するので、前記メタライゼ
ーション・コンタクトは前記ソース及びドレイン領域上
に直接には延在しない。前記メタライゼーションが前記
絶縁ゲート上に偶然にオーバーラップする可能性は、こ
のように非常に減少し、このことはアライメント許容誤
差を減少することが出来、従って高集積密度の装置を製
造することが可能な技術を提供し、またコンピュータ支
援設計（ＣＡＤ）技術を適用することも出来る。しかし
ながら、ＩＧＦＥＴの絶縁ゲートへの電気的コンタクト
を許容するために、前記絶縁ゲートを封入する前記被覆
絶縁領域を通じてコンタクトホールを形成できることが
依然必要とされる。
入された（ｅｎｃａｐｓｕｌａｔｅｄ）電気導電領域が
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ又はＭＯ
ＳＦＥＴ）の絶縁ゲートのゲート導電領域を形成する装
置が記載されている。特に、前記英国特許出願２２０８
９６５号は、バイポーラトランジスタが相補導電型ＭＯ
ＳＦＥＴ（ＣＭＯＳ）と共に形成されるいわゆるＢＩＣ
ＭＯＳ技術として示されるような混合型バイポーラ−Ｍ
ＯＳＦＥＴ技術について記載している。この実施例で
は、バイポーラトランジスタ、ｎチャンネルＩＧＦＥＴ
及びｐチャンネルＩＧＦＥＴの素子領域はフィールド酸
化物により規定されている。絶縁キャッピング層により
被覆された第一ドープ・シリサイド多結晶シリコン層
は、前記ｎチャンネル及びｐチャンネルＩＧＦＥＴの絶
縁ゲートを形成するようにパターン形成し、また前記バ
イポーラ・ベース領域の外部または外因性補助領域を形
成する不純物のソースを設けるため、前記第一主表面に
接触するドープ層を形成するようにパターン形成する。
低いドープのソース及びドレイン拡大領域を形成し、ま
たバイポーラベース領域の真性または内部補助領域を形
成するためのドーパントの比率を設定するため、この構
造をマスクとして用いて不純物が注入される。前記ゲー
ト導電領域及び外因性ベース形成領域を、露出された絶
縁スペーサ領域の側壁の形成により封入する。ソース及
びドレイン領域並びに真性補助ベース領域を形成するた
めの不純物の導入後、ソース及びドレイン・コンタクト
領域を形成するため、及びバイポーラトランジスタのエ
ミッタ領域を形成するために第二のドープ及びシリサイ
ド多結晶シリコン層を形成する。このようにして設けら
れた前記第二ドープ多結晶シリコン層は前記封入絶縁ゲ
ート上に延在し、平坦化層が前記封入絶縁ゲート（ｅｎ
ｃａｐｓｕｌａｔｅｄ ｉｎｓｕｌａｔｅｄ ｇａｔ
ｅ）上にある前記第二ドープ多結晶シリコン層の頂部表
面のみを露出するようにエッチング除去（エッチバッ
ク）される平坦化工程が用いられる。前記露出したドー
プ多結晶シリコンは、前記ソース及びドレイン領域の分
離ドープ多結晶シリコンコンタクト領域を形成するため
に、前記封入絶縁ゲート上に延在する部分のみを除去す
るようにエッチングされる。前記平坦化層の除去の後、
誘電体層が設けられ次工程のメタライゼーション（ｍｅ
ｔａｌｌｉｚａｔｉｏｎ）を介し形成されるバイポーラ
トランジスタ及びＩＧＦＥＴのソース、ドレイン及び絶
縁ゲートの電気的コンタクトを可能にするようにコンタ
クト窓が開口される。前記ソース及びドレイン領域上の
ドープ多結晶シリコンコンタクト領域の形成で、前記メ
タライゼーションのコンタクト窓を前記フィールド酸化
物の上に形成でき、この上にドープ多結晶ソース及びド
レインコンタクト領域が延在するので、前記メタライゼ
ーション・コンタクトは前記ソース及びドレイン領域上
に直接には延在しない。前記メタライゼーションが前記
絶縁ゲート上に偶然にオーバーラップする可能性は、こ
のように非常に減少し、このことはアライメント許容誤
差を減少することが出来、従って高集積密度の装置を製
造することが可能な技術を提供し、またコンピュータ支
援設計（ＣＡＤ）技術を適用することも出来る。しかし
ながら、ＩＧＦＥＴの絶縁ゲートへの電気的コンタクト
を許容するために、前記絶縁ゲートを封入する前記被覆
絶縁領域を通じてコンタクトホールを形成できることが
依然必要とされる。
【０００４】
【発明の要約】本発明は、封入電気導電領域と電気的コ
ンタクトを形成できる半導体装置及びその製造方法を提
供することを目的とするもので、これは分離コンタクト
ホール又は前記電気的導電領域のコンタクト領域を露出
するために前記被覆絶縁領域と通じる窓を形成する必要
がなく、そしてこれは二重多結晶シリコンバイポーラ技
術に匹敵し、必ずしも必要ではないが、このような二重
多結晶シリコン層技術を用いるＢＩＣＭＯＳ工程に用い
ることの出来るものである。
ンタクトを形成できる半導体装置及びその製造方法を提
供することを目的とするもので、これは分離コンタクト
ホール又は前記電気的導電領域のコンタクト領域を露出
するために前記被覆絶縁領域と通じる窓を形成する必要
がなく、そしてこれは二重多結晶シリコンバイポーラ技
術に匹敵し、必ずしも必要ではないが、このような二重
多結晶シリコン層技術を用いるＢＩＣＭＯＳ工程に用い
ることの出来るものである。
【０００５】本発明による一つの特徴は、第一主表面を
有し少なくとも１個の能動素子を形成する半導体基体
と、前記第一主表面に設けられる電気的導電領域と、前
記電気的導電領域を封入する被覆絶縁領域と、前記電気
的導電領域との電気的コンタクトを形成するための前記
第一主表面上に設けられた導電トラックとを備える半導
体装置において、前記第一主表面に隣接する前記半導体
基体内に形成される比較的高ドープ半導体領域と前記導
電トラックは電気的に接触し、前記電気的導電領域の区
域が前記導電トラックと前記電気的導電領域との間の電
気的コンタクトを確立するための導電通路を提供する前
記比較的高ドープ半導体領域と電気的コンタクトを形成
することを特徴とする。
有し少なくとも１個の能動素子を形成する半導体基体
と、前記第一主表面に設けられる電気的導電領域と、前
記電気的導電領域を封入する被覆絶縁領域と、前記電気
的導電領域との電気的コンタクトを形成するための前記
第一主表面上に設けられた導電トラックとを備える半導
体装置において、前記第一主表面に隣接する前記半導体
基体内に形成される比較的高ドープ半導体領域と前記導
電トラックは電気的に接触し、前記電気的導電領域の区
域が前記導電トラックと前記電気的導電領域との間の電
気的コンタクトを確立するための導電通路を提供する前
記比較的高ドープ半導体領域と電気的コンタクトを形成
することを特徴とする。
【０００６】他の特徴として、本発明は半導体装置の製
造方法を提供するもので、この製造方法によれば第一主
表面を有し少なくとも１個の能動素子を形成する半導体
基体を備え、前記第一主表面上に電気的導電領域を設
け、絶縁被覆領域内で前記電気的導電領域を封入し、前
記電気的導電領域と電気的コンタクトを形成する前記第
一主表面に導電トラックを設ける半導体装置の製造方法
において、比較的高濃度のドープ半導体領域を前記第一
主表面に隣接する前記半導体基体内に形成し、前記導電
トラックが前記比較的高濃度のドープ半導体領域と電気
的コンタクトするように前記導電トラックを設け、前記
導電トラックと前記電気的導電領域との間の電気的コン
タクトを設けるための導電通路を備える前記比較的高濃
度の半導体領域と電気的コンタクトを前記電気的導電領
域の領域がなすように前記電気的導電領域を設けること
を特徴とする。
造方法を提供するもので、この製造方法によれば第一主
表面を有し少なくとも１個の能動素子を形成する半導体
基体を備え、前記第一主表面上に電気的導電領域を設
け、絶縁被覆領域内で前記電気的導電領域を封入し、前
記電気的導電領域と電気的コンタクトを形成する前記第
一主表面に導電トラックを設ける半導体装置の製造方法
において、比較的高濃度のドープ半導体領域を前記第一
主表面に隣接する前記半導体基体内に形成し、前記導電
トラックが前記比較的高濃度のドープ半導体領域と電気
的コンタクトするように前記導電トラックを設け、前記
導電トラックと前記電気的導電領域との間の電気的コン
タクトを設けるための導電通路を備える前記比較的高濃
度の半導体領域と電気的コンタクトを前記電気的導電領
域の領域がなすように前記電気的導電領域を設けること
を特徴とする。
【０００７】本発明は、前記電気的導電領域の区域を前
記第一主表面に隣接し前記導電トラックに対し導電通路
を供給する比較的高濃度にドープされた半導体領域と電
気的コンタクトを生じさせることにより、被覆絶縁領域
により封入された電気的導電領域に対して電気的コンタ
クトを可能にする。従って前記電気的導電領域に対し電
気的コンタクトを可能にするために前記被覆絶縁領域を
通るコンタクトホールまたはコンタクト窓を形成する必
要はない。
記第一主表面に隣接し前記導電トラックに対し導電通路
を供給する比較的高濃度にドープされた半導体領域と電
気的コンタクトを生じさせることにより、被覆絶縁領域
により封入された電気的導電領域に対して電気的コンタ
クトを可能にする。従って前記電気的導電領域に対し電
気的コンタクトを可能にするために前記被覆絶縁領域を
通るコンタクトホールまたはコンタクト窓を形成する必
要はない。
【０００８】好ましくは、前記電気的導電領域を前記第
一主表面上に形成される絶縁領域上に設け、前記電気的
導電領域の前記区域は前記比較的高濃度にドープされた
半導体領域と電気的接触をするために前記絶縁領域を越
えて延在する。好ましい実施例では、前記電気的導電領
域はゲート導電領域を形成し、前記絶縁領域は、少なく
とも１個の絶縁ゲート電界効果トランジスタの絶縁ゲー
トのゲート絶縁領域を形成する。このような装置では、
前記絶縁ゲートは電気的分離被覆絶縁領域により封入さ
れ、前記被覆絶縁領域を介し前記絶縁ゲートのコンタク
トが可能である必要はなく、他の電気的接続は望ましく
ない電気的短絡（ショート）することなく封入された前
記絶縁ゲート上を越えて延在することが出来る。これは
高い集積度を達成することを可能とする。
一主表面上に形成される絶縁領域上に設け、前記電気的
導電領域の前記区域は前記比較的高濃度にドープされた
半導体領域と電気的接触をするために前記絶縁領域を越
えて延在する。好ましい実施例では、前記電気的導電領
域はゲート導電領域を形成し、前記絶縁領域は、少なく
とも１個の絶縁ゲート電界効果トランジスタの絶縁ゲー
トのゲート絶縁領域を形成する。このような装置では、
前記絶縁ゲートは電気的分離被覆絶縁領域により封入さ
れ、前記被覆絶縁領域を介し前記絶縁ゲートのコンタク
トが可能である必要はなく、他の電気的接続は望ましく
ない電気的短絡（ショート）することなく封入された前
記絶縁ゲート上を越えて延在することが出来る。これは
高い集積度を達成することを可能とする。
【０００９】前記電気的導電領域はドープ層により形成
されてもよい。前記半導体基体は少なくとも１個のバイ
ポーラトランジスタを形成してもよく、この場合におい
て前記電気的導電領域を形成する前記ドープ層も少なく
とも１個のバイポーラトランジスタのベース領域の少な
くとも一部を形成するため少なくとも１個の他のドープ
多結晶シリコン領域を形成してもよい。前記ドープ層
は、例えば少なくとも１個の相補型バイポーラトランジ
スタのベース領域の少なくとも一部を設けるために他の
ドープ領域を形成してもよい。相補型ＩＧＦＥＴ（ＣＭ
ＯＳ）も形成することが出来、この場合に前記電気的導
電領域は前記ＩＧＦＥＴの少なくとも１個のゲート導電
領域を形成してもよい。前記電気的導電領域を形成する
前記ドープ層はドープ多結晶シリコン領域であってもよ
く、またはたとえば他のドープ可能な材料で形成されて
もよい。
されてもよい。前記半導体基体は少なくとも１個のバイ
ポーラトランジスタを形成してもよく、この場合におい
て前記電気的導電領域を形成する前記ドープ層も少なく
とも１個のバイポーラトランジスタのベース領域の少な
くとも一部を形成するため少なくとも１個の他のドープ
多結晶シリコン領域を形成してもよい。前記ドープ層
は、例えば少なくとも１個の相補型バイポーラトランジ
スタのベース領域の少なくとも一部を設けるために他の
ドープ領域を形成してもよい。相補型ＩＧＦＥＴ（ＣＭ
ＯＳ）も形成することが出来、この場合に前記電気的導
電領域は前記ＩＧＦＥＴの少なくとも１個のゲート導電
領域を形成してもよい。前記電気的導電領域を形成する
前記ドープ層はドープ多結晶シリコン領域であってもよ
く、またはたとえば他のドープ可能な材料で形成されて
もよい。
【００１０】前記導電トラックはより高い電気的導電表
面領域で形成され得るドープ層で形成される。前記導電
トラックを形成するドープ層は、ドープ多結晶シリコン
層であってもよく、この場合に前記より高い電気的導電
領域が、たとえばセルフアライメン法により形成される
メタルシリサイド表面領域であってもよい。半導体基体
は少なくとも１個のバイポーラトランジスタを形成する
かぎりでは、前記導電トラックを形成するドープ層は前
記バイポーラトランジスタのエミッタ領域の少なくとも
一部を形成するために少なくとも１個の付加的なドープ
領域を形成してもよい。相補型バイポーラトランジスタ
を形成するかぎりでは、このドープ層は、前記相補型バ
イポーラトランジスタのエミッタ領域の少なくとも一部
を形成するために相補型ドープ領域を形成する。
面領域で形成され得るドープ層で形成される。前記導電
トラックを形成するドープ層は、ドープ多結晶シリコン
層であってもよく、この場合に前記より高い電気的導電
領域が、たとえばセルフアライメン法により形成される
メタルシリサイド表面領域であってもよい。半導体基体
は少なくとも１個のバイポーラトランジスタを形成する
かぎりでは、前記導電トラックを形成するドープ層は前
記バイポーラトランジスタのエミッタ領域の少なくとも
一部を形成するために少なくとも１個の付加的なドープ
領域を形成してもよい。相補型バイポーラトランジスタ
を形成するかぎりでは、このドープ層は、前記相補型バ
イポーラトランジスタのエミッタ領域の少なくとも一部
を形成するために相補型ドープ領域を形成する。
【００１１】上記のようにソース及びドレインコンタク
トホールがオーバーラップすることを許容するように封
入ゲートを使用できる技術は、大きな高集積化を可能と
し、また導電トラックを備えるドープ層により、電気的
相互接続を可能とするための付加的な電気的導電層を供
給する。
トホールがオーバーラップすることを許容するように封
入ゲートを使用できる技術は、大きな高集積化を可能と
し、また導電トラックを備えるドープ層により、電気的
相互接続を可能とするための付加的な電気的導電層を供
給する。
【００１２】前記導電トラックを形成するドープ層は、
たとえばＢＩＣＭＯＳ技術で用いられる相補型ＩＧＦＥ
Ｔの少なくとも１個のＩＧＦＥＴのソース及びドレイン
領域のためのコンタクト領域を形成するドープ領域も形
成する。
たとえばＢＩＣＭＯＳ技術で用いられる相補型ＩＧＦＥ
Ｔの少なくとも１個のＩＧＦＥＴのソース及びドレイン
領域のためのコンタクト領域を形成するドープ領域も形
成する。
【００１３】前記半導体基体は少なくとも２個の絶縁ゲ
ート電界効果型トランジスタを有する回路を形成するか
ぎりでは、前記導電トラックを形成するドープ層はまた
前記絶縁ゲート電界効果トランジスタ間の接続を設ける
ドープ領域を形成できる。このように、好ましい実施例
では、導電トラックを形成するドープ層もＩＧＦＥＴの
ソース及びドレイン領域にコンタクト領域を形成するた
め、及びＩＧＦＥＴ間の相互接続をするためドープ領域
を設けてもよい。従って、ＩＧＦＥＴの局所的相互接続
は前記導電トラックを形成する前記ドープ層により全部
形成されるので、必要なメタライゼーションコンタクト
は、実際の素子構造から離れ前記回路の周縁部にのみ設
けるだけでよい。もちろん、このドープ層の使用により
相互接続出来る回路の量及び区域は、比較的低い周波数
要件を備える回路を除いてはこの回路の所望の動作特性
に依存し、回路区域のほとんどの接続は回路区域の周縁
にのみ設けられるメタライゼーションのコンタクトで形
成される。この特徴は、本発明によれば前記導電トラッ
クを形成するドープ層をＩＧＦＥＴの絶縁ゲート上ある
いは絶縁ゲートと交差させてオーバーラップすることが
可能である事実により、高集積度化を達成することが出
来、また特にコンピュータ支援設計（ＣＡＤ）によく適
応する技術を提供する。本発明を実施するＢＩＣＭＯＳ
工程の場合には、バイポーラ素子のエミッタ領域もまた
付加的なマスク工程を必要とせずに、ＣＭＯＳ回路内の
局所的な相互接続及び前記導電トラックを備えるドープ
層から適切なマスク修正を用いることによって形成する
ことが出来る。
ート電界効果型トランジスタを有する回路を形成するか
ぎりでは、前記導電トラックを形成するドープ層はまた
前記絶縁ゲート電界効果トランジスタ間の接続を設ける
ドープ領域を形成できる。このように、好ましい実施例
では、導電トラックを形成するドープ層もＩＧＦＥＴの
ソース及びドレイン領域にコンタクト領域を形成するた
め、及びＩＧＦＥＴ間の相互接続をするためドープ領域
を設けてもよい。従って、ＩＧＦＥＴの局所的相互接続
は前記導電トラックを形成する前記ドープ層により全部
形成されるので、必要なメタライゼーションコンタクト
は、実際の素子構造から離れ前記回路の周縁部にのみ設
けるだけでよい。もちろん、このドープ層の使用により
相互接続出来る回路の量及び区域は、比較的低い周波数
要件を備える回路を除いてはこの回路の所望の動作特性
に依存し、回路区域のほとんどの接続は回路区域の周縁
にのみ設けられるメタライゼーションのコンタクトで形
成される。この特徴は、本発明によれば前記導電トラッ
クを形成するドープ層をＩＧＦＥＴの絶縁ゲート上ある
いは絶縁ゲートと交差させてオーバーラップすることが
可能である事実により、高集積度化を達成することが出
来、また特にコンピュータ支援設計（ＣＡＤ）によく適
応する技術を提供する。本発明を実施するＢＩＣＭＯＳ
工程の場合には、バイポーラ素子のエミッタ領域もまた
付加的なマスク工程を必要とせずに、ＣＭＯＳ回路内の
局所的な相互接続及び前記導電トラックを備えるドープ
層から適切なマスク修正を用いることによって形成する
ことが出来る。
【００１４】
【実施例】本発明の実施例を図面を用いて、詳細に説明
する。図１は本発明を実施するラテラル相補型ＩＧＦＥ
Ｔの概略平面図であり、前記相補型ＩＧＦＥＴの第一及
び第二多結晶シリコン層のドープ多結晶シリコン領域の
配置設計を示すインバータ回路として接続されている。
する。図１は本発明を実施するラテラル相補型ＩＧＦＥ
Ｔの概略平面図であり、前記相補型ＩＧＦＥＴの第一及
び第二多結晶シリコン層のドープ多結晶シリコン領域の
配置設計を示すインバータ回路として接続されている。
【００１５】図２は図１の回路図である。
【００１６】図３ないし図７は図１に示されるラテラル
ＩＧＦＥＴのＡ−Ａ，Ｂ−Ｂ，Ｃ−Ｃ，Ｄ−Ｄ及びＥ−
Ｅの各線に沿う断面図を示す。
ＩＧＦＥＴのＡ−Ａ，Ｂ−Ｂ，Ｃ−Ｃ，Ｄ−Ｄ及びＥ−
Ｅの各線に沿う断面図を示す。
【００１７】図８ないし図１２は相補型バイポーラトラ
ンジスタ（図８及び図９）及び相補型ＩＧＦＥＴ（図１
０及び図１１図）を有する本発明による半導体装置の製
造工程を示す、半導体基体の異なる部分を図示する断面
図である。
ンジスタ（図８及び図９）及び相補型ＩＧＦＥＴ（図１
０及び図１１図）を有する本発明による半導体装置の製
造工程を示す、半導体基体の異なる部分を図示する断面
図である。
【００１８】図１３ないし図１７は前記半導体装置の製
造における次工程を図示する図８ないし図１２の対応す
る同様の断面図である。
造における次工程を図示する図８ないし図１２の対応す
る同様の断面図である。
【００１９】図１８ないし図２２は前記半導体装置の製
造におけるさらに後の工程を図示するもので、図１３な
いし図１７の各図に対応する同様の断面図である。
造におけるさらに後の工程を図示するもので、図１３な
いし図１７の各図に対応する同様の断面図である。
【００２０】図２３ないし図２７は前記半導体装置の製
造工程におけるさらに他の工程を図示するもので、図１
８ないし図２２の各図に対応する同様の断面図である。
造工程におけるさらに他の工程を図示するもので、図１
８ないし図２２の各図に対応する同様の断面図である。
【００２１】これらの図は概略であって実際の縮尺−ル
に従って描かれたものではないことを理解されたい。特
に層の厚さまたは領域の大きさは拡大し、一方他の大き
さは縮小してある。図において同一の参照番号は同一ま
たは同様の部分を示すために用いられている。
に従って描かれたものではないことを理解されたい。特
に層の厚さまたは領域の大きさは拡大し、一方他の大き
さは縮小してある。図において同一の参照番号は同一ま
たは同様の部分を示すために用いられている。
【００２２】図（たとえば図１、図２及び図３ないし図
７）を参照して図示される半導体装置は、第一主表面２
を有し少なくとも１個の能動素子（この実施例において
は図１、図２及び図３ないし図７ではインバータ配置に
接続される相補型ｎ及びｐチャンネルＩＧＦＥＴ１０及
び２０を示し）を形成する半導体基体１、前記第一主表
面２上に設けられる電気的導電領域１０１、１０２及び
前記電気的導電領域１０１、１０２を封入する（ｅｎｃ
ａｐｓｕｌａｔｉｎｇ）被覆絶縁領域３００、４００
と、前記電気的導電領域１０１、１０２と電気的コンタ
クトを形成するように前記第一主表面２上に設けられる
導電トラック２０５を示す。
７）を参照して図示される半導体装置は、第一主表面２
を有し少なくとも１個の能動素子（この実施例において
は図１、図２及び図３ないし図７ではインバータ配置に
接続される相補型ｎ及びｐチャンネルＩＧＦＥＴ１０及
び２０を示し）を形成する半導体基体１、前記第一主表
面２上に設けられる電気的導電領域１０１、１０２及び
前記電気的導電領域１０１、１０２を封入する（ｅｎｃ
ａｐｓｕｌａｔｉｎｇ）被覆絶縁領域３００、４００
と、前記電気的導電領域１０１、１０２と電気的コンタ
クトを形成するように前記第一主表面２上に設けられる
導電トラック２０５を示す。
【００２３】本発明によれば前記導電トラック２０５は
前記第一主表面２に隣接する前記半導体基体内に形成さ
れる比較的高濃度にドープされた半導体領域５０（図６
参照）と電気的に接触し、前記電気的導電領域１０１、
１０２の区域１００ａは前記導電トラック２０５と前記
電気的導電領域１０１、１０２との間の電気的コンタク
トを設けるための導電通路を備える比較的高濃度にドー
プされた半導体領域５０と電気的コンタクトを形成す
る。
前記第一主表面２に隣接する前記半導体基体内に形成さ
れる比較的高濃度にドープされた半導体領域５０（図６
参照）と電気的に接触し、前記電気的導電領域１０１、
１０２の区域１００ａは前記導電トラック２０５と前記
電気的導電領域１０１、１０２との間の電気的コンタク
トを設けるための導電通路を備える比較的高濃度にドー
プされた半導体領域５０と電気的コンタクトを形成す
る。
【００２４】このようにして前記電気的導電領域１０
１、１０２が電気的コンタクトを出来るように前記被覆
絶縁領域３００、４００を通るコンタクトホール又は窓
を形成する必要なく、電気的コンタクトが前記封入され
た電気的導電領域１０１、１０２になされる。
１、１０２が電気的コンタクトを出来るように前記被覆
絶縁領域３００、４００を通るコンタクトホール又は窓
を形成する必要なく、電気的コンタクトが前記封入され
た電気的導電領域１０１、１０２になされる。
【００２５】以下に説明する実施例において前記電気的
導電領域１０１、１０２は前記第一主表面２の上に形成
される絶縁領域１２、２２上に設けられ、前記電気的導
電領域１０１、１０２の区域１００ａは前記比較的高い
ドープ半導体領域５０と電気的コンタクトを形成するた
めに前記絶縁領域１２、２２を越えて延在する。これら
の実施例において前記電気的導電領域１０１、１０２は
ゲート導電領域を形成し、また前記絶縁領域１２、２２
は少なくとも１個の絶縁ゲート電界効果型トランジスタ
（ＩＧＦＥＴ１０、２０）の絶縁ゲート１１、２１のゲ
ート絶縁領域を形成する。このような配列で前記絶縁ゲ
ート１１、２１は電気的分離被覆絶縁領域３００、４０
０により封入され、前記被覆絶縁領域３００、４００を
介して前記絶縁ゲート１１、２１とのコンタクトを形成
する必要がないので、他の電気的接続は望ましくない電
気的短絡（ショート）もなく封入された絶縁ゲート１
１、２１の上または上方に延在させることができ、これ
はより高い集積密度を達成することを可能にする。
導電領域１０１、１０２は前記第一主表面２の上に形成
される絶縁領域１２、２２上に設けられ、前記電気的導
電領域１０１、１０２の区域１００ａは前記比較的高い
ドープ半導体領域５０と電気的コンタクトを形成するた
めに前記絶縁領域１２、２２を越えて延在する。これら
の実施例において前記電気的導電領域１０１、１０２は
ゲート導電領域を形成し、また前記絶縁領域１２、２２
は少なくとも１個の絶縁ゲート電界効果型トランジスタ
（ＩＧＦＥＴ１０、２０）の絶縁ゲート１１、２１のゲ
ート絶縁領域を形成する。このような配列で前記絶縁ゲ
ート１１、２１は電気的分離被覆絶縁領域３００、４０
０により封入され、前記被覆絶縁領域３００、４００を
介して前記絶縁ゲート１１、２１とのコンタクトを形成
する必要がないので、他の電気的接続は望ましくない電
気的短絡（ショート）もなく封入された絶縁ゲート１
１、２１の上または上方に延在させることができ、これ
はより高い集積密度を達成することを可能にする。
【００２６】ここで図１及び図２に示される実施例につ
いて、図１の線Ａ−Ａに沿った図３に示される断面図は
ｎチャンネルＩＧＦＥＴ１０を図示し、一方図１に於け
る線Ｂ−Ｂに沿う図４に示す断面図はｐチャンネルＩＧ
ＦＥＴ２０を示す。図５、図６及び図７は図１において
線Ｃ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅに各々沿った断面を示す。
いて、図１の線Ａ−Ａに沿った図３に示される断面図は
ｎチャンネルＩＧＦＥＴ１０を図示し、一方図１に於け
る線Ｂ−Ｂに沿う図４に示す断面図はｐチャンネルＩＧ
ＦＥＴ２０を示す。図５、図６及び図７は図１において
線Ｃ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅに各々沿った断面を示す。
【００２７】前記半導体基体１はたとえばｐ導電型の単
結晶シリコン基板４からなる。比較的高いドープｎ導電
型領域５は、前記ｐチャンネルＩＧＦＥＴ２０が形成さ
れる区域Ｉｐ（図４）における従来のマスキング及び不
純物導入技術により設けられる。再び適切な従来の技術
を用いてｐ導電型単結晶シリコンの層４ａ，４ｂを設け
る。この特定の実施例において比較的高いドープｐ導電
型シリコンの層４ａは不純物導入、一般的にはイオン注
入により形成され、より低いドープｐ導電型シリコンの
層４ｂは前記層４ａ上にエピタキシャル成長する。しか
しながら所望であれば前記より高いドープ層４ａは省略
してもよい。図４で示すように比較的低いドープｎ導電
型ウェル領域５ａは上方に設けられ埋め込み領域５に届
き、ＩＧＦＥＴ１０及び２０の区域Ｉｎ及びＩｐは従来
のシリコン技術の局所酸化を用いて形成されるフィール
ド酸化パターン６により定められる。
結晶シリコン基板４からなる。比較的高いドープｎ導電
型領域５は、前記ｐチャンネルＩＧＦＥＴ２０が形成さ
れる区域Ｉｐ（図４）における従来のマスキング及び不
純物導入技術により設けられる。再び適切な従来の技術
を用いてｐ導電型単結晶シリコンの層４ａ，４ｂを設け
る。この特定の実施例において比較的高いドープｐ導電
型シリコンの層４ａは不純物導入、一般的にはイオン注
入により形成され、より低いドープｐ導電型シリコンの
層４ｂは前記層４ａ上にエピタキシャル成長する。しか
しながら所望であれば前記より高いドープ層４ａは省略
してもよい。図４で示すように比較的低いドープｎ導電
型ウェル領域５ａは上方に設けられ埋め込み領域５に届
き、ＩＧＦＥＴ１０及び２０の区域Ｉｎ及びＩｐは従来
のシリコン技術の局所酸化を用いて形成されるフィール
ド酸化パターン６により定められる。
【００２８】次いで絶縁ゲート１１及び２１が形成され
る。前記ゲート絶縁領域１２、２２は前記第一主表面２
上に従来技術により熱酸化層として形成され、必要とさ
れない熱酸化物を除去してパターン形成される。ゲート
導電領域１０１、１０２は従来のＣＶＤ技術を用いて被
着され、第一多結晶シリコン層１００（図１）はこの実
施例においてたとえばリンイオンのｎ導電型不純物で蒸
着中または蒸着に次いでドープされる。
る。前記ゲート絶縁領域１２、２２は前記第一主表面２
上に従来技術により熱酸化層として形成され、必要とさ
れない熱酸化物を除去してパターン形成される。ゲート
導電領域１０１、１０２は従来のＣＶＤ技術を用いて被
着され、第一多結晶シリコン層１００（図１）はこの実
施例においてたとえばリンイオンのｎ導電型不純物で蒸
着中または蒸着に次いでドープされる。
【００２９】酸化物層がドープ多結晶シリコン上に従来
技術によって設けられ、これら二つの層は所望のゲート
導電領域１０１及び１０２を形成するためにパターン形
成されて、その各々は被覆またはキャッピング酸化領域
３００を有する。図１の平面図において示される実施例
では、２個の相補型ＩＧＦＥＴ１０及び２０は図２に示
されるインバータ回路構造を設けるために絶縁ゲート１
１及び２１が互いに接続されて形成される。これはゲー
ト導電領域１０１、１０２の連続するドープ領域を形成
するために前記ドープ多結晶シリコンがパターン形成さ
れる。絶縁ゲート１１、２１の領域の外側に、前記第一
ドープ多結晶シリコン層１００の大部分が図５及び図７
に示されるように、フィールド酸化パターン６の上に延
在する。しかしながら前記第一ドープ多結晶シリコン層
１００の区域１００ａは、図６に図示されるように前記
熱酸化物が除去された前記第一主表面２の区域２ａの上
に前記ゲート絶縁領域１２、２２を越えて延在する。
技術によって設けられ、これら二つの層は所望のゲート
導電領域１０１及び１０２を形成するためにパターン形
成されて、その各々は被覆またはキャッピング酸化領域
３００を有する。図１の平面図において示される実施例
では、２個の相補型ＩＧＦＥＴ１０及び２０は図２に示
されるインバータ回路構造を設けるために絶縁ゲート１
１及び２１が互いに接続されて形成される。これはゲー
ト導電領域１０１、１０２の連続するドープ領域を形成
するために前記ドープ多結晶シリコンがパターン形成さ
れる。絶縁ゲート１１、２１の領域の外側に、前記第一
ドープ多結晶シリコン層１００の大部分が図５及び図７
に示されるように、フィールド酸化パターン６の上に延
在する。しかしながら前記第一ドープ多結晶シリコン層
１００の区域１００ａは、図６に図示されるように前記
熱酸化物が除去された前記第一主表面２の区域２ａの上
に前記ゲート絶縁領域１２、２２を越えて延在する。
【００３０】前記絶縁ゲート１１及び２１を形成するた
めの前記第一ドープ多結晶シリコン層１００を形成した
後、前記絶縁ゲート１１及び２１を用い、前記ＩＧＦＥ
Ｔ１０及び２０のソースドレイン領域の比較的低いドー
プ領域１３ａ，１４ａ，２３ａ，２４ａとｎチャンネル
ＩＧＦＥＴ１０の区域Ｉｎと共に半導体領域５０の相対
的にドープされた領域５０ｂとを形成するために、酸化
層３００及びフィールド酸化パターン６をマスクとして
キャッピングして不純物を導入し、ｐチャンネルＩＧＦ
ＥＴ２０の比較的低いドープソース領域２３ａ及びドレ
イン領域２４ａ及びこの逆の領域を形成するために、ｐ
導電型不純物の導入中に、区域Ａはマスクされる。
めの前記第一ドープ多結晶シリコン層１００を形成した
後、前記絶縁ゲート１１及び２１を用い、前記ＩＧＦＥ
Ｔ１０及び２０のソースドレイン領域の比較的低いドー
プ領域１３ａ，１４ａ，２３ａ，２４ａとｎチャンネル
ＩＧＦＥＴ１０の区域Ｉｎと共に半導体領域５０の相対
的にドープされた領域５０ｂとを形成するために、酸化
層３００及びフィールド酸化パターン６をマスクとして
キャッピングして不純物を導入し、ｐチャンネルＩＧＦ
ＥＴ２０の比較的低いドープソース領域２３ａ及びドレ
イン領域２４ａ及びこの逆の領域を形成するために、ｐ
導電型不純物の導入中に、区域Ａはマスクされる。
【００３１】酸化物の他の層は従来の異方性エッチング
技術を用いて被着及びエッチングされ、絶縁ゲート１
１、２１の側壁上の酸化物スペーサ領域４００を残す。
この様にして図３ないし図６で明らかに示すことができ
るように、ドープ多結晶シリコン層１００、特に絶縁ゲ
ート１１、２１は封入され、前記被覆絶縁領域を形成す
る前記キャッピング酸化物領域３００及びスペーサ領域
４００により電気的に分離される。
技術を用いて被着及びエッチングされ、絶縁ゲート１
１、２１の側壁上の酸化物スペーサ領域４００を残す。
この様にして図３ないし図６で明らかに示すことができ
るように、ドープ多結晶シリコン層１００、特に絶縁ゲ
ート１１、２１は封入され、前記被覆絶縁領域を形成す
る前記キャッピング酸化物領域３００及びスペーサ領域
４００により電気的に分離される。
【００３２】他の多結晶シリコンは被着されて従来のマ
スキング技術を用いてパターンが形成され、第二多結晶
シリコン層２００の所望の領域を形成する。従来のマス
キング技術を用いて、ｐチャンネルＩＧＦＥＴが形成さ
れるべき前記区域Ｉｐで他の多結晶シリコンがｐ導電型
不純物でドープされて、前記ソース及びドレイン領域２
３及び２４上にｐ導電型多結晶シリコンコンタクト領域
２０２ａ及び２０２ｂ（図４）を形成し、一方前記区域
Ｉｎ及びＡで他の多結晶シリコンがｎ導電型不純物でド
ープされて区域Ａ（図６及び２）でのｎチャンネルＩＧ
ＦＥＴ１０及びｎ型導電多結晶シリコントラック２０５
の前記ソース及びドレイン領域１３及び１４（図３）上
にｎ導電型多結晶シリコンコンタクト領域２０１ａ及び
２０１ｂを形成する。
スキング技術を用いてパターンが形成され、第二多結晶
シリコン層２００の所望の領域を形成する。従来のマス
キング技術を用いて、ｐチャンネルＩＧＦＥＴが形成さ
れるべき前記区域Ｉｐで他の多結晶シリコンがｐ導電型
不純物でドープされて、前記ソース及びドレイン領域２
３及び２４上にｐ導電型多結晶シリコンコンタクト領域
２０２ａ及び２０２ｂ（図４）を形成し、一方前記区域
Ｉｎ及びＡで他の多結晶シリコンがｎ導電型不純物でド
ープされて区域Ａ（図６及び２）でのｎチャンネルＩＧ
ＦＥＴ１０及びｎ型導電多結晶シリコントラック２０５
の前記ソース及びドレイン領域１３及び１４（図３）上
にｎ導電型多結晶シリコンコンタクト領域２０１ａ及び
２０１ｂを形成する。
【００３３】他の適切な金属も用いることができるが、
この実施例ではチタンのシリサイドメタルの層を前記第
二ドープ多結晶シリコン層２００の上に被着する。前記
半導体基体１は次いで前記第二ドープ多結晶シリコン層
２００の上のメタルシリサイド表面領域５００を形成さ
せるために急激な熱アニール処理を行う。未反応のチタ
ンは選択的に除去される。
この実施例ではチタンのシリサイドメタルの層を前記第
二ドープ多結晶シリコン層２００の上に被着する。前記
半導体基体１は次いで前記第二ドープ多結晶シリコン層
２００の上のメタルシリサイド表面領域５００を形成さ
せるために急激な熱アニール処理を行う。未反応のチタ
ンは選択的に除去される。
【００３４】従来の高温熱処理工程は、図３及び図４に
示すように前記ＩＧＦＥＴ１０及び２０のソース及びド
レイン領域１３、１４、２３、２４の比較的高いドープ
領域１３ｂ，１４ｂ，２３ｂ，２４ｂを形成し、図６に
示すように前記半導体領域５０の比較的高いドープ領域
５０ｃを形成するため、前記第二ドープ多結晶シリコン
層２００の外側に拡散して不純物を生じていた。
示すように前記ＩＧＦＥＴ１０及び２０のソース及びド
レイン領域１３、１４、２３、２４の比較的高いドープ
領域１３ｂ，１４ｂ，２３ｂ，２４ｂを形成し、図６に
示すように前記半導体領域５０の比較的高いドープ領域
５０ｃを形成するため、前記第二ドープ多結晶シリコン
層２００の外側に拡散して不純物を生じていた。
【００３５】このような高い温度処理又は加熱処理もま
た前記第一多結晶シリコン層１００の区域１００ａの外
へ不純物を拡散して、半導体基体１内に比較的低いソー
ス及びドレイン領域１３ａ，１４ａと共に形成される比
較的低いドープｎ導電型部分５０ｂと共に比較的高いド
ープｎ導電型部分５０ａを形成するために、前記第二ド
ープ多結晶シリコン層２００から不純物の拡散により形
成される比較的高いドープ部分５０ｃは図６から明らか
なように比較的高いドープ領域５０を形成し、メタルシ
リサイド表面領域５００により被覆される前記第二多結
晶シリコン層２００の部分により形成される前記導電ト
ラック２０５と前記絶縁ゲート１１、２１との間の導電
通路が形成される。前記導電トラック２０５は図１、図
７によって図示されるように前記フィールド酸化物パタ
ーン６上に延在する。
た前記第一多結晶シリコン層１００の区域１００ａの外
へ不純物を拡散して、半導体基体１内に比較的低いソー
ス及びドレイン領域１３ａ，１４ａと共に形成される比
較的低いドープｎ導電型部分５０ｂと共に比較的高いド
ープｎ導電型部分５０ａを形成するために、前記第二ド
ープ多結晶シリコン層２００から不純物の拡散により形
成される比較的高いドープ部分５０ｃは図６から明らか
なように比較的高いドープ領域５０を形成し、メタルシ
リサイド表面領域５００により被覆される前記第二多結
晶シリコン層２００の部分により形成される前記導電ト
ラック２０５と前記絶縁ゲート１１、２１との間の導電
通路が形成される。前記導電トラック２０５は図１、図
７によって図示されるように前記フィールド酸化物パタ
ーン６上に延在する。
【００３６】たとえば、図３及び図４に示されるよう
に、前記所望の多結晶シリコン領域を形成するための前
記第二多結晶シリコン層の従来技術によるパターニング
は、最終のドープ多結晶シリコン領域２０１ａ，２０１
ｂ，２０２ａ及び２０２ｂはたとえばソース及びドレイ
ン領域１３、１４、２３及び２４を各々完全に被覆し、
前記フィールド酸化物６上にも延在するのに加えて、前
記封入された絶縁ゲート１１及び２１上にほんの少しオ
ーバーラップする。しかしながらマスクのミスアライメ
ント又は他の問題のために、前記パターン形成された多
結晶シリコン領域は前記絶縁ゲート１１、２１までは延
在しないであろうから、前記第一主表面２の領域は前記
スペーサー領域４００と前記多結晶シリコン領域２０１
ａ，２０１ｂ，２０２ａ又は２０２ｂとの間で露出す
る。このようなミスアライメントは露出された領域のほ
んの少しのエッチングを招いて、前記ソース又はドレイ
ン領域１３、１４、２３又は２４内にピット又は窪みを
形成する。しかしながら上記実施例において、前記第二
多結晶シリコン層のパターン形成の後に、前記ドープ多
結晶シリコン領域２０１ａ，２０１ｂ，２０２ａ及び２
０２ｂと前記導電トラック２０５とを形成するために前
記多結晶シリコン領域の簡便なイオン注入によるドーピ
ングが実行され、不純物もまたソース又はドレイン領域
の前記多結晶シリコンのドーピング中にこのように露出
された領域又はピットに導入されるので、前記比較的高
いドープ領域１３ｂ，１４ｂ，２３ｂ及び２４ｂの連続
性及び対応する封入された絶縁ゲート１１及び２１のア
ライメントは確実となる。
に、前記所望の多結晶シリコン領域を形成するための前
記第二多結晶シリコン層の従来技術によるパターニング
は、最終のドープ多結晶シリコン領域２０１ａ，２０１
ｂ，２０２ａ及び２０２ｂはたとえばソース及びドレイ
ン領域１３、１４、２３及び２４を各々完全に被覆し、
前記フィールド酸化物６上にも延在するのに加えて、前
記封入された絶縁ゲート１１及び２１上にほんの少しオ
ーバーラップする。しかしながらマスクのミスアライメ
ント又は他の問題のために、前記パターン形成された多
結晶シリコン領域は前記絶縁ゲート１１、２１までは延
在しないであろうから、前記第一主表面２の領域は前記
スペーサー領域４００と前記多結晶シリコン領域２０１
ａ，２０１ｂ，２０２ａ又は２０２ｂとの間で露出す
る。このようなミスアライメントは露出された領域のほ
んの少しのエッチングを招いて、前記ソース又はドレイ
ン領域１３、１４、２３又は２４内にピット又は窪みを
形成する。しかしながら上記実施例において、前記第二
多結晶シリコン層のパターン形成の後に、前記ドープ多
結晶シリコン領域２０１ａ，２０１ｂ，２０２ａ及び２
０２ｂと前記導電トラック２０５とを形成するために前
記多結晶シリコン領域の簡便なイオン注入によるドーピ
ングが実行され、不純物もまたソース又はドレイン領域
の前記多結晶シリコンのドーピング中にこのように露出
された領域又はピットに導入されるので、前記比較的高
いドープ領域１３ｂ，１４ｂ，２３ｂ及び２４ｂの連続
性及び対応する封入された絶縁ゲート１１及び２１のア
ライメントは確実となる。
【００３７】気相成長法（ＣＶＤ）により被着された二
酸化シリコンのような最終の絶縁層７を図３乃至図７に
示すように前記構造物上に設ける。所望ならば素子領域
との電気的接続を形成するべく次工程のメタライゼーシ
ョン（図示せず）を可能にする最終絶縁層７の中にコン
タクト窓を開口する。
酸化シリコンのような最終の絶縁層７を図３乃至図７に
示すように前記構造物上に設ける。所望ならば素子領域
との電気的接続を形成するべく次工程のメタライゼーシ
ョン（図示せず）を可能にする最終絶縁層７の中にコン
タクト窓を開口する。
【００３８】図１、図６及び図７に最も明瞭に図示され
るように、前記絶縁ゲート１１及び２１に対する電気的
コンタクトは、比較的高い導電半導体領域５０及び前記
フィールド酸化物上に延在する前記導電トラック２０５
を介して形成される。そこで、前記絶縁ゲート１１及び
２１に対して電気的コンタクトを形成するための次工程
のメタライーション（図示せず）を可能にする前記コン
タクト窓７０（図７）を回路構造から離れた位置に設け
る。この様に前記絶縁ゲート１１及び２１の上部に直接
電気的接触を形成するために前記キャッピング酸化領域
３００を通り抜けるコンタクト窓を開口する必要はな
い。このことは所望であれば不所望の電気的短絡、ショ
ートを生じさせずに前記ＩＧＦＥＴのソース及びドレイ
ン領域と接触する前記ドープ多結晶シリコン領域が前記
絶縁ゲート上を交差するのを可能にする。このように図
１に図示するように前記ｎチャンネルＩＧＦＥＴ１０の
ソース領域１３と接触する前記ドープ多結晶シリコン領
域２０１ａは、前記絶縁ゲート１１の他の側面のフィー
ルド酸化物上の前記絶縁ゲート１１に延在する。
るように、前記絶縁ゲート１１及び２１に対する電気的
コンタクトは、比較的高い導電半導体領域５０及び前記
フィールド酸化物上に延在する前記導電トラック２０５
を介して形成される。そこで、前記絶縁ゲート１１及び
２１に対して電気的コンタクトを形成するための次工程
のメタライーション（図示せず）を可能にする前記コン
タクト窓７０（図７）を回路構造から離れた位置に設け
る。この様に前記絶縁ゲート１１及び２１の上部に直接
電気的接触を形成するために前記キャッピング酸化領域
３００を通り抜けるコンタクト窓を開口する必要はな
い。このことは所望であれば不所望の電気的短絡、ショ
ートを生じさせずに前記ＩＧＦＥＴのソース及びドレイ
ン領域と接触する前記ドープ多結晶シリコン領域が前記
絶縁ゲート上を交差するのを可能にする。このように図
１に図示するように前記ｎチャンネルＩＧＦＥＴ１０の
ソース領域１３と接触する前記ドープ多結晶シリコン領
域２０１ａは、前記絶縁ゲート１１の他の側面のフィー
ルド酸化物上の前記絶縁ゲート１１に延在する。
【００３９】特に図１より理解されるように前記ＩＧＦ
ＥＴ１０及び２０のソース、ドレイン及び絶縁ゲートに
接触する前記シリサイド第二ドープ多結晶シリコン層２
００の使用は、前記コンタクト窓が、たとえば従来方法
でアルミニウムが被着される次工程のメタライゼーショ
ンに対し、ソース及びドレイン領域の接触を可能にし
て、前記導電トラック２０５に対し電気的に接続する図
７に示されるのと同様な方法でほぼ前記フィールド酸化
パターン６上の回路の周辺部に配置され、また絶縁スペ
ーサー領域４００が形成される方法は、前記絶縁層３０
０，４００を通り抜けるコンタクト窓を開口する必要な
く、前記第二ドープ多結晶シリコン層２００が前記ソー
ス及びドレイン領域１３，１４，２３及び２４との接触
を可能にする。前記第二ドープ多結晶シリコン層２００
は封入された絶縁ゲート１１及び２１を交差することが
できる事実との組合せで、より高い集積度を達成するこ
とができ、またコンピュータ支援設計に特によく適応さ
れるような技術を提供するものである。
ＥＴ１０及び２０のソース、ドレイン及び絶縁ゲートに
接触する前記シリサイド第二ドープ多結晶シリコン層２
００の使用は、前記コンタクト窓が、たとえば従来方法
でアルミニウムが被着される次工程のメタライゼーショ
ンに対し、ソース及びドレイン領域の接触を可能にし
て、前記導電トラック２０５に対し電気的に接続する図
７に示されるのと同様な方法でほぼ前記フィールド酸化
パターン６上の回路の周辺部に配置され、また絶縁スペ
ーサー領域４００が形成される方法は、前記絶縁層３０
０，４００を通り抜けるコンタクト窓を開口する必要な
く、前記第二ドープ多結晶シリコン層２００が前記ソー
ス及びドレイン領域１３，１４，２３及び２４との接触
を可能にする。前記第二ドープ多結晶シリコン層２００
は封入された絶縁ゲート１１及び２１を交差することが
できる事実との組合せで、より高い集積度を達成するこ
とができ、またコンピュータ支援設計に特によく適応さ
れるような技術を提供するものである。
【００４０】図１は図２に図示されるインバータ回路内
で接続されるＩＧＦＥＴ１０及び２０だけの結合からな
る比較的簡単な回路を示すけれども、前記第二ドープ多
結晶シリコン層２００はより多くのＩＧＦＥＴ間の相互
接続を設けるのに用いることが出来る。このように、例
えば多くのＩＧＦＥＴからなる、より複雑な回路を設け
ることが出来、前記ＩＧＦＥＴ間の所望の回路接続は、
素子の周辺部、一般にはフィールド酸化物上に設けられ
る次工程のメタライゼーションのためのコンタクト窓を
備える前記第二ドープ多結晶シリコン層２００によって
完全に形成される。
で接続されるＩＧＦＥＴ１０及び２０だけの結合からな
る比較的簡単な回路を示すけれども、前記第二ドープ多
結晶シリコン層２００はより多くのＩＧＦＥＴ間の相互
接続を設けるのに用いることが出来る。このように、例
えば多くのＩＧＦＥＴからなる、より複雑な回路を設け
ることが出来、前記ＩＧＦＥＴ間の所望の回路接続は、
素子の周辺部、一般にはフィールド酸化物上に設けられ
る次工程のメタライゼーションのためのコンタクト窓を
備える前記第二ドープ多結晶シリコン層２００によって
完全に形成される。
【００４１】もちろん図１は接続されるＩＧＦＥＴ１０
及び２０の絶縁ゲート１１及び２１を示すが、これは必
ずしも必要ではなく回路の所望の機能によっては必要と
されるであろうことを示す。
及び２０の絶縁ゲート１１及び２１を示すが、これは必
ずしも必要ではなく回路の所望の機能によっては必要と
されるであろうことを示す。
【００４２】もちろん、どの所望の相互接続もこれらの
層及びフィールド酸化パターン６及びゲート絶縁領域１
２、２２の適切なパターニングによって簡単に前記第一
及び第二ドープ多結晶シリコン層１００及び２００の間
に設けることができることは高く評価されるであろう。
このように例えばＩＧＦＥＴの所望のソース又はドレイ
ン領域が前記導電トラック２０５とソース又はドレイン
領域との間必要とされるように前記第二多結晶シリコン
層２００の連続するドープ領域を設けることによって簡
単にその各々の絶縁ゲートに対し接続することが出来
る。
層及びフィールド酸化パターン６及びゲート絶縁領域１
２、２２の適切なパターニングによって簡単に前記第一
及び第二ドープ多結晶シリコン層１００及び２００の間
に設けることができることは高く評価されるであろう。
このように例えばＩＧＦＥＴの所望のソース又はドレイ
ン領域が前記導電トラック２０５とソース又はドレイン
領域との間必要とされるように前記第二多結晶シリコン
層２００の連続するドープ領域を設けることによって簡
単にその各々の絶縁ゲートに対し接続することが出来
る。
【００４３】上記の方法及び構造は、上記のような、例
えば上記の絶縁ゲートのような、または例えば導電トラ
ックのような封入された電気的導電領域に対して接続が
必要とされる場合に適用することができるけれども、上
記の方法及び構造は特に二重多結晶シリコン層技術がＩ
ＧＦＥＴのような絶縁ゲート素子に加えて１又はそれ以
上のバイポーラトランジスタを形成するのに用いられる
場合の工程に用いるのに特に適している。これは例えば
バイポーラトランジスタがＩＧＦＥＴと同時に形成され
るいわゆるＢＩＣＭＯＳ技術に関するものである。
えば上記の絶縁ゲートのような、または例えば導電トラ
ックのような封入された電気的導電領域に対して接続が
必要とされる場合に適用することができるけれども、上
記の方法及び構造は特に二重多結晶シリコン層技術がＩ
ＧＦＥＴのような絶縁ゲート素子に加えて１又はそれ以
上のバイポーラトランジスタを形成するのに用いられる
場合の工程に用いるのに特に適している。これは例えば
バイポーラトランジスタがＩＧＦＥＴと同時に形成され
るいわゆるＢＩＣＭＯＳ技術に関するものである。
【００４４】ＢＩＣＭＯＳ型素子の製造方法について、
製造の順次工程を図示する図８乃至図２７を参照し実施
例により説明する。図３乃至図２７の各々は５つの工
程、図８ないし図１２、図１３ないし図１７、図１８な
いし図２２、図２３ないし図２７に分けられ、各々は半
導体素子の所与の領域を図示するものである。このよう
に図８、図１３，図１８及び図２３はｎｐｎバイポーラ
トランジスタ３０が形成される区域Ｂｎを図示し、図
９、図１４、図１９及び図２４はｐｎｐバイポーラトラ
ンジスタ４０が形成される区域Ｂｐを図示し、図１０、
図１５、図２０及び図２５はｎチャンネルトランジスタ
１０が形成される区域Ｉｎ、図１１、図１６、図２１及
び図２６は、ｐチャンネルトランジスタ２０が形成され
る区域Ｉｐを、及び図１２、図１７、図２２及び図２７
は絶縁ゲートが図１及び図３ないし図７を参照し、上記
で説明した方法と同様の方法で形成される区域Ａを示
す。以下に説明する工程で製造されるＩＧＦＥＴに関
し、図１及び図３ないし図７に示されるのと同様に同一
の参照番号が用いられている。
製造の順次工程を図示する図８乃至図２７を参照し実施
例により説明する。図３乃至図２７の各々は５つの工
程、図８ないし図１２、図１３ないし図１７、図１８な
いし図２２、図２３ないし図２７に分けられ、各々は半
導体素子の所与の領域を図示するものである。このよう
に図８、図１３，図１８及び図２３はｎｐｎバイポーラ
トランジスタ３０が形成される区域Ｂｎを図示し、図
９、図１４、図１９及び図２４はｐｎｐバイポーラトラ
ンジスタ４０が形成される区域Ｂｐを図示し、図１０、
図１５、図２０及び図２５はｎチャンネルトランジスタ
１０が形成される区域Ｉｎ、図１１、図１６、図２１及
び図２６は、ｐチャンネルトランジスタ２０が形成され
る区域Ｉｐを、及び図１２、図１７、図２２及び図２７
は絶縁ゲートが図１及び図３ないし図７を参照し、上記
で説明した方法と同様の方法で形成される区域Ａを示
す。以下に説明する工程で製造されるＩＧＦＥＴに関
し、図１及び図３ないし図７に示されるのと同様に同一
の参照番号が用いられている。
【００４５】図８乃至図１２を参照し、前記半導体基体
１も典型的には１０Ωｃｍの比抵抗を備える反対導電
型、この実施例の場合ではｐ導電型の不純物でドープさ
れた単結晶シリコン基板４を有する。一導電型、この実
施例の場合にはｎ導電型の不純物を適切なマスクを用い
て前記基板４に導入し、最終的にコレクター領域の一部
を形成する比較的高いドープ領域３１を前記領域Ｂｎに
形成し、比較的低いドープ領域４１及び比較的高いドー
プ境界領域４２を前記区域Ｂｐに形成し、ｐチャンネル
ＩＧＦＥＴ２０のウェル領域の一部を形成する比較的高
いドープ領域５を区域Ｉｐに形成する。
１も典型的には１０Ωｃｍの比抵抗を備える反対導電
型、この実施例の場合ではｐ導電型の不純物でドープさ
れた単結晶シリコン基板４を有する。一導電型、この実
施例の場合にはｎ導電型の不純物を適切なマスクを用い
て前記基板４に導入し、最終的にコレクター領域の一部
を形成する比較的高いドープ領域３１を前記領域Ｂｎに
形成し、比較的低いドープ領域４１及び比較的高いドー
プ境界領域４２を前記区域Ｂｐに形成し、ｐチャンネル
ＩＧＦＥＴ２０のウェル領域の一部を形成する比較的高
いドープ領域５を区域Ｉｐに形成する。
【００４６】この実施例では、図３乃至図７を参照して
既に説明した実施例のように、第一の比較的高いドープ
ｐ＋導電型層４ａは通常イオン注入の様な不純物導入に
より形成され、この上により低いドープｐ導電型エピタ
キシャル層４ｂを成長させて、前記領域３１、４１、４
２及び５を埋め込む。再び比較的高いドープ層４ａを所
望であれば省略される。
既に説明した実施例のように、第一の比較的高いドープ
ｐ＋導電型層４ａは通常イオン注入の様な不純物導入に
より形成され、この上により低いドープｐ導電型エピタ
キシャル層４ｂを成長させて、前記領域３１、４１、４
２及び５を埋め込む。再び比較的高いドープ層４ａを所
望であれば省略される。
【００４７】従来のフォトリソグラフィー技術及びエッ
チング技術を用いて、マスク層（図示せず）を形成し不
純物をこの場合にはリンイオンを注入して導入し、比較
的低いドープｎ導電型コレクター領域３２を前記区域Ｂ
ｎに及び比較的低いドープウェル領域５ａをＩＧＦＥＴ
２０のために前記区域Ｉｐに形成する。これに加えて比
較的高いドープ領域４２ａを区域Ｂｐに形成して前記ｐ
ｎｐバイポーラトランジスタ４０のｐ導電型コレクター
領域４３を囲むｎ導電型アイソレーションを完成する。
この特徴としては前記コレクター領域４３を前記ｐ導電
型エピタキシャル層４ａ，４ｂの一部で形成することで
ある。
チング技術を用いて、マスク層（図示せず）を形成し不
純物をこの場合にはリンイオンを注入して導入し、比較
的低いドープｎ導電型コレクター領域３２を前記区域Ｂ
ｎに及び比較的低いドープウェル領域５ａをＩＧＦＥＴ
２０のために前記区域Ｉｐに形成する。これに加えて比
較的高いドープ領域４２ａを区域Ｂｐに形成して前記ｐ
ｎｐバイポーラトランジスタ４０のｐ導電型コレクター
領域４３を囲むｎ導電型アイソレーションを完成する。
この特徴としては前記コレクター領域４３を前記ｐ導電
型エピタキシャル層４ａ，４ｂの一部で形成することで
ある。
【００４８】前記半導体基体１の各々の素子区域Ｂｎ，
Ｂｐ，Ｉｎ，Ｉｐ及びＡ、更に他の素子区域（図示せ
ず）を形成し、または例えばシリコン酸化物・シリコン
窒化物マスク（図示せず）で従来のシリコン局所酸化技
術を用いてフィールド酸化物パターン６を形成すること
により互いに分離する。
Ｂｐ，Ｉｎ，Ｉｐ及びＡ、更に他の素子区域（図示せ
ず）を形成し、または例えばシリコン酸化物・シリコン
窒化物マスク（図示せず）で従来のシリコン局所酸化技
術を用いてフィールド酸化物パターン６を形成すること
により互いに分離する。
【００４９】前記ＩＧＦＥＴにとって必要であれば、様
々なしきい値調整イオン注入が行われてもよい。また図
示されてはいないけれども、比較的高いドープチャンネ
ルストッパー領域を前記フィールド酸化物パターン６の
形成の前にイオン注入を用いて前記フィールド酸化物パ
ターン６の下方に設けてもよい。図８ないし図１２から
明らかなように、素子区域Ｂｎ，Ｂｐ，Ｉｎ，Ｉｐ及び
Ａを形成するのに加えて、前記フィールド酸化物パター
ンの領域６ａは前記区域Ｂｎにおいてコレクターコンタ
クト領域３２ａを一度は比較的低いドープコレクター領
域３２の形成中にまた他の一度は適切なマスクを通して
の前記第一導電型の不純物を二回ドープすることにより
形成して、前記クレクタ領域へのオーミックコンタクト
を可能にする。前記フィールド酸化物パターンの領域６
ｂは同様にして区域Ｂｐに前記ｐｎｐトランジスタ４０
のコレクタコンクト領域４３ａを形成する。
々なしきい値調整イオン注入が行われてもよい。また図
示されてはいないけれども、比較的高いドープチャンネ
ルストッパー領域を前記フィールド酸化物パターン６の
形成の前にイオン注入を用いて前記フィールド酸化物パ
ターン６の下方に設けてもよい。図８ないし図１２から
明らかなように、素子区域Ｂｎ，Ｂｐ，Ｉｎ，Ｉｐ及び
Ａを形成するのに加えて、前記フィールド酸化物パター
ンの領域６ａは前記区域Ｂｎにおいてコレクターコンタ
クト領域３２ａを一度は比較的低いドープコレクター領
域３２の形成中にまた他の一度は適切なマスクを通して
の前記第一導電型の不純物を二回ドープすることにより
形成して、前記クレクタ領域へのオーミックコンタクト
を可能にする。前記フィールド酸化物パターンの領域６
ｂは同様にして区域Ｂｐに前記ｐｎｐトランジスタ４０
のコレクタコンクト領域４３ａを形成する。
【００５０】通常の従来の表面洗浄処理の後、酸化物の
薄い層を前記第一主表面２上に熱酸化形成し、次いで従
来技術を用いてパターン形成して区域Ｉｎ及びＩｐに前
記ゲート絶縁領域１２、２２を設ける。
薄い層を前記第一主表面２上に熱酸化形成し、次いで従
来技術を用いてパターン形成して区域Ｉｎ及びＩｐに前
記ゲート絶縁領域１２、２２を設ける。
【００５１】多結晶シリコンを従来の化学気相成長法
（ＣＶＤ）を用いて厚さ約５００ｎｍ（ナノメータ）ま
で被着する。マスク層（図示せず）は、ｎ導電型不純物
及び前記区域Ｂｎをマスクするために、被着された前記
多結晶シリコン層上に設けられ、この場合には、前記ｎ
導電型領域１０１及び１０２並びにｎ導電型多結晶シリ
コン領域１０３を以下の説明から明らかなように前記ｐ
ｎｐバイポーラトランジスタ４０の外因的べース領域を
形成するための前記区域Ｂｐに形成するため、リンイオ
ンを典型例としては２×１０１６ｃｍ−２のドーズ量で
５０ｋｅＶのエネルギーで前記マスクを通してイオン注
入する。前記マスク層は次いで除去され、ｐ導電型不純
物、本実施例ではボロンイオンを３×１０１５ｃｍ−２
のドーズ量で３０ｋｅＶのエネルギーにより注入して、
前記ｎｐｎバイポーラトランジスタ３０の外因的ベース
領域を形成するためのｐ導電型多結晶シリコン領域１０
４を区域Ｂｎに設けるために、先の工程で注入されない
多結晶シリコンをｐ導電型にする。用いられるドーズ量
はｎ型として残存するｎ導電型多結晶シリコン領域１０
１、１０２及び１０３をオーバードープするには不十分
である。
（ＣＶＤ）を用いて厚さ約５００ｎｍ（ナノメータ）ま
で被着する。マスク層（図示せず）は、ｎ導電型不純物
及び前記区域Ｂｎをマスクするために、被着された前記
多結晶シリコン層上に設けられ、この場合には、前記ｎ
導電型領域１０１及び１０２並びにｎ導電型多結晶シリ
コン領域１０３を以下の説明から明らかなように前記ｐ
ｎｐバイポーラトランジスタ４０の外因的べース領域を
形成するための前記区域Ｂｐに形成するため、リンイオ
ンを典型例としては２×１０１６ｃｍ−２のドーズ量で
５０ｋｅＶのエネルギーで前記マスクを通してイオン注
入する。前記マスク層は次いで除去され、ｐ導電型不純
物、本実施例ではボロンイオンを３×１０１５ｃｍ−２
のドーズ量で３０ｋｅＶのエネルギーにより注入して、
前記ｎｐｎバイポーラトランジスタ３０の外因的ベース
領域を形成するためのｐ導電型多結晶シリコン領域１０
４を区域Ｂｎに設けるために、先の工程で注入されない
多結晶シリコンをｐ導電型にする。用いられるドーズ量
はｎ型として残存するｎ導電型多結晶シリコン領域１０
１、１０２及び１０３をオーバードープするには不十分
である。
【００５２】本実施例ではｎ導電型不純物は前記ゲート
導電領域１０１及び１０２を導電化するのに用いられる
けれども、ｐ導電型不純物は必要であれば他の適切なド
ーパント変更も可能であろう。
導電領域１０１及び１０２を導電化するのに用いられる
けれども、ｐ導電型不純物は必要であれば他の適切なド
ーパント変更も可能であろう。
【００５３】シリコン酸化物の層、例えばＴＥＯＳ（テ
トラエチルオルトシリケート）を前記多結晶シリコン層
上に約３００ｎｍの厚さに被着し、次いでシリコン酸化
物層及び下方の多結晶シリコンを適切なマスクを介して
エッチング除去し、従来技術を用いて図８乃至１２に示
すように前記ドープ多結晶シリコン層１００及び前記被
覆キャッピング酸化物層３００を形成する。
トラエチルオルトシリケート）を前記多結晶シリコン層
上に約３００ｎｍの厚さに被着し、次いでシリコン酸化
物層及び下方の多結晶シリコンを適切なマスクを介して
エッチング除去し、従来技術を用いて図８乃至１２に示
すように前記ドープ多結晶シリコン層１００及び前記被
覆キャッピング酸化物層３００を形成する。
【００５４】区域Ｂｎ及びＩｐは次いでマスクされ、前
記第一導電型の不純物、この実施例では前記ドープ多結
晶シリコン層１００及びキャッピング酸化物層３００並
びにフィールド酸化物パターン６をマスクとして用いて
ｎ導電型を導入し、前記区域ＩｎにＩＧＦＥＴ１０の比
較的低いドープソース及びドレイン領域１３ａ及び１４
ａと、また前記導電トラック２０５に対し絶縁ゲート１
１、２１の区域１００ａから導電通路を設ける比較的高
いドープ領域５０の比較的低いドープ領域５０ｂとを形
成する。このマスクを除去した後、前記区域Ｂｐ，Ｉｎ
及びＡはマスクされ、ｐ導電型不純物が導入されて前記
区域ＩｐとＢｎとに各々、ｐチャンネルＩＧＦＥＴ２０
の比較的低いドープソース及びドレイン領域２３ａ及び
２４ａと、ｎｐｎバイポーラトランジスタ３０の内因的
ベース領域３４とを形成する。次工程のアニール処理
中、不純物は前記ドープ多結晶シリコン層１００から下
方のシリコンに拡散し、バイポーラトランジスタ３０及
び４０の外因的ベース領域３５及び４５を形成し、図１
３乃至図１７に示すように区域Ａにおいて比較的高いド
ープ領域５０ａを設ける。
記第一導電型の不純物、この実施例では前記ドープ多結
晶シリコン層１００及びキャッピング酸化物層３００並
びにフィールド酸化物パターン６をマスクとして用いて
ｎ導電型を導入し、前記区域ＩｎにＩＧＦＥＴ１０の比
較的低いドープソース及びドレイン領域１３ａ及び１４
ａと、また前記導電トラック２０５に対し絶縁ゲート１
１、２１の区域１００ａから導電通路を設ける比較的高
いドープ領域５０の比較的低いドープ領域５０ｂとを形
成する。このマスクを除去した後、前記区域Ｂｐ，Ｉｎ
及びＡはマスクされ、ｐ導電型不純物が導入されて前記
区域ＩｐとＢｎとに各々、ｐチャンネルＩＧＦＥＴ２０
の比較的低いドープソース及びドレイン領域２３ａ及び
２４ａと、ｎｐｎバイポーラトランジスタ３０の内因的
ベース領域３４とを形成する。次工程のアニール処理
中、不純物は前記ドープ多結晶シリコン層１００から下
方のシリコンに拡散し、バイポーラトランジスタ３０及
び４０の外因的ベース領域３５及び４５を形成し、図１
３乃至図１７に示すように区域Ａにおいて比較的高いド
ープ領域５０ａを設ける。
【００５５】シリコン酸化物の他の層、再びこの実施例
ではＴＥＯＳ層を前記第一主表面２の表面構造上に被着
し、前記ドープ多結晶シリコン層１００の側壁面上に絶
縁スペーサー領域４００を残すようにして従来の技術を
用い、異方性エッチングを行う。このように図１８乃至
図２２に示されるように絶縁ゲート１１、１２を含むド
ープ多結晶シリコン層１００を、前記キャッピング絶縁
層３００及び絶縁スペーサー領域４００により形成され
る前記被覆絶縁領域で完全に封入し、このようにして電
気的に分離する。
ではＴＥＯＳ層を前記第一主表面２の表面構造上に被着
し、前記ドープ多結晶シリコン層１００の側壁面上に絶
縁スペーサー領域４００を残すようにして従来の技術を
用い、異方性エッチングを行う。このように図１８乃至
図２２に示されるように絶縁ゲート１１、１２を含むド
ープ多結晶シリコン層１００を、前記キャッピング絶縁
層３００及び絶縁スペーサー領域４００により形成され
る前記被覆絶縁領域で完全に封入し、このようにして電
気的に分離する。
【００５６】多結晶シリコンの第二層は、前記多結晶シ
リコン層２００を形成する多結晶シリコンの領域を形成
するために、従来のフォトリソグラフィー及びエッチン
グ技術を用いて被着しパターン形成される。マスク層は
区域Ｂｐ及びＩｐを被覆するようにして設けられる。ｎ
導電型不純物をこのマスク層（図示せず）を用いて導入
し、マスクとしてフィールド酸化物パターン６及びキャ
ッピング酸化物領域３００を用い前記区域Ｂｎのエミッ
タ窓内に高いｎ導電型ドープ多結晶シリコン領域２０３
を、前記区域Ｉｎのソース及びドレイン領域１３及び１
４の各々の上に高いドープｎ導電型多結晶シリコンコン
タクト領域２０１ａ及び２２０ｂを、前記区域Ａの導電
トラック２０５を形成するための高いｎ導電型多結晶シ
リコン領域を形成する。このマスク層は除去されて他の
マスク層と置換し、このマスク層は前記区域Ｂｐのエミ
ッタ窓内にｐ導電型ドープ多結晶シリコン領域２０４
と、前記区域Ｉｐのソース及びドレイン領域２３及び２
４を被覆するようにｐ導電型ドープ多結晶シリコン領域
２０２ａ及び２０２ｂとを形成するために導入されるｐ
導電型不純物から前記区域Ｂｎ，Ｉｎ及びＡをマスクす
る。
リコン層２００を形成する多結晶シリコンの領域を形成
するために、従来のフォトリソグラフィー及びエッチン
グ技術を用いて被着しパターン形成される。マスク層は
区域Ｂｐ及びＩｐを被覆するようにして設けられる。ｎ
導電型不純物をこのマスク層（図示せず）を用いて導入
し、マスクとしてフィールド酸化物パターン６及びキャ
ッピング酸化物領域３００を用い前記区域Ｂｎのエミッ
タ窓内に高いｎ導電型ドープ多結晶シリコン領域２０３
を、前記区域Ｉｎのソース及びドレイン領域１３及び１
４の各々の上に高いドープｎ導電型多結晶シリコンコン
タクト領域２０１ａ及び２２０ｂを、前記区域Ａの導電
トラック２０５を形成するための高いｎ導電型多結晶シ
リコン領域を形成する。このマスク層は除去されて他の
マスク層と置換し、このマスク層は前記区域Ｂｐのエミ
ッタ窓内にｐ導電型ドープ多結晶シリコン領域２０４
と、前記区域Ｉｐのソース及びドレイン領域２３及び２
４を被覆するようにｐ導電型ドープ多結晶シリコン領域
２０２ａ及び２０２ｂとを形成するために導入されるｐ
導電型不純物から前記区域Ｂｎ，Ｉｎ及びＡをマスクす
る。
【００５７】このマスク層の除去後、シリサイドメタ
ル、例えばチタン、を例えば従来のスパッタリング技術
を用いて約３０ｎｍの厚さに被着して、前記第二ドープ
多結晶シリコン層２００上にチタンシリサイド表面領域
５００を形成するために急激な熱アニール（ＲＴＡ）に
さらす。このとき、図１８乃至図２２に示されるような
構造を残すように、未反応のチタンが選択的に前記酸化
物領域から除去される。
ル、例えばチタン、を例えば従来のスパッタリング技術
を用いて約３０ｎｍの厚さに被着して、前記第二ドープ
多結晶シリコン層２００上にチタンシリサイド表面領域
５００を形成するために急激な熱アニール（ＲＴＡ）に
さらす。このとき、図１８乃至図２２に示されるような
構造を残すように、未反応のチタンが選択的に前記酸化
物領域から除去される。
【００５８】絶縁層７を前記表面構造上に設ける。前記
絶縁層７は再びＴＥＯＳ層でもよい。この絶縁層７は既
に知られている技術、例えばレジストまたはガラス（一
例としてボロンフォスフォシリケートガラス）（ＢＰＳ
Ｇ）のような流動媒体を塗布し、次いで前記ＴＥＯＳ層
７を前記レジスト又はＢＰＳＧ層と同じ速度でエッチン
グするエッチャントで前記絶縁層をエッチングすること
により平坦化する。
絶縁層７は再びＴＥＯＳ層でもよい。この絶縁層７は既
に知られている技術、例えばレジストまたはガラス（一
例としてボロンフォスフォシリケートガラス）（ＢＰＳ
Ｇ）のような流動媒体を塗布し、次いで前記ＴＥＯＳ層
７を前記レジスト又はＢＰＳＧ層と同じ速度でエッチン
グするエッチャントで前記絶縁層をエッチングすること
により平坦化する。
【００５９】前記第２ドープ多結晶シリコン層２００か
ら不純物を拡散する事により、前記バイポーラトランジ
スタ３０及び４０のエミッター領域３６及び４６、ＩＧ
ＦＥＴ１０及び２０の比較的高いドープソース及びドレ
イン領域１３ｂ，１４ｂ及び２３ｂ，２４ｂと区域Ａの
比較的高いドープ領域５０ｃを形成する。もちろん前記
ドープ多結晶シリコン層２００からの不純物の付加的な
拡散はシリサイド処理中及び上記の平坦化工程中にも生
じ得ることはあるけれども、一般に前記シリサイド処理
工程に先立って集中した高温度の熱処理工程によりこの
拡散が行われる。
ら不純物を拡散する事により、前記バイポーラトランジ
スタ３０及び４０のエミッター領域３６及び４６、ＩＧ
ＦＥＴ１０及び２０の比較的高いドープソース及びドレ
イン領域１３ｂ，１４ｂ及び２３ｂ，２４ｂと区域Ａの
比較的高いドープ領域５０ｃを形成する。もちろん前記
ドープ多結晶シリコン層２００からの不純物の付加的な
拡散はシリサイド処理中及び上記の平坦化工程中にも生
じ得ることはあるけれども、一般に前記シリサイド処理
工程に先立って集中した高温度の熱処理工程によりこの
拡散が行われる。
【００６０】前述のように、マスクミスアライメント又
は他の問題により、前記パターン形成された多結晶シリ
コン領域は前記絶縁ゲートまでは延在しないので、前記
第一主表面２の領域は前記スペーサー領域４００と多結
晶シリコン領域２０１ａ，２０１ｂ，２０２ａ又は２０
２ｂとの間に露出される。このようなミスアライメント
は、前記ソース又はドレイン領域１３、１４、２３また
は２４のピット又は窪みを形成する前記露出領域の少量
のエッチングを生じるであろう。しかしながら、上記の
実施例で説明するように前記ドープ多結晶シリコン領域
２０１ａ，２０１ｂ，２０２ａ及び２０２ｂ並びに前記
導電トラック２０５を形成するための前記多結晶シリコ
ン領域の簡便にはイオン注入によるドーピングは、前記
第２多結晶シリコン層のパターン形成後に行われるの
で、不純物は前記多結晶結晶シリコンのドーピング中に
ソース又はドレイン領域のこのような露出領域またはピ
ットにも導入され、その結果比較的高いドープ領域１３
ｂ，１４ｂ，２３ｂ及び２４ｂと各々封入された絶縁ゲ
ート１１及び２１とのアライメントを確実にする。
は他の問題により、前記パターン形成された多結晶シリ
コン領域は前記絶縁ゲートまでは延在しないので、前記
第一主表面２の領域は前記スペーサー領域４００と多結
晶シリコン領域２０１ａ，２０１ｂ，２０２ａ又は２０
２ｂとの間に露出される。このようなミスアライメント
は、前記ソース又はドレイン領域１３、１４、２３また
は２４のピット又は窪みを形成する前記露出領域の少量
のエッチングを生じるであろう。しかしながら、上記の
実施例で説明するように前記ドープ多結晶シリコン領域
２０１ａ，２０１ｂ，２０２ａ及び２０２ｂ並びに前記
導電トラック２０５を形成するための前記多結晶シリコ
ン領域の簡便にはイオン注入によるドーピングは、前記
第２多結晶シリコン層のパターン形成後に行われるの
で、不純物は前記多結晶結晶シリコンのドーピング中に
ソース又はドレイン領域のこのような露出領域またはピ
ットにも導入され、その結果比較的高いドープ領域１３
ｂ，１４ｂ，２３ｂ及び２４ｂと各々封入された絶縁ゲ
ート１１及び２１とのアライメントを確実にする。
【００６１】コンタクト窓マスク（図示せず）を平坦化
絶縁層７と、次工程のメタライゼーションにより電気的
接続を色々な素子区域と可能にするために開口されたコ
ンタクト窓７０とに設ける。図２３及び図２４に図示す
るようにｎｐｎ及びｐｎｐバイポーラトランジスタ３０
及び４０のコンタクト窓７０を各々の素子区域上に形成
するので、図示するように、ベースコンタクトＢは外因
的ベース領域３５及び４５が形成されるドープ多結晶シ
リコン領域１０４及び１０３の各々と接続し、前記エミ
ッタコンタクトＥはエミッタ領域３６及び４６の各々が
形成されるドープ多結晶シリコン領域２０３及び２０４
と接続し、コレクタコンタクトＣは前記コンタクト領域
３２ｂ及び４４ａ上に設けられるドープ多結晶シリコン
領域２０６及び２０７と接続する。次工程のメタライゼ
ーションへのＩＧＦＥＴ１０及び２０のソース、ドレイ
ン及び絶縁ゲートの電気的コンタクトを前記第二ドープ
層２００を介して設ける。図２７に示されるように、前
記絶縁ゲート１１及び２１のメタライゼーションコンタ
クトＧは、絶縁層７に開口される窓７０を介してフィー
ルド酸化物６上で前記導電トラック２０５と電気的に接
続する。上記のように、前記半導体素子領域５０は前記
絶縁ゲート１１及び２１の導電ゲート領域１０１及び１
０２の区域１００ａと導電トラック２０５との間に電気
的導電通路を設ける。図６には示されていないけれど
も、前記ＩＧＦＥＴのソース及びドレイン領域の前記第
二ドープ層２００により設けられたコンタクト領域２０
１ａ，２０１ｂ，２０２ａ及び２０２ｂは、前記フィー
ルド酸化物６上に同様にして延在するが、ここで図示し
ていないが、図２７に示すようなゲートコンタクトＧと
同様の方法で前記メタライゼーションは前記絶縁層７に
開口された窓を介して所望の電気的接続を形成する。例
えば、図２に示すようなインバータ回路を形成するため
のＩＧＦＥＴ１０と２０との間の相互接続は第二ドープ
層２００により同様に設けられる。
絶縁層７と、次工程のメタライゼーションにより電気的
接続を色々な素子区域と可能にするために開口されたコ
ンタクト窓７０とに設ける。図２３及び図２４に図示す
るようにｎｐｎ及びｐｎｐバイポーラトランジスタ３０
及び４０のコンタクト窓７０を各々の素子区域上に形成
するので、図示するように、ベースコンタクトＢは外因
的ベース領域３５及び４５が形成されるドープ多結晶シ
リコン領域１０４及び１０３の各々と接続し、前記エミ
ッタコンタクトＥはエミッタ領域３６及び４６の各々が
形成されるドープ多結晶シリコン領域２０３及び２０４
と接続し、コレクタコンタクトＣは前記コンタクト領域
３２ｂ及び４４ａ上に設けられるドープ多結晶シリコン
領域２０６及び２０７と接続する。次工程のメタライゼ
ーションへのＩＧＦＥＴ１０及び２０のソース、ドレイ
ン及び絶縁ゲートの電気的コンタクトを前記第二ドープ
層２００を介して設ける。図２７に示されるように、前
記絶縁ゲート１１及び２１のメタライゼーションコンタ
クトＧは、絶縁層７に開口される窓７０を介してフィー
ルド酸化物６上で前記導電トラック２０５と電気的に接
続する。上記のように、前記半導体素子領域５０は前記
絶縁ゲート１１及び２１の導電ゲート領域１０１及び１
０２の区域１００ａと導電トラック２０５との間に電気
的導電通路を設ける。図６には示されていないけれど
も、前記ＩＧＦＥＴのソース及びドレイン領域の前記第
二ドープ層２００により設けられたコンタクト領域２０
１ａ，２０１ｂ，２０２ａ及び２０２ｂは、前記フィー
ルド酸化物６上に同様にして延在するが、ここで図示し
ていないが、図２７に示すようなゲートコンタクトＧと
同様の方法で前記メタライゼーションは前記絶縁層７に
開口された窓を介して所望の電気的接続を形成する。例
えば、図２に示すようなインバータ回路を形成するため
のＩＧＦＥＴ１０と２０との間の相互接続は第二ドープ
層２００により同様に設けられる。
【００６２】当業者によって認められるように、上記の
ＢＩＣＭＯＳ技術を用いて形成される回路は、多数のバ
イポーラトランジスタ３０及び４０、多数のＩＧＦＥＴ
１０及び２０とが接続されて構成され、所望の回路機能
を設ける。一般に、図２３及び図２４から明らかなよう
にバイポーラトランジスタ間の所望の電気的接続は既に
知られた方法により、メタライゼーションの１またはそ
れ以上のレベルの適切なパターン形成により設けること
ができる。対照的に図１，図２及び図３乃至図７を参照
して説明されるように、ＩＧＦＥＴ１０と２０との間の
所望の電気的接続は一般に第二ドープ多結晶シリコン層
２００によって形成され、次工程のメタライゼーション
は、フィールド酸化物パターン６上のＣＭＯＳ回路の周
縁部にＣＭＯＳ回路の一部とあるいはＣＭＯＳ回路と適
切な接続を形成する。ある条件下では前記第二ドープ多
結晶シリコン層２００内のバイポーラトランジスタ間の
相互接続を設けることも可能であろう。
ＢＩＣＭＯＳ技術を用いて形成される回路は、多数のバ
イポーラトランジスタ３０及び４０、多数のＩＧＦＥＴ
１０及び２０とが接続されて構成され、所望の回路機能
を設ける。一般に、図２３及び図２４から明らかなよう
にバイポーラトランジスタ間の所望の電気的接続は既に
知られた方法により、メタライゼーションの１またはそ
れ以上のレベルの適切なパターン形成により設けること
ができる。対照的に図１，図２及び図３乃至図７を参照
して説明されるように、ＩＧＦＥＴ１０と２０との間の
所望の電気的接続は一般に第二ドープ多結晶シリコン層
２００によって形成され、次工程のメタライゼーション
は、フィールド酸化物パターン６上のＣＭＯＳ回路の周
縁部にＣＭＯＳ回路の一部とあるいはＣＭＯＳ回路と適
切な接続を形成する。ある条件下では前記第二ドープ多
結晶シリコン層２００内のバイポーラトランジスタ間の
相互接続を設けることも可能であろう。
【００６３】この回路のＣＭＯＳ部分又はＣＭＯＳ部分
の少なくとも一部を形成するＩＧＦＥＴ間の相互接続
は、このように前記第二ドープ多結晶シリコン層２００
により形成され、前記第二ドープ多結晶シリコン層２０
０は、封入された絶縁ゲート１１及び２１上に交差して
もよい。加えて、前記第一ドープ層１００を封入する方
法、即ち前記第一ドープ層１００との前記キャッピング
領域３００の形成と異方性エッチングによる前記スペー
サー領域４００の形成とは、前記第二ドープ層２００が
ＩＧＦＥＴのソース及びドレイン領域と接続するのを可
能にするために絶縁層を通り抜ける窓を形成する必要が
ないことを意味する。これらの特徴はＩＧＦＥＴの大き
さ及びＩＧＦＥＴのスペースを減少することを可能に
し、より高密度の集積化を可能にする。これは絶縁ゲー
トの回りの経路指定接続についてわずらわされることな
く、この技術はコンピュータ支援設計（ＣＡＤ）に適応
される。
の少なくとも一部を形成するＩＧＦＥＴ間の相互接続
は、このように前記第二ドープ多結晶シリコン層２００
により形成され、前記第二ドープ多結晶シリコン層２０
０は、封入された絶縁ゲート１１及び２１上に交差して
もよい。加えて、前記第一ドープ層１００を封入する方
法、即ち前記第一ドープ層１００との前記キャッピング
領域３００の形成と異方性エッチングによる前記スペー
サー領域４００の形成とは、前記第二ドープ層２００が
ＩＧＦＥＴのソース及びドレイン領域と接続するのを可
能にするために絶縁層を通り抜ける窓を形成する必要が
ないことを意味する。これらの特徴はＩＧＦＥＴの大き
さ及びＩＧＦＥＴのスペースを減少することを可能に
し、より高密度の集積化を可能にする。これは絶縁ゲー
トの回りの経路指定接続についてわずらわされることな
く、この技術はコンピュータ支援設計（ＣＡＤ）に適応
される。
【００６４】前記第二ドープ層を用いることによる相互
接続できるＩＧＦＥＴ回路の区域又は量は回路の所望の
動作特性によるが、しかし比較的低い周波数条件の回路
にとって非常に大きな回路領域の接続が、回路領域の周
縁部のみに設けられるメタライゼーション接続でこの方
法により設けることが出来る。
接続できるＩＧＦＥＴ回路の区域又は量は回路の所望の
動作特性によるが、しかし比較的低い周波数条件の回路
にとって非常に大きな回路領域の接続が、回路領域の周
縁部のみに設けられるメタライゼーション接続でこの方
法により設けることが出来る。
【００６５】前記第一及び第二ドープ多結晶シリコン層
１００，２００は、適切なパターン形成により、また他
の局所的相互接続、例えばバイポーラ素子のような他の
素子との相互接続に使われてもよい。加えて、図８乃至
図２７を参照し説明した構造は、単にＢＩＣＭＯＳタイ
プの素子の一例であり、例えば前記ｐｎｐトランジスタ
の省略は理解されるであろう。本発明はまた純粋にＣＭ
ＯＳ，ＮＭＯＳ又はＰＭＯＳ回路にも応用できる。また
さらに、被覆絶縁領域内に封入される絶縁ゲートに電気
的に接触を形成するのに望ましいような他の状況にも適
用できる。
１００，２００は、適切なパターン形成により、また他
の局所的相互接続、例えばバイポーラ素子のような他の
素子との相互接続に使われてもよい。加えて、図８乃至
図２７を参照し説明した構造は、単にＢＩＣＭＯＳタイ
プの素子の一例であり、例えば前記ｐｎｐトランジスタ
の省略は理解されるであろう。本発明はまた純粋にＣＭ
ＯＳ，ＮＭＯＳ又はＰＭＯＳ回路にも応用できる。また
さらに、被覆絶縁領域内に封入される絶縁ゲートに電気
的に接触を形成するのに望ましいような他の状況にも適
用できる。
【００６６】前記第一及び第二ドープ多結晶シリコン層
１００及び２００は、多結晶シリコン以外のドープ可能
な材料でも形成できる。従って例えば多結晶シリコンは
アモルファスシリコンで置き換えることもできる。さら
にまた前記第一及び第二の層１００及び２００が下層の
半導体基体のためのドーパントのソースを設けるため
（この場合には比較的高いドープ領域５０ａをドーパン
ト導入以前に形成する）、他の電気的導電材料を前記ド
ープ層の代わりに用いることも出来る。
１００及び２００は、多結晶シリコン以外のドープ可能
な材料でも形成できる。従って例えば多結晶シリコンは
アモルファスシリコンで置き換えることもできる。さら
にまた前記第一及び第二の層１００及び２００が下層の
半導体基体のためのドーパントのソースを設けるため
（この場合には比較的高いドープ領域５０ａをドーパン
ト導入以前に形成する）、他の電気的導電材料を前記ド
ープ層の代わりに用いることも出来る。
【００６７】シリコン以外の半導体材料、例えばガリウ
ム砒素のようなＩＩＩ−Ｖ属半導体材料を用いることも
できるのは容易に理解されるであろう。
ム砒素のようなＩＩＩ−Ｖ属半導体材料を用いることも
できるのは容易に理解されるであろう。
【００６８】上記の説明により当業者にとって他の応用
あるいは変形例があるのは明らかであろう。このような
変形又は応用例は当業者で既知のもの及び既に述べた上
記のごとき特徴に代わる、あるいはこの特徴に加えるよ
うな他の特徴を有する。本願では特定の特徴の組み合わ
せについて特許請求の範囲が規定されているけれども、
本願の記載の範囲は本願明細書中に明確にあるいは暗示
的に示されている新規な特徴または特徴の新規な組み合
わせあるいはこれらの特徴の一つまたはそれ以上のもの
の一般例あるいは応用例を含むもので本願特許請求の範
囲に同一か否か、及び本願発明と同一の技術的問題点の
いくつかあるいは全部が解決される否かについて理解さ
れるべきである。本願又は本願により派生する出願の審
査中に少なくともこのような特徴、あるいはこのような
特徴の組み合わせを規定する新たな特許請求の範囲が規
定される可能性がある。
あるいは変形例があるのは明らかであろう。このような
変形又は応用例は当業者で既知のもの及び既に述べた上
記のごとき特徴に代わる、あるいはこの特徴に加えるよ
うな他の特徴を有する。本願では特定の特徴の組み合わ
せについて特許請求の範囲が規定されているけれども、
本願の記載の範囲は本願明細書中に明確にあるいは暗示
的に示されている新規な特徴または特徴の新規な組み合
わせあるいはこれらの特徴の一つまたはそれ以上のもの
の一般例あるいは応用例を含むもので本願特許請求の範
囲に同一か否か、及び本願発明と同一の技術的問題点の
いくつかあるいは全部が解決される否かについて理解さ
れるべきである。本願又は本願により派生する出願の審
査中に少なくともこのような特徴、あるいはこのような
特徴の組み合わせを規定する新たな特許請求の範囲が規
定される可能性がある。
【図１】 本発明を実施するラテラル相補型ＩＧＦＥ
Ｔの概略平面図である。
Ｔの概略平面図である。
【図２】 図１の回路図である。
【図３】 図１に示されるラテラルＩＧＦＥＴのＡ−
Ａの線に沿う断面図を示す。
Ａの線に沿う断面図を示す。
【図４】 図１に示されるラテラルＩＧＦＥＴのＢ−
Ｂの線に沿う断面図を示す。
Ｂの線に沿う断面図を示す。
【図５】 図１に示されるラテラルＩＧＦＥＴのＣ−
Ｃの線に沿う断面図を示す。
Ｃの線に沿う断面図を示す。
【図６】 図１に示されるラテラルＩＧＦＥＴのＤ−
Ｄの線に沿う断面図を示す。
Ｄの線に沿う断面図を示す。
【図７】 図１に示されるラテラルＩＧＦＥＴのＥ−
Ｅの線に沿う断面図を示す。
Ｅの線に沿う断面図を示す。
【図８】 半導体基体の異なる部分を図示する断面図
で、相補型バイポーラトランジスタの製造工程である。
で、相補型バイポーラトランジスタの製造工程である。
【図９】 半導体基体の異なる部分を図示する断面図
で、相補型バイポーラトランジスタの製造工程である。
で、相補型バイポーラトランジスタの製造工程である。
【図１０】 半導体基体の異なる部分を図示する断面図
で、相補型ＩＧＦＥＴである。
で、相補型ＩＧＦＥＴである。
【図１１】 半導体基体の異なる部分を図示する断面図
で、相補型ＩＧＦＥＴである。
で、相補型ＩＧＦＥＴである。
【図１２】 半導体基体の異なる部分を図示する断面図
である。
である。
【図１３】 前記半導体装置の製造における次工程を図
示する図８の対応する同様の断面図である。
示する図８の対応する同様の断面図である。
【図１４】 前記半導体装置の製造における次工程を図
示する図９の対応する同様の断面図である。
示する図９の対応する同様の断面図である。
【図１５】 前記半導体装置の製造における次工程を図
示する図１０の対応する同様の断面図である。
示する図１０の対応する同様の断面図である。
【図１６】 前記半導体装置の製造における次工程を図
示する図１１の対応する同様の断面図である。
示する図１１の対応する同様の断面図である。
【図１７】 前記半導体装置の製造における次工程を図
示する図１２の対応する同様の断面図である。
示する図１２の対応する同様の断面図である。
【図１８】 前記半導体装置の製造におけるさらに後の
工程を図示するもので、図１３に対応する同様の断面図
である。
工程を図示するもので、図１３に対応する同様の断面図
である。
【図１９】 前記半導体装置の製造におけるさらに後の
工程を図示するもので、図１４に対応する同様の断面図
である。
工程を図示するもので、図１４に対応する同様の断面図
である。
【図２０】 前記半導体装置の製造におけるさらに後の
工程を図示するもので、図１５に対応する同様の断面図
である。
工程を図示するもので、図１５に対応する同様の断面図
である。
【図２１】 前記半導体装置の製造におけるさらに後の
工程を図示するもので、図１６に対応する同様の断面図
である。
工程を図示するもので、図１６に対応する同様の断面図
である。
【図２２】 前記半導体装置の製造におけるさらに後の
工程を図示するもので、図１７に対応する同様の断面図
である。
工程を図示するもので、図１７に対応する同様の断面図
である。
【図２３】 前記半導体装置の製造工程におけるさらに
他の工程を図示するもので、図１８に対応する同様の断
面図である。
他の工程を図示するもので、図１８に対応する同様の断
面図である。
【図２４】 前記半導体装置の製造工程におけるさらに
他の工程を図示するもので、図１９に対応する同様の断
面図である。
他の工程を図示するもので、図１９に対応する同様の断
面図である。
【図２５】 前記半導体装置の製造工程におけるさらに
他の工程を図示するもので、図２０に対応する同様の断
面図である。
他の工程を図示するもので、図２０に対応する同様の断
面図である。
【図２６】 前記半導体装置の製造工程におけるさらに
他の工程を図示するもので、図２１に対応する同様の断
面図である。
他の工程を図示するもので、図２１に対応する同様の断
面図である。
【図２７】 前記半導体装置の製造工程におけるさらに
他の工程を図示するもので、図２２に対応する同様の断
面図である。
他の工程を図示するもので、図２２に対応する同様の断
面図である。
１：半導体基体 ２：第一主表面 ４：シリコン基板 ４ａ，４ｂ：ｐ導電型単結晶シリコンの層 ４ａ：ドープｐ＋導電型層 ４ｂ：ドープｐ導電型エピタキシャル層 ５ａ：ドープｎ導電型ウェル領域 ６：フィールド酸化物パターン ７：最終絶縁層 １０：ｎチャンネルＩＧＦＥＴ ２０：ｐチャンネルＩＧＦＥＴ １１，２１：絶縁ゲート １２，２２：ゲート絶縁領域 １３，１４，２３，２４：ソース及びドレイン領域 ３０，４０：ｐｎｐバイポーラトランジスタ ３２：ｎ導電型コレクター領域 ３５，４５：外因的ベース領域 ３６，４６：エミッター領域 ５０：半導体素子領域 ７０：コンタクト窓 １００：第一ドープ多結晶シリコン層 １０１，１０２：電気的導電領域 １０１，１０２，１０３：ｎ導電型多結晶シリコン領域 ２００：第二ドープ多結晶シリコン層 ２０１ａ，２０１ｂ，２０２ａ，２０２ｂ：ドープ多結
晶シリコン領域 ２０３，２０４：ドープ多結晶シリコン領域 ２０５ ：ｎ型導電多結晶シリコントラック ２０５，２０６：導電トラック ２０６，２０７：ドープ多結晶シリコン領域 ３００，４００：被覆絶縁領域 ３００ ：キャッピング領域、被覆キャッピング酸化物
層 ４００：スペーサ領域 ５００：チタンシリサイド領域
晶シリコン領域 ２０３，２０４：ドープ多結晶シリコン領域 ２０５ ：ｎ型導電多結晶シリコントラック ２０５，２０６：導電トラック ２０６，２０７：ドープ多結晶シリコン領域 ３００，４００：被覆絶縁領域 ３００ ：キャッピング領域、被覆キャッピング酸化物
層 ４００：スペーサ領域 ５００：チタンシリサイド領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 昭63−239862（ＪＰ，Ａ) 特開 昭63−281456（ＪＰ，Ａ) 特開 平１−115160（ＪＰ，Ａ) 特開 昭63−281455（ＪＰ，Ａ) 特開 平２−134869（ＪＰ，Ａ) 特開 昭62−94985（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/336 H01L 21/768 H01L 29/417 H01L 29/73 H01L 29/78
Claims (10)
- 【請求項１】第一主表面を有しかつ回路構造の一部を構
成する少なくとも１個の能動素子を形成する半導体基体
と、前記第一主表面に形成される電気的導電領域と、前
記電気的導電領域を封入する被覆絶縁領域と、前記電気
的導電領域との電気的コンタクトを形成するための前記
第一主表面上に設けられた導電トラックとを備える半導
体装置において、前記導電トラックは前記第一主表面に
隣接する前記半導体基体内に形成される比較的高濃度に
ドープされた半導体領域と電気的に接触し、前記電気的
導電領域は前記第一主表面に形成される絶縁領域上に形
成され、前記絶縁領域を越えて延在し、前記電気的導電
領域の区域は前記導電トラックと前記電気的導電領域と
の間の前記電気的コンタクトを確立するための導電通路
を供給する前記比較的高ドープ半導体領域と電気的コン
タクトを形成し、前記導電トラックと前記比較的高濃度
にドープされた半導体領域との間の前記電気的コンタク
トが、当該回路構造から離れた位置に設けられているこ
とを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、前
記電気的導電領域はゲート導電領域を形成し、前記絶縁
領域は少なくとも１個の絶縁ゲート電界効果トランジス
タの絶縁ゲートのゲート絶縁領域を形成することを特徴
とする半導体装置。 - 【請求項３】請求項１又は請求項２に記載の半導体装置
において、前記電気的導電領域をドープ層で形成するこ
とを特徴とする半導体装置。 - 【請求項４】請求項３に記載の半導体装置において、前
記電気的導電領域を形成する前記層は、前記電気的導電
領域の前記区域とは別に、少なくとも１個のバイポーラ
トランジスタのベース領域の少なくとも１部を形成する
少なくともの他のドープ領域を形成することを特徴とす
る半導体装置。 - 【請求項５】請求項１乃至４の何れかに記載の半導体装
置において、前記導電トラックをドープ層で形成するこ
とを特徴とする半導体装置。 - 【請求項６】請求項５に記載の半導体装置において、前
記導電トラックを形成する前記ドープ層は、前記比較的
高ドープ半導体領域と電気的コンタクトを形成する前記
導電トラックの区域とは別に、少なくとも１個のパイポ
ーラトランジスタのエミッタ領域の少なくとも１部を形
成する少なくとも１個の他のドープ領域を形成すること
を特徴とする半導体装置。 - 【請求項７】請求項５又は請求項６に記載の半導体装置
において、前記導電トラックを形成する前記ドープ層は
少なくとも１個の絶縁ゲート電解効果トランジスタのソ
ース及びドレイン領域のためのコンタクト領域を形成す
るドープ領域を形成することを特徴とする半導体装置。 - 【請求項８】請求項５、請求項６又は請求項７に記載の
半導体装置において、前記半導体基体は少なくとも２個
の絶縁ゲート電界効果トランジスタを有する回路を形成
し、前記導電トラックを形成する前記ドープ層は前記絶
縁ゲート電界効果トランジスタ間を接続するドープ領域
を形成することを特徴とする半導体装置。 - 【請求項９】請求項３乃至８の何れかに記載の半導体装
置において、前記ドープ層はドープ多結晶シリコン層を
有することを特徴とする半導体装置。 - 【請求項１０】請求項５乃至８の何れかに記載の半導体
装置において、前記導電トラックを形成する前記ドープ
層はメタルシリサイド表面領域を有するドープ多結晶シ
リコン層を有することを特徴とする半導体装置。
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