JPH0831542B2 - ＢｉＣＭＯＳ電界効果トランジスタの製造方法 - Google Patents
ＢｉＣＭＯＳ電界効果トランジスタの製造方法Info
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- JPH0831542B2 JPH0831542B2 JP3239649A JP23964991A JPH0831542B2 JP H0831542 B2 JPH0831542 B2 JP H0831542B2 JP 3239649 A JP3239649 A JP 3239649A JP 23964991 A JP23964991 A JP 23964991A JP H0831542 B2 JPH0831542 B2 JP H0831542B2
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Description
【０００１】
【産業上の利用分野】本発明は半導体装置におけるＢｉ
ＣＭＯＳのセル構造に関するもので、特に大規模集積回
路に使用されるＢｉＣＭＯＳ型電界効果トランジスタの
製造方法に関するものである。
ＣＭＯＳのセル構造に関するもので、特に大規模集積回
路に使用されるＢｉＣＭＯＳ型電界効果トランジスタの
製造方法に関するものである。
【０００２】
【従来の技術】 従来のＢｉＣＭＯＳ型電界効果トランジ
スタはバイポーラ素子とＭＯＳ素子が各々分離された状
態でシリコン（Ｓｉ）基板上に存在するので、この二つ
の素子を相互に連結した回路が必要な場合には金属線で
連結して使用した。
スタはバイポーラ素子とＭＯＳ素子が各々分離された状
態でシリコン（Ｓｉ）基板上に存在するので、この二つ
の素子を相互に連結した回路が必要な場合には金属線で
連結して使用した。
【０００３】そして、特にＢｉＣＭＯＳ素子の長所であ
る電流駆動能力を得るためにはＮＭＯＳのドレイン部分
がＮＰＮバイポーラ素子のコレクタに連結され、ＮＭＯ
Ｓのソース部分がＮＰＮバイポーラ素子のベースに連結
されるようにした場合が多かった。
る電流駆動能力を得るためにはＮＭＯＳのドレイン部分
がＮＰＮバイポーラ素子のコレクタに連結され、ＮＭＯ
Ｓのソース部分がＮＰＮバイポーラ素子のベースに連結
されるようにした場合が多かった。
【０００４】同様に、ＰＭＯＳのドレイン部分がＮＰＮ
バイポーラ素子のベースに連結され、ＰＭＯＳのソース
部分がＮＰＮバイポーラ素子のコレクタに連結される。
バイポーラ素子のベースに連結され、ＰＭＯＳのソース
部分がＮＰＮバイポーラ素子のコレクタに連結される。
【０００５】このようなＮＰＮ−ＮＭＯＳ，ＮＰＮ−Ｐ
ＭＯＳ対は各々相補形素子として作用してまるでＣＭＯ
Ｓのように連結する場合に相補形の動作をして論理回路
として使用される場合に静電力の消耗のない特徴があ
る。
ＭＯＳ対は各々相補形素子として作用してまるでＣＭＯ
Ｓのように連結する場合に相補形の動作をして論理回路
として使用される場合に静電力の消耗のない特徴があ
る。
【０００６】
【発明が解決しようとする課題】 このような回路の構成
のために従来の方式のようにバイポーラとＭＯＳ素子を
分離して別途に製作する場合に不必要な外部連結が必要
となり、各回路毎に外部連結をするとチップ全体で金属
線の連結のための面積が大幅に増大するという問題点が
あった。
のために従来の方式のようにバイポーラとＭＯＳ素子を
分離して別途に製作する場合に不必要な外部連結が必要
となり、各回路毎に外部連結をするとチップ全体で金属
線の連結のための面積が大幅に増大するという問題点が
あった。
【０００７】このような構成をもっているＢｉＣＭＯＳ
素子の製造方法が１９８９年９月１９日付に特許許与さ
れた米国の特許（ＵＳＰ４８６８１３５）に開示されて
いる。
素子の製造方法が１９８９年９月１９日付に特許許与さ
れた米国の特許（ＵＳＰ４８６８１３５）に開示されて
いる。
【０００８】この公知の技術においては、Ｐ型ＦＥＴと
ＮＰＮトランジスタまたはｎ型ＦＥＴとＰＮＰトランジ
スタを結合するために拡散層のみを使用している。
ＮＰＮトランジスタまたはｎ型ＦＥＴとＰＮＰトランジ
スタを結合するために拡散層のみを使用している。
【０００９】即ち、Ｐ型ＦＥＴとＮＰＮトランジスタの
間にはＰ+拡散層のみを使用して相互に結合し、同時に
ｎ型ＦＥＴとＰＮＰトランジスタとの間にはｎ+拡散層
のみを使用して相互に結合するので、素子の特性に因る
電気的な特性が低下する。
間にはＰ+拡散層のみを使用して相互に結合し、同時に
ｎ型ＦＥＴとＰＮＰトランジスタとの間にはｎ+拡散層
のみを使用して相互に結合するので、素子の特性に因る
電気的な特性が低下する。
【００１０】これに反して、本発明はバイポーラ素子と
してはＮＰＮトランジスタのみ使用し、Ｎ+ 型のサブコ
レクタ型を使用するので素子の電気的な特性が改善され
る。
してはＮＰＮトランジスタのみ使用し、Ｎ+ 型のサブコ
レクタ型を使用するので素子の電気的な特性が改善され
る。
【００１１】例えば、ＰＮＰトランジスタより素子の電
気的な特性が優秀なＮＰＮトランジスタを本発明に適用
するためである。
気的な特性が優秀なＮＰＮトランジスタを本発明に適用
するためである。
【００１２】これによって本発明は金属線の連結面積を
減少させて集積度が増加されながら動作特性が向上され
るようにしたＢｉＣＭＯＳ電界効果トランジスタおよび
その製造方法を提供することをその目的とする。
減少させて集積度が増加されながら動作特性が向上され
るようにしたＢｉＣＭＯＳ電界効果トランジスタおよび
その製造方法を提供することをその目的とする。
【００１３】
【課題を解決するための手段】 このために、本発明はＮ
ＰＮ−ＮＭＯＳ対やＮＰＮ−ＰＭＯＳ対の必要な連結に
外部金属線を使用しないでＮＰＮバイポーラ素子とＮＭ
ＯＳ素子が一つに併合され、ＮＰＮバイポーラ素子とＰ
ＭＯＳ素子が一つに併合されてバイポーラ素子のコレク
タおよびベースがＣＭＯＳのドレインおよびソースを共
有するようにしながらバイポーラトランジスタがＣＭＯ
Ｓのバルク領域を共有するようにすることによってＮＰ
Ｎ−ＰＭＯＳ対の場合には拡散層を共有するようにし、
ＮＰＮ−ＮＭＯＳ対の場合には連結部の拡散層を相互に
接合させて接合部に金属線を連結して金属線の連結面積
を減少させながらその集積度が増加されることは勿論の
こと、金属の接合によるＲＣ遅延時間を減少させて動作
速度が向上されるようにしたものである。
ＰＮ−ＮＭＯＳ対やＮＰＮ−ＰＭＯＳ対の必要な連結に
外部金属線を使用しないでＮＰＮバイポーラ素子とＮＭ
ＯＳ素子が一つに併合され、ＮＰＮバイポーラ素子とＰ
ＭＯＳ素子が一つに併合されてバイポーラ素子のコレク
タおよびベースがＣＭＯＳのドレインおよびソースを共
有するようにしながらバイポーラトランジスタがＣＭＯ
Ｓのバルク領域を共有するようにすることによってＮＰ
Ｎ−ＰＭＯＳ対の場合には拡散層を共有するようにし、
ＮＰＮ−ＮＭＯＳ対の場合には連結部の拡散層を相互に
接合させて接合部に金属線を連結して金属線の連結面積
を減少させながらその集積度が増加されることは勿論の
こと、金属の接合によるＲＣ遅延時間を減少させて動作
速度が向上されるようにしたものである。
【００１４】上記の目的を達成するために本発明の具体
的な技術手段はＰ型シリコンの基板上に酸化膜を蒸着し
た後に感光膜の作業によって埋没層マスクパターンを形
成し、砒素（Ａｓ）イオンでＮ型埋没層を形成する段階
と、このＮ型埋没層の上にＮ型エピタキシアル層を積層
する段階と、隔離マスク工程を遂行し、硼素でＰ型隔離
層を形成する段階と、Ｐ型井戸マスク工程を遂行し、硼
素を５×１０12／ｃｍ2の線量と６０ＫｅＶのエネルギ
ーでイオン注入した後に高温熱処理してＰ型井戸層を形
成する段階と、この上面に窒化シリコン膜を薄膜蒸着し
て硼素が飛び出させられることを防止する段階と、フィ
ールド領域のマスク作業とフィールドイオン注入マスク
作業を行なって硼素を１×１０13／ｃｍ2の線量と６０
ＫｅＶのエネルギーでイオン注入する段階と、表面の硅
素と空気中の酸素によって硅素酸化膜層を形成する段階
と、Ｐ型ベースマスク工程を遂行し、硼素を５×１０13
／ｃｍ2の線量と８０ＫｅＶのエネルギーでイオン注入
した後に熱処理してＰ型ベース層を形成する段階と、Ｎ
ＭＯＳしきい電圧調節マスク作業を行なって活性化領域
に硼素を４５ＫｅＶのエネルギーと５〜７×１０11／ｃ
ｍ2の線量をイオン注入する段階と、ＰＭＯＳしきい電
圧調節マスク作業を行なってＰＭＯＳ領域に硼素を４５
ＫｅＶのエネルギーと３〜５×１０11／ｃｍ2の線量で
イオン注入する段階と、ゲート酸化膜はＴＣＥと酸素の
雰囲気で４００Åの厚さで熱酸化方法で成長させる段階
と、低圧化学蒸気蒸着方法で多結晶硅素を３８００Åの
厚さで蒸着し、ゲートマスク作業をしてＭＯＳゲート領
域（２１）と多結晶硅素貯蔵領域を定義する段階と、Ｐ
型ソース／ドレインマスク作業を行なって硼素を５×１
０15／ｃｍ2の線量と４５ＫｅＶのエネルギーでイオン
注入する段階と、Ｎ型ソース／ドレインマスク作業を行
なって砒素を４×１０15／ｃｍ2の線量と４５ＫｅＶの
エネルギーでイオン注入する段階と、９５０℃の窒素雰
囲気で３０分間熱処理して硼素と砒素を活性化させてソ
ース／ドレインを形成する段階と、酸化膜を７０００Å
の厚さで蒸着し、コンタクトマスク作業を行なって金属
と接触する部分を露出させる段階と、アルミニウムを１
μｍの厚さで蒸着し、金属マスク作業を行なって金属配
線を完成した後に金属配線を基準としてボンディングす
る部分を露出させる段階等によって製造することを特徴
とする。
的な技術手段はＰ型シリコンの基板上に酸化膜を蒸着し
た後に感光膜の作業によって埋没層マスクパターンを形
成し、砒素（Ａｓ）イオンでＮ型埋没層を形成する段階
と、このＮ型埋没層の上にＮ型エピタキシアル層を積層
する段階と、隔離マスク工程を遂行し、硼素でＰ型隔離
層を形成する段階と、Ｐ型井戸マスク工程を遂行し、硼
素を５×１０12／ｃｍ2の線量と６０ＫｅＶのエネルギ
ーでイオン注入した後に高温熱処理してＰ型井戸層を形
成する段階と、この上面に窒化シリコン膜を薄膜蒸着し
て硼素が飛び出させられることを防止する段階と、フィ
ールド領域のマスク作業とフィールドイオン注入マスク
作業を行なって硼素を１×１０13／ｃｍ2の線量と６０
ＫｅＶのエネルギーでイオン注入する段階と、表面の硅
素と空気中の酸素によって硅素酸化膜層を形成する段階
と、Ｐ型ベースマスク工程を遂行し、硼素を５×１０13
／ｃｍ2の線量と８０ＫｅＶのエネルギーでイオン注入
した後に熱処理してＰ型ベース層を形成する段階と、Ｎ
ＭＯＳしきい電圧調節マスク作業を行なって活性化領域
に硼素を４５ＫｅＶのエネルギーと５〜７×１０11／ｃ
ｍ2の線量をイオン注入する段階と、ＰＭＯＳしきい電
圧調節マスク作業を行なってＰＭＯＳ領域に硼素を４５
ＫｅＶのエネルギーと３〜５×１０11／ｃｍ2の線量で
イオン注入する段階と、ゲート酸化膜はＴＣＥと酸素の
雰囲気で４００Åの厚さで熱酸化方法で成長させる段階
と、低圧化学蒸気蒸着方法で多結晶硅素を３８００Åの
厚さで蒸着し、ゲートマスク作業をしてＭＯＳゲート領
域（２１）と多結晶硅素貯蔵領域を定義する段階と、Ｐ
型ソース／ドレインマスク作業を行なって硼素を５×１
０15／ｃｍ2の線量と４５ＫｅＶのエネルギーでイオン
注入する段階と、Ｎ型ソース／ドレインマスク作業を行
なって砒素を４×１０15／ｃｍ2の線量と４５ＫｅＶの
エネルギーでイオン注入する段階と、９５０℃の窒素雰
囲気で３０分間熱処理して硼素と砒素を活性化させてソ
ース／ドレインを形成する段階と、酸化膜を７０００Å
の厚さで蒸着し、コンタクトマスク作業を行なって金属
と接触する部分を露出させる段階と、アルミニウムを１
μｍの厚さで蒸着し、金属マスク作業を行なって金属配
線を完成した後に金属配線を基準としてボンディングす
る部分を露出させる段階等によって製造することを特徴
とする。
【００１５】本発明においてはＢｉＣＭＯＳ構造をもち
ながらＮＭＯＳのソースとＮＰＮバイポーラトランジス
タのベースが相互に金属配線を共有しながら接合される
ようにする。
ながらＮＭＯＳのソースとＮＰＮバイポーラトランジス
タのベースが相互に金属配線を共有しながら接合される
ようにする。
【００１６】本発明においては、またＢｉＣＭＯＳ構造
をもちながらＮＭＯＳのソースとＮＰＮバイポーラトラ
ンジスタのコレクタはＮ型拡散層を共有するようにす
る。
をもちながらＮＭＯＳのソースとＮＰＮバイポーラトラ
ンジスタのコレクタはＮ型拡散層を共有するようにす
る。
【００１７】本発明においては、ＢｉＣＭＯＳ構造をも
ちながらＰＭＯＳのドレインとＮＰＮバイポーラトラン
ジスタのコレクタが金属配線を共有するようにする。
ちながらＰＭＯＳのドレインとＮＰＮバイポーラトラン
ジスタのコレクタが金属配線を共有するようにする。
【００１８】本発明においては、またＢｉＣＭＯＳ構造
をもちながらＰＭＯＳのドレインとＮＰＮバイポーラト
ランジスタのコレクタが金属配線を共有するようにす
る。
をもちながらＰＭＯＳのドレインとＮＰＮバイポーラト
ランジスタのコレクタが金属配線を共有するようにす
る。
【００１９】本発明においてはＮＭＯＳ−ＮＰＮ対とＰ
ＭＯＳ−ＮＰＮ対を各々ｐ型隔離層を間に置いてＮ型埋
没層の上端に相補形の動作をするようにする。
ＭＯＳ−ＮＰＮ対を各々ｐ型隔離層を間に置いてＮ型埋
没層の上端に相補形の動作をするようにする。
【００２０】
【実施例】 本発明を添付図面に依拠して詳細に記述する
と、次のようである。
と、次のようである。
【００２１】図１〜図２６は本発明の一つの実施例によ
る製造過程を順序のとおりに図示したものである。
る製造過程を順序のとおりに図示したものである。
【００２２】まず、図１に図示されているように１５〜
２５ｏｈｍ・ｃｍのＰ型シリコン基板（１）の上面に酸
化膜（２）を蒸着し、その上に感光膜（３）を被覆した
後に感光膜作業によって埋没層のマスクパターンを形成
した後さらに酸化膜（２）も蝕刻し、不純物である砒素
（Ａｓ）イオンをイオン注入する。
２５ｏｈｍ・ｃｍのＰ型シリコン基板（１）の上面に酸
化膜（２）を蒸着し、その上に感光膜（３）を被覆した
後に感光膜作業によって埋没層のマスクパターンを形成
した後さらに酸化膜（２）も蝕刻し、不純物である砒素
（Ａｓ）イオンをイオン注入する。
【００２３】Ｎ型埋没層（４）を形成し、残余の感光膜
（３）と酸化膜（２）を蝕刻した後に高温熱処理させ
る。不純物としては、そのうえに積層されるＮ型エピタ
キシアル層のコレクタへの外部拡散を考慮して燐（Ｐ）
より拡散係数が低いアンチモン（Ｓｂ）または砒素（Ａ
ｓ）を利用する。
（３）と酸化膜（２）を蝕刻した後に高温熱処理させ
る。不純物としては、そのうえに積層されるＮ型エピタ
キシアル層のコレクタへの外部拡散を考慮して燐（Ｐ）
より拡散係数が低いアンチモン（Ｓｂ）または砒素（Ａ
ｓ）を利用する。
【００２４】次にＮ型埋没層（４）が形成されたＰ型シ
リコン基板（１）の上面に１０〜１５ｏｈｍ・ｃｍのＮ
型エピタキシアル（５）を１．５〜２．０μｍの厚さで
蒸着する（図３）。このときＮ型埋没層（４）は拡散し
て長い楕円形を形成する。
リコン基板（１）の上面に１０〜１５ｏｈｍ・ｃｍのＮ
型エピタキシアル（５）を１．５〜２．０μｍの厚さで
蒸着する（図３）。このときＮ型埋没層（４）は拡散し
て長い楕円形を形成する。
【００２５】Ｎ型エピタキシアル層（５）の上面に感光
膜（６）を被覆した後に隔離マスク工程を遂行し、その
空間に硼素を１×１０14／ｃｍ2の線量と１２０ＫｅＶ
のエネルギーでイオン注入する（図４）。
膜（６）を被覆した後に隔離マスク工程を遂行し、その
空間に硼素を１×１０14／ｃｍ2の線量と１２０ＫｅＶ
のエネルギーでイオン注入する（図４）。
【００２６】次に高温熱処理作業によって硼素によるＰ
型隔離層（７）が上記Ｎ型埋没層（４）の近くまで下降
されるようにした後に感光膜（６）を除去すると、空気
中のシリコン（Ｓｉ）と酸素（Ｏ2）が結合されて表面
に硅素酸化膜（ＳｉＯ2）層（７Ａ）が形成されながら
硼素が飛び出させられることを防止する（図５）。
型隔離層（７）が上記Ｎ型埋没層（４）の近くまで下降
されるようにした後に感光膜（６）を除去すると、空気
中のシリコン（Ｓｉ）と酸素（Ｏ2）が結合されて表面
に硅素酸化膜（ＳｉＯ2）層（７Ａ）が形成されながら
硼素が飛び出させられることを防止する（図５）。
【００２７】Ｐ型隔離層（７）が形成された硅素酸化膜
層（７ａ）の上面に感光膜（８）を被覆し、Ｐ型井戸マ
スク工程を遂行してその空間を通じて硼素を５×１０12
／ｃｍ2の線量と６０ＫｅＶのエネルギーでイオン注入
する（図６）。
層（７ａ）の上面に感光膜（８）を被覆し、Ｐ型井戸マ
スク工程を遂行してその空間を通じて硼素を５×１０12
／ｃｍ2の線量と６０ＫｅＶのエネルギーでイオン注入
する（図６）。
【００２８】次に感光膜（８）を除去し、高温熱処理作
業によってＰ型井戸層（９）の深さがシリコン基板
（１）から１．０μｍ程度になるようにする（図７）。
業によってＰ型井戸層（９）の深さがシリコン基板
（１）から１．０μｍ程度になるようにする（図７）。
【００２９】Ｐ型井戸層（９）が形成された硅素酸化膜
層（７ａ）の上面に窒化シリコン（Ｓｉ3Ｎ4）膜（１
０）を薄膜蒸着して硼素が飛び出させられることを防止
する（図８）。
層（７ａ）の上面に窒化シリコン（Ｓｉ3Ｎ4）膜（１
０）を薄膜蒸着して硼素が飛び出させられることを防止
する（図８）。
【００３０】次に窒化シリコン膜（１０）の上面に感光
膜（１１）を被覆し、Ｐ型井戸層（９）を基準としてマ
スク作業をしてフィールド領域を露出させた後に（図
９）、感光膜（１１）を残したままの状態で窒化シリコ
ン膜（１０）の一部を除去し（図１０）、さらに感光膜
（１２）を被覆し、フィールドイオン注入マスクの作業
をして硼素を１×１０13／ｃｍ2線量と６０ＫｅＶのエ
ネルギーでイオン注入させる（図１１）。
膜（１１）を被覆し、Ｐ型井戸層（９）を基準としてマ
スク作業をしてフィールド領域を露出させた後に（図
９）、感光膜（１１）を残したままの状態で窒化シリコ
ン膜（１０）の一部を除去し（図１０）、さらに感光膜
（１２）を被覆し、フィールドイオン注入マスクの作業
をして硼素を１×１０13／ｃｍ2線量と６０ＫｅＶのエ
ネルギーでイオン注入させる（図１１）。
【００３１】次に二つの感光膜（１１），（１２）を除
去し、一部が除去された窒化シリコン膜（１０）を利用
して露出された硅素表面を８０００Åの厚さで酸化させ
て硅素酸化膜層（１３）を形成した後に（図１２）、窒
化シリコン膜（１０）を完全に除去する（図１３）。
去し、一部が除去された窒化シリコン膜（１０）を利用
して露出された硅素表面を８０００Åの厚さで酸化させ
て硅素酸化膜層（１３）を形成した後に（図１２）、窒
化シリコン膜（１０）を完全に除去する（図１３）。
【００３２】これは一般的にＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）の工程を
採択するが、ＳＷＡＭＩ（Ｓｉｄｅ Ｗａｌｌ Ｍａｓ
ｋｅｄ Ｉｓｏｌａｔｉｏｎ）またはトレンチ（Ｔｒｅ
ｎｃｈ）隔離工程を使用しても構わない。次に活性化領
域を基準として感光膜（１４）によるＰ型ベースマスク
工程を遂行し、露出されたＰ型ベース領域に硼素を５×
１０13／ｃｍ2の線量と８０ＫｅＶのエネルギーでイオ
ン注入する（図１４）。そして、熱処理をしてＰ型ベー
ス層（１５）の深さが０．５μｍになるようにし、感光
膜（１４）を除去する（図１５）。
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）の工程を
採択するが、ＳＷＡＭＩ（Ｓｉｄｅ Ｗａｌｌ Ｍａｓ
ｋｅｄ Ｉｓｏｌａｔｉｏｎ）またはトレンチ（Ｔｒｅ
ｎｃｈ）隔離工程を使用しても構わない。次に活性化領
域を基準として感光膜（１４）によるＰ型ベースマスク
工程を遂行し、露出されたＰ型ベース領域に硼素を５×
１０13／ｃｍ2の線量と８０ＫｅＶのエネルギーでイオ
ン注入する（図１４）。そして、熱処理をしてＰ型ベー
ス層（１５）の深さが０．５μｍになるようにし、感光
膜（１４）を除去する（図１５）。
【００３３】次に感光膜（１６）を被覆し、活性化領域
を基準としてＮＭＯＳしきい電圧調節マスク作業をして
活性化領域に硼素を４５ＫｅＶのエネルギーでイオン注
入し、このとき線量はしきい電圧によって５〜７×１１
／ｃｍ2の範囲とする（図１６）。
を基準としてＮＭＯＳしきい電圧調節マスク作業をして
活性化領域に硼素を４５ＫｅＶのエネルギーでイオン注
入し、このとき線量はしきい電圧によって５〜７×１１
／ｃｍ2の範囲とする（図１６）。
【００３４】次に感光膜（１６）を除去し、また他の感
光膜（１７）を被覆しながら活性化領域を基準としてＰ
ＭＯＳしきい電圧調節マスク作業をしてＰＭＯＳ領域に
硼素を４５ＫｅＶのエネルギーでイオン注入し、線量は
しきい電圧によって３〜５×１０11／ｃｍ2の範囲とす
る（図１７）。
光膜（１７）を被覆しながら活性化領域を基準としてＰ
ＭＯＳしきい電圧調節マスク作業をしてＰＭＯＳ領域に
硼素を４５ＫｅＶのエネルギーでイオン注入し、線量は
しきい電圧によって３〜５×１０11／ｃｍ2の範囲とす
る（図１７）。
【００３５】次にＴＣＥ（ｔｒｉｃｈｌｏｒｏｅｔｈｙ
ｌｅｎｅ）と酸素の雰囲気で１０００℃の温度でゲート
酸化膜（１８）を４００Åの厚さで熱酸化方法で成長さ
せる（図１８）。そして、低圧化学蒸気蒸着（Ｌｏｗ
Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）方法で多結晶硅素（１９）を３８
００Åの厚さで蒸着し、ＰＯＣＩ3の雰囲気でＮ型でド
ーピングさせた後に活性化領域を基準として感光膜（２
０）を被覆し、ゲートマスク作業をしてＭＯＳのゲート
領域と多結晶硅素抵抗領域（２２）を定義する（図１
９）。
ｌｅｎｅ）と酸素の雰囲気で１０００℃の温度でゲート
酸化膜（１８）を４００Åの厚さで熱酸化方法で成長さ
せる（図１８）。そして、低圧化学蒸気蒸着（Ｌｏｗ
Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）方法で多結晶硅素（１９）を３８
００Åの厚さで蒸着し、ＰＯＣＩ3の雰囲気でＮ型でド
ーピングさせた後に活性化領域を基準として感光膜（２
０）を被覆し、ゲートマスク作業をしてＭＯＳのゲート
領域と多結晶硅素抵抗領域（２２）を定義する（図１
９）。
【００３６】上記感光膜（２０）を残したままに感光膜
（２３）をさらに被覆し、Ｐ型ソース／ドレインマスク
作業をして感光膜が除去された部分に硼素を５×１０15
／ｃｍ2の線量と４５ＫｅＶのエネルギーでイオン注入
する（図２０）。
（２３）をさらに被覆し、Ｐ型ソース／ドレインマスク
作業をして感光膜が除去された部分に硼素を５×１０15
／ｃｍ2の線量と４５ＫｅＶのエネルギーでイオン注入
する（図２０）。
【００３７】次に感光膜（２０），（２３）を完全に除
去し、他の感光膜（２４）を被覆し、Ｎ型ソース／ドレ
インマスク作業をして砒素（Ａｓ）を４×１０15／ｃｍ
2の線量と４５ＫｅＶのエネルギーでイオン注入する
（図２１）。
去し、他の感光膜（２４）を被覆し、Ｎ型ソース／ドレ
インマスク作業をして砒素（Ａｓ）を４×１０15／ｃｍ
2の線量と４５ＫｅＶのエネルギーでイオン注入する
（図２１）。
【００３８】次に感光膜（２４）を除去し、９５０℃の
窒素雰囲気で３０分間熱処理をして硼素と砒素を一緒に
活性化させてソース／ドレイン（２５），（２６）を形
成する（図２２）。
窒素雰囲気で３０分間熱処理をして硼素と砒素を一緒に
活性化させてソース／ドレイン（２５），（２６）を形
成する（図２２）。
【００３９】その上に酸化膜（２７）を７０００Åの厚
さで蒸着し（図２３）、ゲートを基準としてコンタク
ト、マスク作業をして金属と接触する部分（２８）を露
出させる（図２４）。
さで蒸着し（図２３）、ゲートを基準としてコンタク
ト、マスク作業をして金属と接触する部分（２８）を露
出させる（図２４）。
【００４０】次にアルミニウム（Ａｌ）（２９）を１μ
ｍの厚さで蒸着し（図２５）、コンタクトを基準として
金属マスク作業をして金属配線（３０）を完成した後に
熱処理を遂行し、プラズマ誘導化学蒸気蒸着（Ｐｌａｓ
ｍａ Ｅｎｈａｎｃｅｄ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）で酸化膜を１μｍの厚さで蒸着し、金属配線
（３０）を基準としてパッド（Ｐａｄ）マスク作業をし
てボンディングする部分を露出させながら製造工程を完
了する状態を示したものである（図２６）。
ｍの厚さで蒸着し（図２５）、コンタクトを基準として
金属マスク作業をして金属配線（３０）を完成した後に
熱処理を遂行し、プラズマ誘導化学蒸気蒸着（Ｐｌａｓ
ｍａ Ｅｎｈａｎｃｅｄ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）で酸化膜を１μｍの厚さで蒸着し、金属配線
（３０）を基準としてパッド（Ｐａｄ）マスク作業をし
てボンディングする部分を露出させながら製造工程を完
了する状態を示したものである（図２６）。
【００４１】図２７はＢｉＣＭＯＳ型電界効果トランジ
スタを完成した状態を図示したもので、図面中のＮ型拡
散層（２５ａ），Ｐ型拡散層（１５ａ）およびＮ型拡散
層（２６ｃ）によってはＮＰＮトランジスタを形成し、
Ｎ型拡散層（２６ｃ），Ｐ型拡散層（９）およびＮ型拡
散層（２６ｂ）によってはＮチャンネルＭＯＳ半導体装
置（ＮＭＯＳ）を形成する。
スタを完成した状態を図示したもので、図面中のＮ型拡
散層（２５ａ），Ｐ型拡散層（１５ａ）およびＮ型拡散
層（２６ｃ）によってはＮＰＮトランジスタを形成し、
Ｎ型拡散層（２６ｃ），Ｐ型拡散層（９）およびＮ型拡
散層（２６ｂ）によってはＮチャンネルＭＯＳ半導体装
置（ＮＭＯＳ）を形成する。
【００４２】また、金属配線（３０ｂ）は二つの半導体
装置、即ちＮＰＮトランジスタとＮＭＯＳトランジスタ
を連結する役割をする。これはＰ型拡散層（２６ｂ）と
Ｎ型拡散層（２５ａ）がＰＮ接合を成しているので内装
ポテンシャルが形成されるので、この電圧を克服するた
めに外部で金属で連結させてやる必要がある。
装置、即ちＮＰＮトランジスタとＮＭＯＳトランジスタ
を連結する役割をする。これはＰ型拡散層（２６ｂ）と
Ｎ型拡散層（２５ａ）がＰＮ接合を成しているので内装
ポテンシャルが形成されるので、この電圧を克服するた
めに外部で金属で連結させてやる必要がある。
【００４３】そして、Ｐ型隔離層（７ｂ）を中心として
左側にあるＮ型拡散層（２６ｄ），Ｐ型拡散層（１５
ｂ）およびＮ型拡散層（２６ｅ）によってはＮＰＮトラ
ンジスタを形成し、Ｐ型拡散層（１５ｂ）、Ｎ型エピタ
キシアル層（５ｄ）およびＰ型拡散層（２５ｃ）によっ
てはＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ）を形
成する。
左側にあるＮ型拡散層（２６ｄ），Ｐ型拡散層（１５
ｂ）およびＮ型拡散層（２６ｅ）によってはＮＰＮトラ
ンジスタを形成し、Ｐ型拡散層（１５ｂ）、Ｎ型エピタ
キシアル層（５ｄ）およびＰ型拡散層（２５ｃ）によっ
てはＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ）を形
成する。
【００４４】ここではＰ型拡散層（２５ｂ）を共有する
ことによってＮＰＮトランジスタ（バイポーラ素子）と
ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ素子）の二
つの半導体装置が内部的に連結されることを理解するこ
とができる。したがって、ＮＰＮ−ＰＭＯＳトランジス
タの対は二つの半導体装置を連結する金属導線の工程が
必要でなくなり、これによりＮＰＮ−ＮＭＯＳトランジ
スタ対に比べて工程が一層簡略化されるばかりでなく、
チップ面積を減少させる効果がある。
ことによってＮＰＮトランジスタ（バイポーラ素子）と
ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ素子）の二
つの半導体装置が内部的に連結されることを理解するこ
とができる。したがって、ＮＰＮ−ＰＭＯＳトランジス
タの対は二つの半導体装置を連結する金属導線の工程が
必要でなくなり、これによりＮＰＮ−ＮＭＯＳトランジ
スタ対に比べて工程が一層簡略化されるばかりでなく、
チップ面積を減少させる効果がある。
【００４５】図２８は図２７の平面図を示したもので、
３１は素子分離型Ｐ拡散層を、３２はＮ埋没層を、３３
はＰ型ベースを、３４はＰ型井戸を、３５は多結晶シリ
コンゲートを、３６は活性領域を、３７は金属接点を、
３８はエミッタを、３９はコレクタを各々示わす。
３１は素子分離型Ｐ拡散層を、３２はＮ埋没層を、３３
はＰ型ベースを、３４はＰ型井戸を、３５は多結晶シリ
コンゲートを、３６は活性領域を、３７は金属接点を、
３８はエミッタを、３９はコレクタを各々示わす。
【００４６】そして、図２９の（ａ）と（ｂ）はＰチャ
ンネルＢｉＣＭＯＳとＮチャンネルＢｉＣＭＯＳを各々
示したもので、Ｑ１はＰＭＯＳトランジスタを、Ｑ２お
よびＱ４はＮＰＮトランジスタを、Ｑ３はＮＭＯＳトラ
ンジスタを各々示す。
ンネルＢｉＣＭＯＳとＮチャンネルＢｉＣＭＯＳを各々
示したもので、Ｑ１はＰＭＯＳトランジスタを、Ｑ２お
よびＱ４はＮＰＮトランジスタを、Ｑ３はＮＭＯＳトラ
ンジスタを各々示す。
【図１】本発明の製造工程を示した断面図。
【図２】本発明の製造工程を示した断面図。
【図３】本発明の製造工程を示した断面図。
【図４】本発明の製造工程を示した断面図。
【図５】本発明の製造工程を示した断面図。
【図６】本発明の製造工程を示した断面図。
【図７】本発明の製造工程を示した断面図。
【図８】本発明の製造工程を示した断面図。
【図９】本発明の製造工程を示した断面図。
【図１０】本発明の製造工程を示した断面図。
【図１１】本発明の製造工程を示した断面図。
【図１２】本発明の製造工程を示した断面図。
【図１３】本発明の製造工程を示した断面図。
【図１４】本発明の製造工程を示した断面図。
【図１５】本発明の製造工程を示した断面図。
【図１６】本発明の製造工程を示した断面図。
【図１７】本発明の製造工程を示した断面図。
【図１８】本発明の製造工程を示した断面図。
【図１９】本発明の製造工程を示した断面図。
【図２０】本発明の製造工程を示した断面図。
【図２１】本発明の製造工程を示した断面図。
【図２２】本発明の製造工程を示した断面図。
【図２３】本発明の製造工程を示した断面図。
【図２４】本発明の製造工程を示した断面図。
【図２５】本発明の製造工程を示した断面図。
【図２６】本発明の製造工程を示した断面図。
【図２７】本発明の製造工程によって製造されたＢｉＣ
ＭＯＳ型トランジスタの断面図。
ＭＯＳ型トランジスタの断面図。
【図２８】本発明の製造工程によって製造されたＢｉＣ
ＭＯＳ型トランジスタの平面図。
ＭＯＳ型トランジスタの平面図。
【図２９】本発明の等価回路図。
１ シリコン基板 ２ 酸化膜 ４ Ｎ型埋没層 ７ Ｐ型隔離層 ９ Ｐ型井戸層 １０ 窒化シリコン膜 １５ Ｐ型ベース層 １８ ゲート酸化膜 ２５ ソース ２６ ドレイン ３０ 金属配線
フロントページの続き (56)参考文献 特開 昭64−108760（ＪＰ，Ａ) 特開 昭62−60254（ＪＰ，Ａ) 特開 昭61−216331（ＪＰ，Ａ) 特開 平２−201952（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 Ｐ型シリコン基板（１）上に酸化膜
（２）を蒸着した後に感光膜作業によって埋没層マスク
パターンを形成し、砒素（Ａｓ）イオンでＮ型埋没層
（４）を形成する段階と、Ｎ型埋没層（４）の上にＮ型エピタキシアル層（５）を
積層する段階と、 隔離マスク工程を遂行し、硼素（Ｂｏｒｏｎ）でＰ型隔
離層（７）を形成する段階と、 Ｐ型井戸マスク工程を遂行し、硼素を５×１０12／ｃｍ
2の線量と６０ＫｅＶのエネルギーでイオン注入した後
に高温熱処理してＰ型井戸層（９）を形成する段階と、 この上面に窒化シリコン膜（１０）を薄膜蒸着して硼素
が飛び出されることを防止する段階と、 フィールド領域マスク作業とフィールドイオン注入マス
ク作業をして硼素を１×１０13／ｃｍ2の線量と６０Ｋ
ｅＶのエネルギーでイオン注入する段階と、 表面の硅素と空気中の酸素によって硅素酸化膜層（１
３）を形成する段階と、 Ｐ型ベースマスク工程を遂行し、硼素を５×１０13／ｃ
ｍ2の線量と８０ＫｅＶのエネルギーでイオン注入した
後に熱処理してＰ型ベース層（１５）を形成する段階
と、 ＮＭＯＳしきい電圧調節マスク作業をして活性化領域に
硼素を４５ＫｅＶのエネルギーと５〜７×１０11／ｃｍ
2の線量をイオン注入する段階と、 ＰＭＯＳしきい電圧調節マスク作業をしてＰＭＯＳ領域
に硼素を４５ＫｅＶのエネルギーと３〜５×１０11／ｃ
ｍ2の線量でイオン注入する段階と、 ゲート酸化膜（１８）はＴＣＥと酸素の雰囲気で４００
Åの厚さで熱酸化方法で成長させる段階と、 低圧化学蒸気蒸着方法で多結晶硅素（１９）を３８００
Åの厚さで蒸着し、ゲートマスク作業をしてＭＯＳゲー
ト領域（２１）と多結晶硅素貯蔵領域（２２）を定義す
る段階と、 Ｐ型ソース／ドレインマスク作業をして硼素を５×１０
15／ｃｍ2の線量と４５ＫｅＶのエネルギーでイオン注
入する段階と、 Ｎ型ソース／ドレインマスク作業をして砒素を４×１０
15／ｃｍ2の線量と４５ＫｅＶのエネルギーでイオン注
入する段階と、 ９５０℃の窒素雰囲気で３０分間熱処理して硼素と砒素
を活性化させてソース／ドレイン（２５），（２６）を
形成する段階と、 酸化膜を７０００Åの厚さで蒸着し、コンタクトマスク
作業をして金属と接触する部分（２８）を露出させる段
階と、 アルミニウム（２９）を１μｍの厚さで蒸着し、金属マ
スク作業をして金属配線（３０）を完成した後に金属配
線（３０）を基準としてボンディングする部分を露出さ
せる段階とを備えＢｉＣＭＯＳ構造をもちながらＮＭＯ
Ｓのドレイン（２６ｃ）とＮＰＮバイポーラトランジス
タのコレクタ（２６ｃ）はＮ型拡散層（２６ｃ）を共有
するようにしたことを特徴とするＢｉＣＭＯＳ型電界効
果トランジスタの製造方法。 - 【請求項２】 ＢｉＣＭＯＳ構造をもちながらＮＭＯＳ
のソース（２６ｂ）とＮＰＮバイポーラトランジスタの
ベース（２５ａ）が相互に金属配線（３０ｂ）を共有し
ながら接合されるようにしたことを特徴とする請求項１
に記載のＢｉＣＭＯＳ型電界効果トランジスタの製造方
法。 - 【請求項３】 ＢｉＣＭＯＳ構造をもちながらＰＭＯＳ
のドレイン（２５ｃ）とＮＰＮバイポーラトランジスタ
のコレクタ（２６ｅ）が金属配線（３０ｅ）を共有する
ようにしたことを特徴とする請求項１に記載のＢｉＣＭ
ＯＳ型電界効果トランジスタの製造方法。 - 【請求項４】 ＢｉＣＭＯＳ構造をもちながらＰＭＯＳ
のソース（２５ｂ）とＮＰＮバイポーラトランジスタの
コレクタ（２５ｂ）はＰ型拡散層（２５ｂ）を共有する
ようにしたことを特徴とする請求項１に記載のＢｉＣＭ
ＯＳ型電界効果トランジスタの製造方法。 - 【請求項５】 ＮＭＯＳ−ＮＰＮ対とＰＭＯＳ−ＮＰＮ
対を各々Ｐ型隔離層（７）を間に置いてＮ型埋没層（４
ａ），（４ｂ）の上端に相補形の動作をするようにした
ことを特徴とする請求項１に記載のＢｉＣＭＯＳ型電界
効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900014891A KR970000425B1 (ko) | 1990-09-20 | 1990-09-20 | BiCMOS형 전계효과 트랜지스터 및 그의 제조방법 |
| KR90-14891 | 1990-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283621A JPH05283621A (ja) | 1993-10-29 |
| JPH0831542B2 true JPH0831542B2 (ja) | 1996-03-27 |
Family
ID=19303819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3239649A Expired - Lifetime JPH0831542B2 (ja) | 1990-09-20 | 1991-09-19 | ＢｉＣＭＯＳ電界効果トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5194396A (ja) |
| JP (1) | JPH0831542B2 (ja) |
| KR (1) | KR970000425B1 (ja) |
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|---|---|---|---|---|
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| US6891213B1 (en) | 1999-03-16 | 2005-05-10 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
| KR100538302B1 (ko) * | 2003-05-22 | 2005-12-23 | 주식회사 큐리오텍 | 좌변기용 시트장치 및 이를 사용한 비데장치 |
| KR100851751B1 (ko) * | 2006-12-27 | 2008-08-11 | 동부일렉트로닉스 주식회사 | 이미지 센서 제조 방법 |
| US10276311B2 (en) | 2016-08-16 | 2019-04-30 | Electronics And Telecommunications Research Institute | Apparatus and method for manufacturing electrodes |
| US10483300B2 (en) | 2017-06-02 | 2019-11-19 | Electronics And Telecommunications Research Institute | Optically restorable semiconductor device, method for fabricating the same, and flash memory device using the same |
| KR102493405B1 (ko) * | 2021-04-15 | 2023-01-27 | 서현우 | 건강상태 모니터링 시스템이 구비된 비데 |
| KR102495772B1 (ko) * | 2021-04-15 | 2023-02-06 | 서현우 | 건강상태 모니터링 및 돌봄케어 서비스를 제공하는 스마트 비데 |
| KR102529894B1 (ko) * | 2021-11-12 | 2023-05-09 | 주식회사 록서 | 패턴인식기능을 활용한 비데 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612258A (en) * | 1984-12-21 | 1986-09-16 | Zilog, Inc. | Method for thermally oxidizing polycide substrates in a dry oxygen environment and semiconductor circuit structures produced thereby |
| JPS6260254A (ja) * | 1985-09-09 | 1987-03-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH02101747A (ja) * | 1988-10-11 | 1990-04-13 | Toshiba Corp | 半導体集積回路とその製造方法 |
| US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
| JP2549726B2 (ja) * | 1989-01-30 | 1996-10-30 | 株式会社東芝 | 半導体集積回路とその製造方法 |
-
1990
- 1990-09-20 KR KR1019900014891A patent/KR970000425B1/ko not_active IP Right Cessation
-
1991
- 1991-09-19 JP JP3239649A patent/JPH0831542B2/ja not_active Expired - Lifetime
- 1991-09-20 US US07/763,171 patent/US5194396A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH05283621A (ja) | 1993-10-29 |
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| US5194396A (en) | 1993-03-16 |
| KR970000425B1 (ko) | 1997-01-09 |
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