JPS6072255A

JPS6072255A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPS6072255A
Application number: JP58179558A
Authority: JP
Inventors: Hiroshi Iwasaki; 博岩崎; Shintaro Ito; 伊東　新太郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-09-28
Filing date: 1983-09-28
Publication date: 1985-04-24
Also published as: JPH0148661B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は半導体集積回路装置、特に相補型のパーティカ
ルバイポーラトランジスタと相補型ＭＯＳトランジスタ
の両者を同一の半導体基板に共存させた半導体集積回路
装置およびその製造方法に関する。

［発明の技術的背景およびその問題点］バイポーラ型１
〜ランジスタと相補型ＭＯＳトランジスタ（以下、０Ｍ
Ｏ８と言う）とを同一の半導体基板上に共存させた半導
体集積回路装置は、一般にＢ　ｔ−０ＭＯ８と称されて
おり、同一チップ内でのアナログ機能とデジタル放能の
共存という要求に応えるものとして登場した比較的新し
い半導体集積回路装置（ＩＣ）である。アナログ機能と
デジタル機能とを共存させたＩＣ自体は１２Ｌ　（Ｉ　
ｎｔｇｒａｔｅｄ　Ｉ　ｎｊｅｃＮｏｎ　、Ｌ　ｏａｉ
ｃ）あるいは０ＭＯ８でも構成されているが、Ｂ　ｉ　
−０ＭＯ３の場合、アナログ処理はアナログ機能に優れ
たバイポーラ素子に、またデジタル処理はデジタル機能
に優れた０ＭＯ３に夫々分担させることによってバイポ
ーラ素子および０ＭＯ８素子の双方の長所を兼備えるこ
とができるため、アナログ・デジタル機能ＩＣの応用分
野を拡大し得るものとして期待されている。

ところで、ＣＭＯ８部分を含む上記Ｂ　ｉ　−０ＭＯ８
には、当然ながらラッチアップ現象という０ＭＯ３に特
有の問題が内包されている。そして、Ｂ　＋　−０ＭＯ
３におけるラッチアップ現象を防止するためには、Ｂ　
ｉ　−０ＭＯ８に固有の構造的要素をも考慮しなければ
ならない。この点に関し、電流駆動能力の大きいバイポ
ーラ型１〜ランジスタを０ＭＯ８と共存させると共に、
前記ラッチアップ現象の防止にも有効な構造として第１
図に示ずＢ　ｉ−０ＭＯ８が提案されている（ＩＢＭＴ
ｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅ
ｔｉｎ　：　ｖｏｌ。

１６、　ｎｏ、１８１９７４　、　ｐｐ、２７１９〜２
７２０）。

第１図において、１はｐ型シリコン基板である。

該シリコン基板１上には、ｐ型エピタキシャルシリコン
層２が形成されている。そして、前記基板１とエピタキ
シャル層２の間には、両者に亘る２種類の高濃度ｎ十型
埋込層３ａ、３ｂが形成されている。また、前記エピタ
キシャル層２の表面からは夫々のｎ中型埋込層３ａ　、
３ｂに達するｎ型ウェル領域（以下、Ｎ−ウェルと言う
）４ａ、４ｂが形成されている。Ｎ−ウェル４ｂはバイ
ポーラ型トランジスタ用の素子領域で、図示のようにパ
ーティカルタイプのｎｐｎトランジスタユが形成されて
いる。このｎｐｎトランジスタ１更は、その周囲を取り
囲むｐ型領域とのｐｎ接合により他の素子から電気的に
分離されている。もう一方のＮ−ウェル４ａとこれに隣
接するｐ型エピタキシャル領域２は０ＭＯ８用の素子領
域であり、Ｎ−ウェル４ａにはｎチャンネルＭＯ８型ト
ランジス’り（ｎＭＯ８ＦＥＴ）　ＬＬが、またｐ型エ
ピタキシャル領域にはｎチャンネルＭＯ８型トランジス
タ（ｎＭＯ８ＦＥＴ）１０が夫々形成されている。なお
、５はシリコン酸化膜である。

上記第１図のＳ　ｔ　−０ＭＯ８構造、ｒ　ハ、Ｎ−ウ
ェル４ａの下に高濃度のｎ中型埋込層３ａが設けられて
いるため、ラッチアップ現象を引き起こす寄生バイポー
ラトランジスタのうち、ｐＭＯ８ＦＥＴＬＬの部分にお
ける縦方向の奇生ｐｎｐｔ−ランジスタはｈｙｗが小さ
くなって動作しにくくなるから、ラッチアップ現象の防
止に有効である。しかし、ＣＭＯ８部分で横方向に存在
する寄生ｐｎｐトランジスタおよび寄生ｎｐｎｌ−ラン
ジスタの動作は防止されない。しかも、二つのＮ−ウェ
ル４ａおよび４ｂと両ウェル間のｐ型領域とで構成され
る横方向の寄生ｎｐｎトランジスタは、ｎ＋型埋込層３
ａ、３ｂを設けた事によって、むしろ動作し易くなって
しまっている。

上述のように、第１図の構造もラッチアップ現象を完全
に防止しうるちのではなかった。

また、上記の様に０ＭＯ８におけるラッチアップ現象の
防止を一応考慮すると共にこれをバイポーラトランジス
タと共存させたＢ　ｉ　−０ＭＯ３は知られているが、
バイポーラトランジスタとじて相補型のパーティカルバ
イポーラトランジスタを共存させたＢ　ｉ−０ＭＯ８は
未だ知られていない。

そして、相補型バイポーラトランジスタ無しで回路構成
されたＢ　ｉ−０ＭＯ８には、一般的に次のような欠点
が存在する。

即ち、電源電圧を下げたときのｏｐ−Ａｍｐのオープン
ゲインが低下し、周波数特性も伸ばし難い。また、電源
電圧が下がったときにはダイナミックレンジが取り難い
という欠点がある。更に、大電流、大出力、あるいは高
速の出力段が構成し難いという欠点を有している。

この様なことから、相補型のパーティカルバイポーラト
ランジスタと０ＭＯ８とを共存させたＢｉ−０ＭＯ８が
強く要望されていた。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、相補型のパ
ーティカルバイポーラ１−ランジスタと０ＭＯ３とを同
一の半導体基板に共存させるとともに、ＣＭＯ８部分を
含むことによるラッチアップ現象の発生を完全に防止で
きる半導体集積回路装置とその製造方法を提供するもの
である。

〔発明の概要〕本発明による半導体集積回路装置は、第１導電型の半導
体基板と、該半導体基板上を覆って設けられた第２導電
型半導体層と、該第２導電型半導体層と前記半導体基板
との境界において選択的に設けられたバイポーラトラン
ジスタ用の二種類の第２導電型高１度埋込領域と、これ
ら二種類の第２導電型高濃度埋込領域の夫々を取り囲ん
で前記半導体基板と前記第２導電型半導体層の境界に設
けられた第１導電型高濃度埋込領域と、該第１導電型高
濃度埋込領域に達して前記半導体層の表面から選択的に
設けられた第１の電気的分離領域と、該第１安電気的分
離領域で囲まれた二種類の前記第２導電型半導体層の領
域のうちの一方に該領域をコレクタ領域として形成され
たパーティカルバイポーラトランジスタと、前記第１の
電気的分離領域で囲まれたもう一方の前記第２導電型半
導体層の領域内において該領域と前記第２導電型高濃度
埋込領域との境界に設けられた第１導電型高濶度埋込領
域と、該第１導電型高瀬度埋込領域に達して前記第２導
電型半導体層の表面から選択的に形成され、前記第２導
電型半導体層領域の一部を取り囲んで設けられた第２の
電気的分離領域と、該第２の電気的分離領域で囲まれた
第２導電型領域をベースとして形成されたパーティカル
バイポーラトランジスタと、前記第１の電気的分離領域
の外側において前記第２導電型半導体層と前記第１導電
型半導体基板との境界に選択的に設けられた第１導電型
高濃度埋込領域および第２導電型高濃度埋込領域と、こ
のうちの第１導電型高濃度埋込領域に達して前記第２導
電型半導体層の表面から選択的に設けられた第１１１電
型ウエル領域と、該第１導電型ウエル領域に形成された
第２導電型チャンネルＭＯ８型トランジスタおよび前記
第１導電型高濃度分離領域の外側に設けられた第２導電
型高濃度埋込領域上の第２導電型１半導体層に形成され
た第１導電型チャンネルＭＯ８型トランジスタで構成さ
れる相補型ＭＯＳトランジスタとを具備したことを特徴
とするものである。

上記本発明の半導体集積回路装置噂よ、例えばｐ型基盤
を用いた場合、第２図に示すような概念的な構造によっ
て表わされる。同図において、１はｐ型基板、２′はｎ
型層である。両者の境界にはバイポーラトランジスタ用
の二種類のｎ＋型型埋領領域３ｂ、３Ｇと、別のｎ＋型
型埋領領域３ａ設けられている。更に、バイポーラトラ
ンジスタ用のｎ中型埋込領域３ｂ、３Ｃの外側を取り囲
むｐ１型埋込領域６ｂと、その外側に別のｐ中型埋込領
域６ａが設けられている。ｎ型層２′の表面からはｐ上
型埋込領域６ｂに達する第１のｐ上型分離領域７が設け
られており、該第１の分離領域７に囲まれたｎ型層のう
ち、ｎ中型埋込領域３ｂ上のｎ型層にはパーティカルｎ
ｐｎトランジスタ３０が形成されている。また、ｐ＋＋
分離領域７で囲まれたもう一つのｎ型層にはｎ生型埋込
領域３との境界にｐ生型埋込領域８が設けられてｄ３す
、該ｐ＋型型埋領領域に達する第２のｐ中型分離領域９
がｎ型層の表面から選択的に設けられている。

この第２のｐ＋＋分離領域９は、第１のｐ十型分離領域
７から内側に離間すると共にｎ型層の一部を取囲んで設
けられている。そして、前記ｐ生型埋込領域８をコレク
タ領域とするパーティカルｐｎｐトランジスタ４０が形
成されている。他方、別のｐ生型埋込領域６ａに達する
Ｐ−ウェル４′がｎ型層２−の表面から形成されており
、該Ｐ−ウェル４′にはｎＭＯ８ＦＥＴ１０が形成され
ている。また、別のｎ生型埋込領域３ａ上のｎ型層には
ｐＭＯ８ＦＥＴ２０が形成されている。

ところで、上記第１および第２のｐ生型分離領域７，９
は夫々の両側の半導体層を電気的に分離する為のもので
、この意味から第１および第２のｐ十型分離領域は、例
えば酸化物等から成る誘電体層に置き変えても良い。そ
の−例として、素子分離に用いられているアイソプラナ
−構造を採用しても良い。

第２図の構造と第１図の構造とを比較すれば明らかなよ
うに、本発明のＢ　ｌ−０ＭＯ３では、ＣＭＯ８部分に
おいて両方のＭＯ８ＦＥＴ１０．２−Ω−に夫々高濃度
埋込領域５ａ　、３ａが設けられている。また、ｎｐｎ
およびｐｎｐｎルバーティカルバイポーラトランジスタ
１、　ｉｉを周囲から電気的に分離するためにｐ中型の
高濃度領域６ｂ、７が設けられているから、三つのｎ生
型埋込領域３ａ、３ｂ、３ｃ間には必ずｐ中型埋込領域
６ｂが介在されることになる。後述のように、この特徴
によって本発明によるＢ　ｉ　−０ＭＯ８はラッチアッ
プ現象を略完全に防止することができる。更に、上記第
２図のＢｔ−ｃｖｏｓでは、第１図（７）Ｂｉ−０ＭＯ
８には存在しないｐｎｐｎルバーティカルバイポーラト
ランジスタ４他の素子上広、江。

旦と整合性良く共存されており、この結果、相補型バイ
ポーラトランジスタを０ＭＯ８と共存させたＢ−、ｉ　
−０ＭＯ３の出現に対する要求に応え得ることとなった
。

なお、後述の実施例のように、第２図においてｎＭＯ８
ＦＥＴ１−Ω二とｐＭＯ８ＦＥＴ２四との位置を入替え
、ｐ中型埋込領域６ｂの一部をｎＭＯ８ＦＥＴＩ　０部
分のｐ生型埋込領域６ａで兼用する様にしてもよい。ま
た、この場合には、第１のｐ型分離領域７の一部をＰ−
ウェル４−内に形成し、Ｐ−ウェル４′の電位を取出す
手段を兼ねるようにしてもよい。また、第２のｐ中型分
離領域９で囲まれたｎ型領域はｐｎｐパーティ力ルバイ
ボーラトランジ３夕１１のベース領域となるから、その
不純物濃度を制御する為に、この領域をＮ−ウェルとす
るのが望ましい。

次に、本発明による半導体集積回路装置の製造方法は、
第１導電型を有する半導体基板の表層に第２導電型不純
物を選択的にドープすることにより、バイポーラ１〜ラ
ンジスタ用の二種類の第２導電型高濃度埋込領域および
ＭＯＳトランジスタ用の第２導電型高濃度埋込領域を形
成する工程と、前記第１導電型半導体基板の表層に前記
第２導電型不純物よりも拡散係数の大きい第１導電型不
純物を選択的にドープすることにより、前記バイポーラ
トランジスタ用の二種類の第２導電型高濃度埋込領域の
夫々を取り囲む第１導電型高濃度埋込領域およびその外
側にＭＯ８型トランジスタ用の第１導電型高ｍ度埋込領
域を形成すると共に、前記バイポーラトランジスタ用の
二種類の第２導電型高濃度埋込領域の一方には重ねて前
記第１導電型不純物をドープする工程と、これら種々の
高濃度埋込領域を形成した前記第１導電型半導体基板上
に第２導電型半導体層をエピタキシャル成長させる工程
と、該第２導電型半導体層の表面から選択的に第１導電
型不純物を拡散することにより、前記ＭＯ８型トランジ
スタ用の第１導電型高濃度埋込領域に達する第１導電型
ウエル領域を形成する工程と、前記第２導電型半導体層
の表面から選択的に第１導電型不純物を高濃度拡散する
か、あるいは前記第２導電型半導体層を選択的に絶縁物
化することにより、前記バイポーラトランジスタ用の二
゛種類の第２導電型高濃度埋込領域の夫々を取り囲んで
形成された第１導電型高濃度埋込領域に達する第１の電
気的分離領域を形成すると共に、前記エピタキシャル成
長工程等の熱処理により前記バイポーラトランジスタ用
の第２導電型高濃度埋込領域の一方に重ねてドープされ
た第１導電型不純物がエピタキシャル層中にオートドー
プして形成された第１導電型高濃度埋込領域に達し、か
つ前記第２導電型半導体層の領域を取囲む第２の電気的
分離領域を形成する工程と、前記第１の電気的分離領域
に囲まれた第２導電型領域のうちの前記第１導電型高濃
度埋込領域が形成されなかった方には該領域をコレクタ
領域とするパーティカルバイポーラトランジスタを、ま
た前記第１導電型高濃度埋込領域が形成された方にはこ
の高濃度埋込領域をコレクタ領域とするパーティカルバ
イポーラトランジスタを形成すると共に、前記ＭＯ８型
トランジスタ用第２導電型高濃度埋込領域上の第２導電
型半導体層および前記第１導電型ウエル領域には夫々相
補型ＭＯＳトランジスタを構成する第１導電型チヤンネ
ルＭＯ８型１−ランジスタまたは第２ｓ電型チヤンネル
ＭＯ８型トランジスタを形成する工程とを具備したこと
を特徴とするものである。

例えばｐ型基板を用いて上記本発明の製造方法を実施す
ることにより、第２図の構造を得ることができる。この
場合、第１および第２のｐ中型分離領域７，９あるいは
Ｐ−ウェル４−を形成するに際し、て既にｐ十型埋込領
域５ａ、５ｂが形成されているから、該埋込領域６ａ　
、６ｂが無い場合に較べれば、分離領域７およびＰ−ウ
ェル４′を形成するための不純物拡散工程を低温かつ短
時間で行なうことができる。従って、各素子領域下の高
濃度埋込領域３ａ、３ｂ、３ｃ、６ａからｎ型層２′へ
の不純物の外方拡散を低く抑えることができ、各トラン
ジスタ１更、２０．３０．４０の素子領域における不純
物濃度を安定に制御することができる。この結果、高性
能の相補型パーティカルバイポーラトランジスタと特性
の安定な０ＭＯ８とを共存させたＢ　ｉ　−０ＭＯ８を
得ることができゑ。

〔発明の実施例〕

以下、第３図＜Ａ）〜（Ｍ）、第４図を参照して本発明
の詳細な説明する。

実施例１゜（Ｉ）まず、１０　〜１０　ａｔｏｍ　／ｃｍ３の不純
物濃度を有する低濃度ｐ型シリコン基板１０１の表面に
、拡散マスク用絶縁膜として例えば熱酸化膜を形成した
後、該熱酸化膜をパターンニングすることにより、ｎ＋
型型埋領領域予定部上開孔部を有する熱酸化膜パターン
１０２を形成する。

次いで、この熱酸化膜パターン１０２をマスクとしてｓ
ｂあるいはＡＳ等のｎ型不純物を選択的に熱拡散し、Ｍ
Ｏ８型トランジスタ用のｎ＋型型埋領領域１０３ａ、バ
イポーラ１〜ランジスタ用の二種類のｎ＋型型埋領領域
１０３ｂ　、１０３ｃを形成する。通常、この熱拡散工
程は酸化性雰囲気下で行われるため、ｎ生型埋込領域１
０３ａ、１０３ｂ、１０３０の表面はこの工程中に成長
した熱酸化膜１０４で覆われる（第３図（Ａ）図示）。

（ｎ）次に、熱酸化膜パターン１０２に再度パターンニ
ングを施してｐ　型埋込領域予定部上に開孔部を有する
熱酸化膜パターン１０２′とすると共に、ｎ＋型型埋領
領域１０３０上覆う熱酸化１１１０４のみを選択的に除
去する。続いて、二つの熱酸化膜１０４，１０２′をマ
スクとしてボロン笛のｎ型不＋ＩＮｊｌを選択的に拡散
することにより、バイポーラトランジスタ用のｎ＋型型
埋領領域１０３ｂ１０３０の外側を取囲むｐ＋型型埋領
領域１０５ａＭＯ８型トランジスタ用のｐ中型埋込領域
１０５ｂを形成すると共に、ｎ中型不純物領域１０３Ｃ
には重ねてｎ型不純物をドープする（第３図（Ａ）図示
）。

なお、図示の様にｎ＋型型埋領領域１０３Ｃｐ１型埋込
領域１０５ｂのみによって完全に取囲まれており、ｎ中
型埋込領ＩＪＸ１０３ｂはｐ＋型型埋領領域１０５ａ１
０５ｂの両者によって完全に取囲まれるようにする。

またｎ型不純物拡散の方法としては、図示のように、例
えばボロンを含むシリカガラス膜（通称ＢＳＧ膜）１０
６からの熱拡散あるいはボロンのイオン注入により、１
０１７〜１０　／Ｃｍ３程度のｐ生型埋込領域１０５ａ
　、１０５ｂを形成する。

（ＩＩＩ）次に、シリコン基板１０１上の酸化膜１０４
．１０２−とＢＳＧＩＩ！１０６を総て除去し、ｎ型エ
ピタキシャルシリコ２層１０７を成長させる（第３図（
Ｃ）図示）。

このときのｎ型エピタキシャルシリコン層１゜７は、厚
さ１〜５μｍ、比抵抗１〜５Ω・ｃｍ程度とする。但し
、この条件は一応の目安であり、種々の条件により適宜
変更すべきものである。

また、このエピタキシャル成長の際、夫々の高濃度埋込
領域１０３ａ　、１０３ｂ　、１０３ｃ　、１０５ａ　
、１０５ｂからエピタキシャル層１０７中へ不純物が拡
散されて来る。特に、ｎ＋型型埋領領域１０３Ｃらはｎ
型不純物のみならず、重ねてドープされたｎ型不純物も
拡散され、しかもｎ型不純物の方が拡散係数が大きいた
め、ｎ生型埋込領域１０３ｃ上にはこれに接してｐ中型
埋込領域１０８が形成される。

なお、ｎ　型埋込領域１０３ａ上にはｐＭＯ８ＦＥＴＴ
が、ｐ串型埋込領域１０５ａ上には０ＭＯ８ＦＥＴが形
成され、またｎ＋型型埋領領域１３ｂ上にはパーティカ
ルｎｐｎトランジスタが、ｎ　型埋込領域１０３ｃ上に
はパーティカルｐｎｐトランジスタが夫々形成されるこ
とになる。

（ＩＶ）次に、例えば次のような方法により、ＭＯＳＦ
ＥＴ用のＰ−ウェル領域およびパーティカルｐｎｐトラ
ンジスタのベース領域となるＮ−ウェルを形成する。即
ち、■ビタキシャルシリコン層１０７の表面に、膜厚約
１０００人の熱酸化膜１０９を形成した後、該酸化膜を
緩衝膜としてボロンをイオン注入することによりＰ−ウ
ェル形成用の拡散源を形成する。イオン注入の条件は加
速電圧１５０Ｋｅｖ、ドーズ１１〜５Ｘ１０　／ｃｍと
するのが望ましい。続いて、１１００〜１２００℃の高
温でこの拡散源を熱拡散することによりＰ−ウェル１１
０を形成する。次いで、燐のイオン注入および熱拡散を
行なうことによりＮ−ウェル１１１を形成する（第３図
（Ｄ）図示）。

なお、Ｐ−ウェル１１０およびＮ−ウェル１１１を形成
する為の熱工程は共有することが可能である。

（Ｖ）次に、選択的にボロンの高濃度拡散を行なうこと
により、バイポーラ型トランジスタ部分を他の素子から
電気的に分離するために必要な第１のｐ＋＋分離領域、
即ち、ｐ中型埋込領域１０５ａに達するｐ＋＋分離領域
１１２ａと、ｐ＋型型埋領領域１０５ｂ達するｐ′Ｆ型
分離領域１１２ｂを形成する。同時に、Ｎ−ウェル１１
１に一部ｉしてこれを取囲み、かつｐ＋型型埋領領域１
０８達する第２のｐ中型分離領域１１３を形成する。

これら第１のｐ生型領域１１２ａ、１１２ｂおよび第２
のｐ中型分離領域１１３は、例えば表面濃度１０１８〜
１０２０／　ｃｍ３程度で形成する。また、選択的に燐
の高濃度拡散を行なうことにより、ｎ＋型型埋領領域１
０３ｂ達するｎ生型のコレクタ電極取出し領域１１４を
形成する（第３図（Ｅ）図示）。

なお、この実施例では、第１のｐ＋＋分離領域１１２ａ
がＰ−ウェル１１０の電位取出し領域を兼ねている。ま
た、第２のｐ＋＋分離領域１１３はパーティカルｐｎｐ
トランジスタを周囲から電気的に分離すると共にそのコ
レクタ取出し領域とする為のものである。

更に、図では省略しであるが、ｎ　型埋込領域１０３ａ
に達する電位取出し用のｎ　型拡散領域も、コレクタ電
極取出し領域１１４と同時に形成する。

（ＶＩ　）次に、エピタキシャルシリコン層１０７の表
面に、熱酸化膜１１５と例えばＣＶＤ−シリコン窒化膜
１１６のような非酸化性膜を順次積層した後、この積層
膜をパターンニングすることにより、ｐＭＯ８ＦＥＴの
素子領域予定部上を覆う積層膜パターン１１７．０ＭＯ
８ＦＥＴの素子領域予定部上を覆う積層膜パターン１１
８、パーティカルｎｐｎトランジスタの素子領域予定部
上を覆う積層膜パターン１１９，１１９′、パーティカ
ルｐｎｐトランジスタの素子領域予定部上を覆う積層膜
パターン１２０．１２０′を夫々形成する。続いて、必
要に応じ０ＭＯ３のフィールド領域となる部分に反転防
止のためのチャンネルカット領域１２１．１２２を形成
する（第３図（Ｆ）図示）。

この場合、ｌ）ＭＯＳ　Ｆ　Ｅ　Ｔ部分のチャンネルカ
ット領域１２１は積層膜パターン１１７をマスクとして
燐等のｎ型不純物をイオン注入することにより形成し、
またｎＭＯ８ＦＥＴ部分のチャンネルカット領域１２２
は積層膜パターン１１８をマスクとしてボロン等のｎ型
不純物をイオン注入することにより形成する。このイオ
ン注入は交互に行ない、一方のＭＯ８ＦＥＴ部分のイオ
ン注入を行なうときには他方のＭＯ８ＦＥＴ部分および
相補型バイポーラトランジスタ部分を、例えばレジスト
パターン等でマスクして行なう。

（ＶＩ　）次に、積層膜パターン１１７，１１８゜１１
９．１１９＝、１２０．１２０′のシリコン窒化膜１１
６を耐酸化性マスクとしてエピタキシャル＠１０７表面
の選択酸化を行ない、夫々０゜７〜１．０μｍｒＬ程度
の膜厚を有する素子分離用のフィールド酸化膜１２３と
、ｎｐｎトランジスタ用素子領域およびｐｎｐトランジ
スタ用素子領域内の分ｉｍ化膜１２３′を形成する（第
３図（Ｇ）図示）。

なお、選択酸化は９００〜１０００℃の低温で行なうの
が望ましく、その際に雰囲気の気圧を上げれば酸化時間
を短縮することができる。

また、エピタキシャル層１０７が比較的薄い場合には、
第１および第２のｐ　型分離領域１１２ａ、１１２ｂや
第２のｐ＋＋分離領域１１３を形成しなくとも、第４図
に示す様に、フィールド酸化膜１２３や分Ｍ酸化膜１２
３′を各埋込領域に達する様に深く形成することにより
誘電体分前が可能である。更に、エピタキシャル層１０
７が厚い場合でも、フィールド酸化を行なう前にシリコ
ン基板１０１のフィールド部分を選択的にエツチングし
、然る後に熱酸化を施した所謂アイソプラナ−構造（埋
め込みフィールド酸化膜構造）とすることにより、フィ
ールド酸化膜等による同様の誘電体分離が可能となる。

このアイソプラナ−構造によれば半導体層表面の平坦化
が図られ、メタル配線の段切れ問題を防止する上で有利
に作用する。また、上記の様な誘電体分離構造の場合に
は、高濃度分離領域１０３ａ　、１０５ａがフィールド
酸化膜下に接して存在する事になる為、反転防止用のチ
ャンネルカット領域１１７．１１８を形成しなくてもＣ
ＭＯ８部分のラッチアップ現象を防止する事ができる。

（■）次に、露出された各素子領域表面を熱酸化するこ
とにより、０ＭＯ８のゲート酸化膜となる熱酸化膜１２
４を形成する。続いて、パーティカルｎｐｎトランジス
タのｐ＋型型性性ベース領域１２５形成し、更に、必要
に応じてｐＭＯ８ＦＥＴおよびｎＭＯ８ＦＥＴの素子領
域に閾値電圧を制御するためのイオン注入１２６．１２
７を行なう（第３図（Ｈ）図示）。

−なお、活性ベース領域１２５の形成は、フィールド酸
化膜１２３および分ｍ酸化膜１２３′をブロッキングマ
スクとし、ボロンをイオン注入して拡散源を導入した後
、１０００℃程度の熱処理を施して拡散することにより
自己整合で形成することができる。このときのイオン注
入条件を、例えばドーズ聞５〜５．５Ｘ１０　／ｃＬ加
速電圧４０ｋｅＶとすれば、活性ベース領域１２５のシ
ート抵抗を１にΩ／口とすることができる。一方、０Ｍ
Ｏ８の閾値電圧を制御するためのイオン注入１２６．１
２７は、ｐＭＯ８ＦＥＴおよびｎＭＯ８ＦＥＴの何れに
ついてもｎ型不純物またはｎ型不純物の一方を用いて行
なう場合もあり、また各ＭＯ８ＦＥＴ部分毎に夫々ｎ型
またはｎ型の不純物を深さ方向にコントロールして使い
分ける場合もある。このイオン注入の打ち分ち方、ある
いはイオン種の選択によって、ディプレッション型（Ｄ
−ｔＶｐｅ）のＭＯ８型トランジスタや埋込みチャンネ
ル型のＭＯ８型トランジスタを形成でき、閾値電圧（Ｖ
ｔｈ）の制御が容易になる。

（ＩＸ）次に、第３図（Ｉ）に示ずように、パーティカ
ルｎｐｎトランジスタの素子領域において活性ベース領
域１２５上を覆う熱酸化膜１２４にエミッタ拡散窓を開
口した後、ＣＶＤ法により不純物が、ドープされていな
い厚さ約２５００〜４０００人形度の多結晶シリコン層
１２８を全面に堆積させる。

続いて、該多結晶シリコン層１２８にｎ型不純物を設定
された濃度でドープすることにより、ｎ１型多結晶シリ
コン層とする。該ｎ＋型化された多結晶シリコン層１２
８は、０ＭＯ８のゲート電極およびパーティカルｎｐｎ
ｉ−ランジスタのエミッタ電極を形成するために用いら
れるものである。

この場合、ｎ＋型化された多結晶シリコン層１２８の不
純物濃度は、０ＭＯ８のゲート領域とパーティカルｎｐ
ｎトランジスタのエミッタ領域とで異ならせた方が良い
。例えば、０ＭＯ８のゲート領域におけるシート抵抗は
３０Ω／口以下、ｎｐｎトランジスタのエミッタ領域に
おけるシート抵抗は１５０Ω／口程度とするのがディバ
イスの製造上および特性上望ましい。これを実現する為
には、多結晶シリコン層１２８にドープされる不純物と
して、ｎｐｎバイポーラトランジスタのエミッタ領域に
対しては砒素を、０ＭＯ８のゲート領域に対しては燐あ
るいは燐および砒素の両者を用いるのが良い。そして、
この様な不純物ドープは、例えば次のようにして行なう
ことができる。

即ち、先ず不純物ドープされていない多結晶シリコン層
１２８上の全面を覆って、膜厚約５０００人のＣＶＤ−
８ｉ　０２１ｍを堆積した後、これをパターンニングす
ることにより、第３図（１）に示したようにＣＭＯ８部
分に開孔部を有するＣＶＤ−８ｔ○２膜パターン１２９
を形成する。続いて、燐を含む炉管内において、９００
〜ｉ　ｏｏ。

℃の高温で多結晶シリコン層１２８に燐を高濃度にドー
プする。このときの燐濃度としては、１×１０　ａｔｏ
ｍ　／ｃｍ３程度が望ましい。次に、残っているＣＶＤ
−８ｉ０２膜パターン１２９を除去し、全面に砒素をイ
オン注入する。続いて、ＣＶＤ法によって多結晶シリコ
ン層１２８の全表面を再度ＳｉＯ２膜あるいはＳｉＯ２
膜とシリコン窒化膜との積層ｌ１ｌ（図示せず）で覆い
、イオン注入された砒素を９００〜９５０℃の温度で熱
拡散することにより、均一に不純物ドープされたｎ　型
の多結晶シリコン層とする。

なお、前記砒素のイオン注入を５〜１０×１０　”／　
ｃＩｌのドーズ量で行なえば、パーティカルｎｐｎトラ
ンジスタのエミッタ電極となる部分での不純物濃度を３
　Ｘ　ｌ　Ｑ　ａｔｏｍ　／ｃｍ３程度に設定すること
ができる。

（Ｘ）次に、砒素の熱拡散時に用いた前記図示しない５
ｉ０２１１！またはＳｉＯ２膜とシリコン窒化膜との積
層膜をパターンニングすることにより、０ＭＯ８のゲー
ト電極予定部上を覆う絶縁膜パターン１３０，１３１、
およびｎｐｎバイポーラトランジスタのエミッタ電極予
定部上を覆う絶縁膜パターン１３２を形成する。続いて
、これら絶縁膜パターン１３０，１３１．１３２をマス
クとする選択エツチングにより、圧型化された多結晶シ
リコン層１２８をパターンニングし、Ｉ）’ＭＯ８ＦＥ
Ｔのゲート電極１３３．ｎＭＯ８ＦＥＴのゲート電極１
３４．ｎｐｎバイポーラトランジスタのエミッタ電極１
３５等の多結晶シリコン配線層を形成する。更に、絶縁
膜パターン１３０，１３２をマスクとしてボロンの選択
的ドープを行ない、ｐＭＯ８ＦＥＴのソース、ドレイン
１３８．１３８′、パーティカルｎｐｎトランジスタの
ｐ　型外部ベース領域１３９、パーティカルｐｎｐトラ
ンジスタのｐ１型エミッタ領域１４０およびｐ生型コレ
クタコンタクト領域１４１を形成する（第３図（Ｊ）図
示）。

なお、ボロンの選択的ドープについては、ｎＭＯ８ＦＥ
Ｔ部分およびｎｐｎトランジスタのコレクタ取出し領域
１１４上をレジスト等でマスクし、またＮ−ウェル１１
１上もエミッタ領域１４０の形成予定部上に開孔部を有
するレジストパターンでマスクしてボロンをイオン注入
（１〜３×１０　”／ｃｍ３　）することにより行なう
。その際、フィールド酸化膜１２３、ゲート電極１３６
、分離酸化膜１２’３　′、エミッタ電極１３５がブロ
ッキングマスクとなり、ボロンはパーティカルｐｎｐト
ランジスタのｐ中型エミッタ領域１４０部分を除いて、
自己整合で所定領域に選択的にドープされる。

（ＸＩ）次に、絶縁膜パターン１３０，１３１゜１３２
を除去し、多結晶シリコン配線層１３３゜１３４．１３
５・・・の表面に熱酸化膜１３６を成長させる。この熱
処理によってエミッタ電極１３５から活性ベース領域１
２５内に砒素がドープされ、ｎ＋型型板ミッタ領域１３
７形成される。続いて、砒素の選択的ドープを行なうこ
とにより、ｎＭ。

５ＦＥＴにおけるｎ＋型のソース、ドレイン領域１４２
．１４２”、パーティカルｎｐｎトランジスタのｎ中型
コレクタコンタクト領域１４３、パーティカルｐｎｐト
ランジスタのｎ＋梨型外ベース領域（ベースコンタクト
領域）１４４を形成する（第３図（Ｋ）図示）。

なお、砒素の選択的ドープについては、ｐＭＯ８ＦＥＴ
部分およびｎｐｎトランジスタの活性ベース領域１２５
上をレジスト等でマスクし、またパーティカルｐｎｐト
ランジスタ部分もｎ＋梨型外ベース領域１４４の形成予
定部上に開孔部を有するレジストパターンでマスクして
、砒素をイオン注入（１〜３Ｘ１０　／ｃｍ３＞するこ
とにより行なう。この場合にも、フィールド酸化膜１２
３、ゲート電極１３６、分離酸化膜１２３−がブロッキ
ングマスクとなり、砒素はパーティカルｐｎｐトランジ
スタの外部ベース領域１４４となる部分を除き、自己整
合で所定の領域に選択的にドープされる。

上記砒素のイオン注入の後、９００〜１０００℃の高温
にてアニールを行なうことにより、所期のｎ＋＋不純物
領域１４２．１４２＝、１４３゜１４４が形成される、（ＸＩＩ）次に、ＣＶＤ法により燐ｆｆｉ加５ｉｏ２（
ＰＳＧ）、ボロン添加Ｓ　ｉ　０２　（ＢＳＧ）等から
なるパッシベーション膜１４５を全面に堆積した後、選
択エツチングにより、０ＭＯ３および相補型パーティカ
ルバイポーラトランジスタのアルミニウム電極を形成す
る部分にコンタクトボールを開孔する（第３図（Ｌ）図
示）。

（ＸＩ［［）最後に、配線金属膜の蒸着およびパターン
ニングを行うことにより金属配線１４６を形成すれば、
第３図（Ｍ）に示すように０ＭＯ８とパーティ・カル型
ｎｐｎバイポーラトランジスタとが共存した半導体装置
が完成する。

上記の様にして製造された第３図（Ｍ）の３ｉ−０ＭＯ
８は、第２図について説明した本発明の特徴的な構造を
具備しており、ラッチアップ現象は次に述べるように略
完全に防止される。

先ずｐＭＯ８ＦＥＴ部分に着目すると、Ｄ＋型のソース
、ドレイン領域１３８．１３８−をエミッタ、ｎ型エピ
タキシャル層およびｎ＋型型埋領領域１０３ａベース、
ｐ型基板１０１をコレクタとする寄生ｐｎｐトランジス
タは、一般的に電流増幅率（ｈｐｎ）の大きいパーティ
カル型のｐｎｐトランジスタを形成するのが通常である
が、この場合にはベースに高濃度のｎ　型埋込領域１０
３−が存在するため、ｈＦｍは十分に１よりも小さい。

むしろ、ｐ＋型のソース、ドレイン領域１３８゜１３８
′をエミッタ、ｎ型エピタキシャル層をベース、Ｐ−ウ
ェル１１０およびｐ中型埋込領域１０５ａをコレクタと
するラテラル型の奇生ｐｎｐトランジス“夕のｈｒ＋ｘ
の方が大きくなり、支配的になる。しかし、このラテラ
ル型の奇生ｐｎｐトランジスタの場合も、ｐ十型拡散１
１１３８．１３８′の拡散長が浅く、しかもチャンネル
カット用の燐のイオン注入層１２１の存在によりベース
の不純物濃度が高められているから、そのｈＦＥは容易
に１以下に押え込むことが出来る。他方、ｎＭＯ８ＦＥ
Ｔ部分に着目してみると、この場合にはソース、ドレイ
ン１４２，１４２−をエミッタ、Ｐ−ウェル１１０をベ
ースとし、ｐＭＯ８ＦＥＴ部分のｎ型エピタキシ゛ヤル
層およびｎ生型埋込領域１０３ａをコレクタとするラテ
ラル型の寄生ｎｐｎトランジスタが存在する。しかし、
この寄生ｎｐｎトランジスタについても上述したのと同
じ理由から、その１１ｙｍを容易に１以下に押え込むこ
とが出来る。従って、ラッチアップ現象が発生する上で
の必要条件、即ち、ＣＭＯ８部分における奇生バイポー
ラトランジスタの電流増幅重積〉１という条件が満たさ
れないことになり、ラッチアップ現象は有効かつ効果的
に防止されることになる。

また、仮にＣＭＯ８部分における奇生バイポーラトラン
ジスタの電流増幅重積が１以上になったとしても、ｎ＋
型型埋領領域１０３ａよびｐ中型埋込領域１０５ａの寄
与により、ＣＭＯ８部分ではＰ−ウェルおよびｎ型エピ
タキシャル層の寄生抵抗が１〜２桁以上低く押え込まれ
ているから、ラッチアップを直接的にトリガーする電位
降下が抑制されてラッチアップの発生が防止される。同
様の理由から、ＣＭＯ８部分においてｎ型エピタキシャ
ル層およびＰ−ウェルの電位取出し端子下に、夫々高濃
度のｎ＋拡散、ｐ＋拡散を形成しておけば、寄生抵抗を
低減してラッチアップを防止する上で有効である。

こうしてラッチアップ現象が略完全に防止される他、上
記のＢ　ｉ−０ＭＯ８はバイポーラトランジスタ部分が
相補型になっており、ｎｐｎおよびｐｎｐの両方のパー
ティカルバイポーラトランジスタが含まれているため、
回路構成上、種々の大きな効果を引き出すことができる
。例えば、電源電圧が低下した際のオペ・アンプ（Ｏｐ
−Ａｍｐ）のオープンループゲインが充分取れる回路構
成や、周波数の伸びが充分取れる回路構成が可能である
。

また、ダイナミックレンジが確保出来る回路構成、電源
電圧が下がっても十分に大電流、大出力、高速の出力段
回路構成とすることができる効果がある。

更に、上記実施例の製造方法に示されるように、ラッチ
アップの防止に著効を秦するＣＭＯ８部分のｎ＋型型埋
領領域１０３ａＩ）＋型、埋込領域１０５ａは、夫々相
補型バイポーラトランジスタ部分のｎ生型埋込領域１０
３；）、１０３ｃ　、分離用のｐ＋型型埋領領域１０５
ｂ同時に形成することが出来、従ってプロセスの共有を
図って効率的に８＋−ｃｖｏｓを製造できるという利点
が得られる。

また、バイポーラトランジスタ部分の電気的分離に必要
なｐ　型分離領＃１１２ａ、１１２ｂ（７）形成に際し
、ｐ生型埋込領域１０５ａ　、１０５ｂが存在しない場
合に比較して単時間の低温プロセスで行なうことが出来
、従ってｎｐｎトランジスタおよびｐｎｐトランジスタ
の部分についても従来の高性能を全く損うことなく、こ
れを０ＭＯ８と共存させたＢ　ｉ　−０ＭＯ８を製造す
ることができる。

実施例２゜既述の様に、実施例１の製造方法ではパーティカルｐｎ
ｐトランジスタのｐ　型エミッタ領域、ｎ＋梨型外ベー
ス領域は自己整合で形成することが出来ず、マスク合わ
せが必要であった。この為、パーティカルｐｎｐトラン
ジスタ部分は不純物領域を自己整合で形成し得る他の素
子部分に比較して、マスク合せ余裕分だけ余計に寸法が
大きくならざるを得ず、Ｂ　ｔ　−ＣＭＯ８全Ｏ８全体
積化番阻害するという問題が含まれている。

この実施例は実施例１の８　＋　−０ＭＯ８において、
パーティカルｐｎｐｔ−ランジスタ部分のｐ＋＋エミッ
タ領域およびｎ＋梨型外ベース領域をも自己整合で形成
し得る構造とその製造方法に係るものである。

第４図はこの実施例になるＢ　ｉ　−０ＭＯ８のパーテ
ィカルＤ　ｎ　ｐｌ−ランジスタ部分を拡大して示す断
面図であり、ＣＭＯ８部分およびパーティカルｎｐｎト
ランジスタ部分の構造は実施例１の場合と同じである。

なお、第３図（Ａ）〜（Ｍ）に示したのと同じ部分につ
いては同一の参照番号を付しである。図示の様に、この
実施例のＢｉ−０ＭＯ８では、パーティカルｐｎｐトラ
ンジスタのｎ　型外部ベース領域１４４にオーミックコ
ンタクトして、不純物ドープされた多結晶シリコン層か
らなるベース電極１３６−が設けられている。

また、ｐ＋＋エミッタ領域１４０は、片側が分離酸化膜
１２３′に接した所謂ウォールドエミッタ構造となって
いる。この様な構造は、次に述べる製造方法の適用によ
り、ｐ中型エミッタ領域１４０およびｎ中型外部ベース
領域１４４を自己整合で形成できるという利点を有して
いる。

即ち、実施例１につき、第３図（Ｉ）で説明した多結晶
シリコン層１２８を堆積する前に、パーティカルｎｐｎ
トランジスタ部分のエミッタ拡散窓と共に、第３図に示
されるパーティカルｐｎｐトランジスタの外部ベース拡
散窓を開孔する。続いて、全面に多結晶シリコン層１２
８を堆積した後、第３図（Ｉ）について説明したのと同
様にして、多結晶シリコン層１２８のＣＭＯ８部分には
燐および砒素を、相補型バイポーラトランジスタ部分に
は砒素をドープする。

次に、第３図（Ｊ）について説明したのと同様にして上
記ｎ型化された多結晶シリコン層１２８をパターンニン
グするが、その際に０ＭＯ８のグ−上電極１３３．１３
４およびパーティカルｎｐｎトランジスタのエミッタ電
極１３５と共に、第３図に示したパーティカルｐｎｐｔ
”ランジスタのベース電極１３５−を形成する。当然な
がら、このベース電極１３５′はエミッタ電極１３５と
同じく砒素ドープによりｎ型化されている。続いて、こ
れら多結晶シリコンパターン１３３，１３４゜１３５．
１３５′・・・の表面に熱酸化膜１３６を成長させる。

このときの熱処理によって、エミッタ電極１３５および
ベース電極１３５′からそれぞれの拡散窓を通して砒素
の熱拡散が生じ、その結果、パーティカルｎｐｎ＋−ラ
ンジスタのｎ＋型エミッタ領域が形成されると同時に、
第４図に示したパーティカルｐｎｐｔ−ランジスタのｎ
　型外部ベース領域１４４が形成される。従って、言う
までもなく、ｐｎｐトランジスタのｎ＋梨型外ベース領
域１４４はｎｐｎｔ−ランジスタのｎ＋型エミッタ領域
１３７と同じく自己整合で形成される。

次に、パーティカルｐｎｐｔ−ランジスタ上をレジスト
等でマスクすることなく、実施例１で説明したのと同じ
条件でボロンのイオン注入を行ない、更に後で熱アニー
ルを施すことにより、０ＭＯ８ＦＥＴのソース、ドレイ
ン１３８．１３８−、パーティカルｎｐｎトランジスタ
の外部ベース領域１３９と共に、パーティカルｐｎｐｔ
−ランジスタのｐ生型エミッタ領域１４０．ｐ生型コレ
クタコンタクト領域１４１を形成する。その際、第３図
から明らかな様に、パーティカルｐｎｐｌ〜ランジスタ
部分ではボロンのイオン注入がフィールド酸化膜１２３
、分離酸化膜１２３−に加えてベース電極１３５−をブ
ロッキングマスクとして行われ、従ってボロンは自己整
合で所定領域にドープされる。その後、実施例１と同様
に行なえば、バーチイカ／Ｌ＜　ｌ）　ｎ　Ｄ　ｔ−ラ
ンジスタ部分が第４図の構造を有し、他の部分は第３図
（Ｍ）と同じ構造を有するＢ　ｉ−０ＭＯ８が得られる
。こうして、この実施例によればパーティカルｐｎｐｈ
ランジスタ部分についても各不純物領域を自己整合で形
成し、ディバイス寸法を縮小することが可能である。

なお、上記の説明はパーティカルｐｎｐｔ−ランジスタ
のベース電極１３５′に、パーティカルｎｐｎトランジ
スタのエミッタ電極１３５と同じ不純物をドープした場
合に関するものである。もし、ベース電極１３５′にド
ープされる不純物を０ＭＯ８のゲート電極１３３，１３
４の場合と同じ不純物で且つ同じ濃度とすると、第４図
において、パーティカルｐｎｐトランジスタの外部ベー
ス領域は１４４で示すような浅いものではなく、１４４
′で示す様に深く形成される。そして、少数キャリアの
ベース領域への蓄積を低減し、ディバイスの高速化を図
る為には、図中１４４′で示す様に深い外部ベース領域
を形成するのが望ましい。

ただし、この場合には深いｎ＋梨型外ベース領域１４４
−がｐ＋型エミッタ領１ｉｉ！１４０に接して形成され
易く、もし両者が接触することになれば、ベースとエミ
ッタ間の耐圧は著しく低下することとなる。従って、こ
の場合には第４図における長さし、即ちベース電極１３
５′が拡散窓から外方に張出してボロンのイオン注入を
ブロックし、エミッタ領域１４０およびベースコンタク
ト領域１４４′間の距離を規制し得る長さを１．最適に
設定する必要がある。

なお、この実施例で説明した構造および方法は、Ｂ　ｉ
−０ＭＯ８にのみ適用可能なものではなく、０ＭＯ８を
含まずに相補型バイポーラ］・ランジスタのみを含む半
導体装置についても同様に適用できるものである。

〔発明の効果〕

以上詳述したように、本発明によれば相補型バイポーラ
トランジスタと０ＭＯ８とを同一の半導体基板に共存さ
せると共に、ＣＭＯ８部分を含むことによるラッチアッ
プ現象の発生を完全に防止できる半導体集積回路装置を
提供でき、またバイポーラトランジスタおよび０ＭＯ８
の何れの素子についても高性能を維持しつつ、プロセス
を共有して効率的に前記半導体集積回路装置を製造でき
る等、顕著な効果が得られるものである。

【図面の簡単な説明】

第１図は従来のＢ　ｉ　−０ＭＯ８を示す断面図、第２
図は本発明によるＢ　ｉ　−０ＭＯ８の構成の−例を概
念的に示す断面図、第３図（Ａ）〜（Ｍ）は本発明の一
実施例になるＢ　ｉ　−０ＭＯ８の製造工程を順を追っ
て示す断面図、第４図は本発明に於ける素子分離の他の
例を示す断面図、第５図は本発明の他の実施例になるＢ
　ｉ　−０ＭＯ８において、そのパーティカルｐｎｐト
ランジスタ部分を拡大して示す断面図である。１０１　・ｌ）型シリコン基板、１０３ａ、１０３ｂ　
、　１０３ｃｍ＝ｎ十型埋込領域、１０５ａ、１０５ｂ
・・・ｐ＋型型埋領領域１０７・・・ｎ型エピタキシャ
ルシリコン層、１０８・・・ｐ中型コレクタ領域、１１
０・・・Ｐ−ウェル、１１１・・・Ｎ−ウェル、１１２
ａ、１１２ｂ−・・第１のｐ＋＋分離領域、１１３・・
・第２のｐ十型分離領域、１１４・・・ｎ生型コレクタ
取出し領域、１２１，１２２・・・チャンネルカット用
イオン注入層、１２３・・・フィールド酸化膜、１２３
′・・・分離酸化膜、１２４・・・熱量化膜（ゲート酸
化膜）、１２５・・・活性ベース領域、１２６゜１２７
・・・チャンネルイオン注入層、１２８・・・多結晶シ
リコン層、１３３．１３４・・・ゲート電極、１３５・
・・エミッタ電極、１３５′・・・べ゛−ス電極、１３
８．１４２・・・ソース領域、１３８′、１４２′・・
・ドレイン領域、１３９，１４４．１４４−・・・外部
ベース領域、１３７．１４０・・・エミッタ領域、１４
１．１４３・・・コレクタコンタクト領域、１４５・・
・パッシベーション膜、１４６・・・金属電極。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板と、該半導体基板上を覆
って設けられた第２導電型半導体層と、該第２導電型半
導体層と前記半導体基板との境界において選択的に設け
られたバイポーラトランジスタ用の二種類の第２導電型
高濃度埋込領域と、これら二種類の第２導電型高濃度埋
込領域の夫々を取り囲んで前記半導体基板と前記第２導
電型半導体層の境界に設けられた第１導電型高濃度埋込
領域と、該第１ｓＮ型高濃度埋込領域に達して前記半導
体層の表面から選択的に設けられた第１の　。電気的分離領域と、該第１の電気的分離領域で囲まれた
二種類の前記第２導電型半導体層の領域のうちの一方に
該領域をコレクタ領域として形成されたパーティカルバ
イポーラトランジスタと、前記第１の電気的分離領域で
囲まれたもう一方の前記第２導電型半導体層の領域内に
おいて該領域と前記第２導電型高濃度埋込領域との境界
に設けられた第１導電型高濃度埋込領域と、該第１導電
型高濃度埋込領域に達して前記第２導電型半導体層の表
面から選択的に゛形成され、前記第２導電型半導体層領
域の一部を取り囲んで設けられた第２の電気的分離領域
と、該第２の電気約分８ｍ領域で囲まれた第２導電型領
域をベースとして形成されたパーティカルバイポーラト
ランジスタと、前記第１の電気的分離領域の外側におい
て前記第２導電型半導体層と前記第１導電型半導体基板
との境界に選択的に設けられた第１導電型高濃度埋込領
域および第２導電型高濃度埋込領域と、このうちの第１
導電型高濃度埋込領域に達して前記第２導電型半導、体
層の表面から選択的に設けられた第１導電型ウエル領域
と、該第１ｓ電型ウエル領域に形成された第２導電型チ
ャンネルＭＯ８型トランジスタおよび前記第１導電型高
濃度分離領域の外側に設けられた第２導電型高濃度埋込
領域上の第２導電型半導体層に形成された第１導電型チ
ャンネルＭＯ８型トランジスタで構成される相補型ＭＯ
Ｓトランジスタとを具備したことを特徴とする半導体集
積回路装置。
（２）前記第１の電気的分離領域および前記第２の電気
的分離領域が、第１導電型の高濃度不純物領域から成る
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。
（３）前記第１の電気的分離領域および前記第２の電気
的分離領域が、誘電体層から成ることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
（４）前記第１の電気的分離領域および前記第２の電気
的分離領域の一方が第１導電型の高１度不純物領域から
成り、他方が誘電体層から成ることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。
（５）前記第１の電気的分離領域で囲まれたもう一方の
前記第２導電型半導体層の領域内において、前記第２の
電気的分離領域で囲まれた第２導電型領域を第２導電型
ウエル領域としたことを特徴とする特許請求の範囲第１
項、第２項、第３項、または第４項記載の半導体集積回
路、装置。
（６）前記第１導電型ウエル領域下に設けられた第１導
電型の高濃度埋込領域の一部が、前記第１の電気的分離
領域下に設けられた第２導電型の高濃度埋込領域−の一
部を兼ねていることを特徴とする特許請求の範囲第１項
、第２項、第３項、第４項または第５項記載の半導体集
積回路装置。
（７）第１導電型を有する半導体基板の表層に第２導電
型不純物を選択的にドープすることにより、バイポーラ
トランジスタ用の二種類の第２導電型高濃度埋込領域お
よびＭＯＳトランジスタ用の第２導電型高濃度埋込領域
を形成する工程と、前記第１導電型半導体基板の表層に
前記第２導電型不純物よりも拡散係数の大きい第１導電
型不純物を選択的にドープすることにより、前記バイポ
ーラトランジスタ用の二種類の第２導電型高濃度埋込領
域の夫々を取り囲む第１導電型高濃度埋込領域およびそ
の外側にＭＯ８型トランジスタ用の第１導電型高濃度埋
込領域を形成すると共に、前記バイポーラトランジスタ
用の二種類の第２導電型高濃度埋込領域の一方には重ね
て前記第１導電型不純物をドープする工程と、これら種
々の高濃度埋込領域を形成した前記第１導電型半導体基
板上に第２導電型半導体層をエピタキシャル成長させる
工程と、該第２導電型半導体層の表面から選択的に第１
導電型不純物を拡散することにより、前記ＭＯ８型トラ
ンジスタ用の第１導電型高濃度埋込領域に達する第１導
電型ウエル領域を形成す〜る工程と、前記第２導電型半
導体層の表面から選択的に第１導電型不純物を高濃度拡
散するか、あるいは前記第２導電型半導体層を選択的に
絶縁物化することにより、前記バイポーラトランジスタ
用の二種類の第２導電型高濃度埋込領域の夫々を取り囲
んで形成された第１導電型高濃度埋込領域に達する第１
の電気的分離領域を形成すると共に、前記エピタキシャ
ル成長工程等の熱処理により前記バイポーラトランジス
タ用の第２導電型高濃度埋込領域の一方に重ねてドープ
された第１導電型不純物がエピタキシャル層中にオート
ドープして形成された第１導電型高濃度埋込領域に達し
、かつ前記第２導電型半導体層の領域を取囲む第２の電
気的分離領域を形成する工程と、前記第１の電気的分離
領域に囲まれた第２導電型領域のうちの前記第１導電型
高濃度埋込領域が形成されなかった方には該領域をコレ
クタ領域とするパーティカルバイポーラトランジスタを
、また前記第１導電型高濃度埋込領域が形成された方に
はこの高濃度埋込領域をコレクタ領域とするパーティカ
ルバイポーラトランジスタを形成すると共に、前記ＭＯ
８型トランジスタ用第２導電型高濃度埋込領域上の第２
導電型半導体層および前記第１導電型ウエル領域には夫
々相補型ＭＯＳトランジスタを構成する第１導電型チヤ
ジネルＭＯ８型トランジスタまたは第２導電型チャンネ
ルＭＯ８型トランジスタを形成する工程とを具備したこ
とを特徴とする半導体集積回路装置の製造方法。
（８）前記第２の電気的分離領域で取囲まれる第２導電
型半導体層領域部分に、その下の前記第１導電型高濃度
埋込領域に達する第２導電型ウエル領域を形成する工程
を具備したことを特徴とする特許請求の範囲第７項記載
の半導体集積回路装置の製造方法。