JPS6072255A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPS6072255A JPS6072255A JP58179558A JP17955883A JPS6072255A JP S6072255 A JPS6072255 A JP S6072255A JP 58179558 A JP58179558 A JP 58179558A JP 17955883 A JP17955883 A JP 17955883A JP S6072255 A JPS6072255 A JP S6072255A
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- H01L21/8249—Bipolar and MOS technology
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
本発明は半導体集積回路装置、特に相補型のパーティカ
ルバイポーラトランジスタと相補型MOSトランジスタ
の両者を同一の半導体基板に共存させた半導体集積回路
装置およびその製造方法に関する。
ルバイポーラトランジスタと相補型MOSトランジスタ
の両者を同一の半導体基板に共存させた半導体集積回路
装置およびその製造方法に関する。
[発明の技術的背景およびその問題点]バイポーラ型1
〜ランジスタと相補型MOSトランジスタ(以下、0M
O8と言う)とを同一の半導体基板上に共存させた半導
体集積回路装置は、一般にB t−0MO8と称されて
おり、同一チップ内でのアナログ機能とデジタル放能の
共存という要求に応えるものとして登場した比較的新し
い半導体集積回路装置(IC)である。アナログ機能と
デジタル機能とを共存させたIC自体は12L (I
ntgrated I njecNon 、L oai
c)あるいは0MO8でも構成されているが、B i
−0MO3の場合、アナログ処理はアナログ機能に優れ
たバイポーラ素子に、またデジタル処理はデジタル機能
に優れた0MO3に夫々分担させることによってバイポ
ーラ素子および0MO8素子の双方の長所を兼備えるこ
とができるため、アナログ・デジタル機能ICの応用分
野を拡大し得るものとして期待されている。
〜ランジスタと相補型MOSトランジスタ(以下、0M
O8と言う)とを同一の半導体基板上に共存させた半導
体集積回路装置は、一般にB t−0MO8と称されて
おり、同一チップ内でのアナログ機能とデジタル放能の
共存という要求に応えるものとして登場した比較的新し
い半導体集積回路装置(IC)である。アナログ機能と
デジタル機能とを共存させたIC自体は12L (I
ntgrated I njecNon 、L oai
c)あるいは0MO8でも構成されているが、B i
−0MO3の場合、アナログ処理はアナログ機能に優れ
たバイポーラ素子に、またデジタル処理はデジタル機能
に優れた0MO3に夫々分担させることによってバイポ
ーラ素子および0MO8素子の双方の長所を兼備えるこ
とができるため、アナログ・デジタル機能ICの応用分
野を拡大し得るものとして期待されている。
ところで、CMO8部分を含む上記B i −0MO8
には、当然ながらラッチアップ現象という0MO3に特
有の問題が内包されている。そして、B + −0MO
3におけるラッチアップ現象を防止するためには、B
i −0MO8に固有の構造的要素をも考慮しなければ
ならない。この点に関し、電流駆動能力の大きいバイポ
ーラ型1〜ランジスタを0MO8と共存させると共に、
前記ラッチアップ現象の防止にも有効な構造として第1
図に示ずB i−0MO8が提案されている(IBMT
echnical Disclosure Bulle
tin : vol。
には、当然ながらラッチアップ現象という0MO3に特
有の問題が内包されている。そして、B + −0MO
3におけるラッチアップ現象を防止するためには、B
i −0MO8に固有の構造的要素をも考慮しなければ
ならない。この点に関し、電流駆動能力の大きいバイポ
ーラ型1〜ランジスタを0MO8と共存させると共に、
前記ラッチアップ現象の防止にも有効な構造として第1
図に示ずB i−0MO8が提案されている(IBMT
echnical Disclosure Bulle
tin : vol。
16、 no、181974 、 pp、2719〜2
720)。
720)。
第1図において、1はp型シリコン基板である。
該シリコン基板1上には、p型エピタキシャルシリコン
層2が形成されている。そして、前記基板1とエピタキ
シャル層2の間には、両者に亘る2種類の高濃度n十型
埋込層3a、3bが形成されている。また、前記エピタ
キシャル層2の表面からは夫々のn中型埋込層3a 、
3bに達するn型ウェル領域(以下、N−ウェルと言う
)4a、4bが形成されている。N−ウェル4bはバイ
ポーラ型トランジスタ用の素子領域で、図示のようにパ
ーティカルタイプのnpnトランジスタユが形成されて
いる。このnpnトランジスタ1更は、その周囲を取り
囲むp型領域とのpn接合により他の素子から電気的に
分離されている。もう一方のN−ウェル4aとこれに隣
接するp型エピタキシャル領域2は0MO8用の素子領
域であり、N−ウェル4aにはnチャンネルMO8型ト
ランジス’り(nMO8FET) LLが、またp型エ
ピタキシャル領域にはnチャンネルMO8型トランジス
タ(nMO8FET)10が夫々形成されている。なお
、5はシリコン酸化膜である。
層2が形成されている。そして、前記基板1とエピタキ
シャル層2の間には、両者に亘る2種類の高濃度n十型
埋込層3a、3bが形成されている。また、前記エピタ
キシャル層2の表面からは夫々のn中型埋込層3a 、
3bに達するn型ウェル領域(以下、N−ウェルと言う
)4a、4bが形成されている。N−ウェル4bはバイ
ポーラ型トランジスタ用の素子領域で、図示のようにパ
ーティカルタイプのnpnトランジスタユが形成されて
いる。このnpnトランジスタ1更は、その周囲を取り
囲むp型領域とのpn接合により他の素子から電気的に
分離されている。もう一方のN−ウェル4aとこれに隣
接するp型エピタキシャル領域2は0MO8用の素子領
域であり、N−ウェル4aにはnチャンネルMO8型ト
ランジス’り(nMO8FET) LLが、またp型エ
ピタキシャル領域にはnチャンネルMO8型トランジス
タ(nMO8FET)10が夫々形成されている。なお
、5はシリコン酸化膜である。
上記第1図のS t −0MO8構造、r ハ、N−ウ
ェル4aの下に高濃度のn中型埋込層3aが設けられて
いるため、ラッチアップ現象を引き起こす寄生バイポー
ラトランジスタのうち、pMO8FETLLの部分にお
ける縦方向の奇生pnpt−ランジスタはhywが小さ
くなって動作しにくくなるから、ラッチアップ現象の防
止に有効である。しかし、CMO8部分で横方向に存在
する寄生pnpトランジスタおよび寄生npnl−ラン
ジスタの動作は防止されない。しかも、二つのN−ウェ
ル4aおよび4bと両ウェル間のp型領域とで構成され
る横方向の寄生npnトランジスタは、n+型埋込層3
a、3bを設けた事によって、むしろ動作し易くなって
しまっている。
ェル4aの下に高濃度のn中型埋込層3aが設けられて
いるため、ラッチアップ現象を引き起こす寄生バイポー
ラトランジスタのうち、pMO8FETLLの部分にお
ける縦方向の奇生pnpt−ランジスタはhywが小さ
くなって動作しにくくなるから、ラッチアップ現象の防
止に有効である。しかし、CMO8部分で横方向に存在
する寄生pnpトランジスタおよび寄生npnl−ラン
ジスタの動作は防止されない。しかも、二つのN−ウェ
ル4aおよび4bと両ウェル間のp型領域とで構成され
る横方向の寄生npnトランジスタは、n+型埋込層3
a、3bを設けた事によって、むしろ動作し易くなって
しまっている。
上述のように、第1図の構造もラッチアップ現象を完全
に防止しうるちのではなかった。
に防止しうるちのではなかった。
また、上記の様に0MO8におけるラッチアップ現象の
防止を一応考慮すると共にこれをバイポーラトランジス
タと共存させたB i −0MO3は知られているが、
バイポーラトランジスタとじて相補型のパーティカルバ
イポーラトランジスタを共存させたB i−0MO8は
未だ知られていない。
防止を一応考慮すると共にこれをバイポーラトランジス
タと共存させたB i −0MO3は知られているが、
バイポーラトランジスタとじて相補型のパーティカルバ
イポーラトランジスタを共存させたB i−0MO8は
未だ知られていない。
そして、相補型バイポーラトランジスタ無しで回路構成
されたB i−0MO8には、一般的に次のような欠点
が存在する。
されたB i−0MO8には、一般的に次のような欠点
が存在する。
即ち、電源電圧を下げたときのop−Ampのオープン
ゲインが低下し、周波数特性も伸ばし難い。また、電源
電圧が下がったときにはダイナミックレンジが取り難い
という欠点がある。更に、大電流、大出力、あるいは高
速の出力段が構成し難いという欠点を有している。
ゲインが低下し、周波数特性も伸ばし難い。また、電源
電圧が下がったときにはダイナミックレンジが取り難い
という欠点がある。更に、大電流、大出力、あるいは高
速の出力段が構成し難いという欠点を有している。
この様なことから、相補型のパーティカルバイポーラト
ランジスタと0MO8とを共存させたBi−0MO8が
強く要望されていた。
ランジスタと0MO8とを共存させたBi−0MO8が
強く要望されていた。
本発明は上記事情に鑑みてなされたもので、相補型のパ
ーティカルバイポーラ1−ランジスタと0MO3とを同
一の半導体基板に共存させるとともに、CMO8部分を
含むことによるラッチアップ現象の発生を完全に防止で
きる半導体集積回路装置とその製造方法を提供するもの
である。
ーティカルバイポーラ1−ランジスタと0MO3とを同
一の半導体基板に共存させるとともに、CMO8部分を
含むことによるラッチアップ現象の発生を完全に防止で
きる半導体集積回路装置とその製造方法を提供するもの
である。
〔発明の概要〕
本発明による半導体集積回路装置は、第1導電型の半導
体基板と、該半導体基板上を覆って設けられた第2導電
型半導体層と、該第2導電型半導体層と前記半導体基板
との境界において選択的に設けられたバイポーラトラン
ジスタ用の二種類の第2導電型高1度埋込領域と、これ
ら二種類の第2導電型高濃度埋込領域の夫々を取り囲ん
で前記半導体基板と前記第2導電型半導体層の境界に設
けられた第1導電型高濃度埋込領域と、該第1導電型高
濃度埋込領域に達して前記半導体層の表面から選択的に
設けられた第1の電気的分離領域と、該第1安電気的分
離領域で囲まれた二種類の前記第2導電型半導体層の領
域のうちの一方に該領域をコレクタ領域として形成され
たパーティカルバイポーラトランジスタと、前記第1の
電気的分離領域で囲まれたもう一方の前記第2導電型半
導体層の領域内において該領域と前記第2導電型高濃度
埋込領域との境界に設けられた第1導電型高濶度埋込領
域と、該第1導電型高瀬度埋込領域に達して前記第2導
電型半導体層の表面から選択的に形成され、前記第2導
電型半導体層領域の一部を取り囲んで設けられた第2の
電気的分離領域と、該第2の電気的分離領域で囲まれた
第2導電型領域をベースとして形成されたパーティカル
バイポーラトランジスタと、前記第1の電気的分離領域
の外側において前記第2導電型半導体層と前記第1導電
型半導体基板との境界に選択的に設けられた第1導電型
高濃度埋込領域および第2導電型高濃度埋込領域と、こ
のうちの第1導電型高濃度埋込領域に達して前記第2導
電型半導体層の表面から選択的に設けられた第111電
型ウエル領域と、該第1導電型ウエル領域に形成された
第2導電型チャンネルMO8型トランジスタおよび前記
第1導電型高濃度分離領域の外側に設けられた第2導電
型高濃度埋込領域上の第2導電型1半導体層に形成され
た第1導電型チャンネルMO8型トランジスタで構成さ
れる相補型MOSトランジスタとを具備したことを特徴
とするものである。
体基板と、該半導体基板上を覆って設けられた第2導電
型半導体層と、該第2導電型半導体層と前記半導体基板
との境界において選択的に設けられたバイポーラトラン
ジスタ用の二種類の第2導電型高1度埋込領域と、これ
ら二種類の第2導電型高濃度埋込領域の夫々を取り囲ん
で前記半導体基板と前記第2導電型半導体層の境界に設
けられた第1導電型高濃度埋込領域と、該第1導電型高
濃度埋込領域に達して前記半導体層の表面から選択的に
設けられた第1の電気的分離領域と、該第1安電気的分
離領域で囲まれた二種類の前記第2導電型半導体層の領
域のうちの一方に該領域をコレクタ領域として形成され
たパーティカルバイポーラトランジスタと、前記第1の
電気的分離領域で囲まれたもう一方の前記第2導電型半
導体層の領域内において該領域と前記第2導電型高濃度
埋込領域との境界に設けられた第1導電型高濶度埋込領
域と、該第1導電型高瀬度埋込領域に達して前記第2導
電型半導体層の表面から選択的に形成され、前記第2導
電型半導体層領域の一部を取り囲んで設けられた第2の
電気的分離領域と、該第2の電気的分離領域で囲まれた
第2導電型領域をベースとして形成されたパーティカル
バイポーラトランジスタと、前記第1の電気的分離領域
の外側において前記第2導電型半導体層と前記第1導電
型半導体基板との境界に選択的に設けられた第1導電型
高濃度埋込領域および第2導電型高濃度埋込領域と、こ
のうちの第1導電型高濃度埋込領域に達して前記第2導
電型半導体層の表面から選択的に設けられた第111電
型ウエル領域と、該第1導電型ウエル領域に形成された
第2導電型チャンネルMO8型トランジスタおよび前記
第1導電型高濃度分離領域の外側に設けられた第2導電
型高濃度埋込領域上の第2導電型1半導体層に形成され
た第1導電型チャンネルMO8型トランジスタで構成さ
れる相補型MOSトランジスタとを具備したことを特徴
とするものである。
上記本発明の半導体集積回路装置噂よ、例えばp型基盤
を用いた場合、第2図に示すような概念的な構造によっ
て表わされる。同図において、1はp型基板、2′はn
型層である。両者の境界にはバイポーラトランジスタ用
の二種類のn+型型埋領領域3b、3Gと、別のn+型
型埋領領域3a設けられている。更に、バイポーラトラ
ンジスタ用のn中型埋込領域3b、3Cの外側を取り囲
むp1型埋込領域6bと、その外側に別のp中型埋込領
域6aが設けられている。n型層2′の表面からはp上
型埋込領域6bに達する第1のp上型分離領域7が設け
られており、該第1の分離領域7に囲まれたn型層のう
ち、n中型埋込領域3b上のn型層にはパーティカルn
pnトランジスタ30が形成されている。また、p++
分離領域7で囲まれたもう一つのn型層にはn生型埋込
領域3との境界にp生型埋込領域8が設けられてd3す
、該p+型型埋領領域に達する第2のp中型分離領域9
がn型層の表面から選択的に設けられている。
を用いた場合、第2図に示すような概念的な構造によっ
て表わされる。同図において、1はp型基板、2′はn
型層である。両者の境界にはバイポーラトランジスタ用
の二種類のn+型型埋領領域3b、3Gと、別のn+型
型埋領領域3a設けられている。更に、バイポーラトラ
ンジスタ用のn中型埋込領域3b、3Cの外側を取り囲
むp1型埋込領域6bと、その外側に別のp中型埋込領
域6aが設けられている。n型層2′の表面からはp上
型埋込領域6bに達する第1のp上型分離領域7が設け
られており、該第1の分離領域7に囲まれたn型層のう
ち、n中型埋込領域3b上のn型層にはパーティカルn
pnトランジスタ30が形成されている。また、p++
分離領域7で囲まれたもう一つのn型層にはn生型埋込
領域3との境界にp生型埋込領域8が設けられてd3す
、該p+型型埋領領域に達する第2のp中型分離領域9
がn型層の表面から選択的に設けられている。
この第2のp++分離領域9は、第1のp十型分離領域
7から内側に離間すると共にn型層の一部を取囲んで設
けられている。そして、前記p生型埋込領域8をコレク
タ領域とするパーティカルpnpトランジスタ40が形
成されている。他方、別のp生型埋込領域6aに達する
P−ウェル4′がn型層2−の表面から形成されており
、該P−ウェル4′にはnMO8FET10が形成され
ている。また、別のn生型埋込領域3a上のn型層には
pMO8FET20が形成されている。
7から内側に離間すると共にn型層の一部を取囲んで設
けられている。そして、前記p生型埋込領域8をコレク
タ領域とするパーティカルpnpトランジスタ40が形
成されている。他方、別のp生型埋込領域6aに達する
P−ウェル4′がn型層2−の表面から形成されており
、該P−ウェル4′にはnMO8FET10が形成され
ている。また、別のn生型埋込領域3a上のn型層には
pMO8FET20が形成されている。
ところで、上記第1および第2のp生型分離領域7,9
は夫々の両側の半導体層を電気的に分離する為のもので
、この意味から第1および第2のp十型分離領域は、例
えば酸化物等から成る誘電体層に置き変えても良い。そ
の−例として、素子分離に用いられているアイソプラナ
−構造を採用しても良い。
は夫々の両側の半導体層を電気的に分離する為のもので
、この意味から第1および第2のp十型分離領域は、例
えば酸化物等から成る誘電体層に置き変えても良い。そ
の−例として、素子分離に用いられているアイソプラナ
−構造を採用しても良い。
第2図の構造と第1図の構造とを比較すれば明らかなよ
うに、本発明のB l−0MO3では、CMO8部分に
おいて両方のMO8FET10.2−Ω−に夫々高濃度
埋込領域5a 、3aが設けられている。また、npn
およびpnpnルバーティカルバイポーラトランジスタ
1、 iiを周囲から電気的に分離するためにp中型の
高濃度領域6b、7が設けられているから、三つのn生
型埋込領域3a、3b、3c間には必ずp中型埋込領域
6bが介在されることになる。後述のように、この特徴
によって本発明によるB i −0MO8はラッチアッ
プ現象を略完全に防止することができる。更に、上記第
2図のBt−cvosでは、第1図(7)Bi−0MO
8には存在しないpnpnルバーティカルバイポーラト
ランジスタ4他の素子上広、江。
うに、本発明のB l−0MO3では、CMO8部分に
おいて両方のMO8FET10.2−Ω−に夫々高濃度
埋込領域5a 、3aが設けられている。また、npn
およびpnpnルバーティカルバイポーラトランジスタ
1、 iiを周囲から電気的に分離するためにp中型の
高濃度領域6b、7が設けられているから、三つのn生
型埋込領域3a、3b、3c間には必ずp中型埋込領域
6bが介在されることになる。後述のように、この特徴
によって本発明によるB i −0MO8はラッチアッ
プ現象を略完全に防止することができる。更に、上記第
2図のBt−cvosでは、第1図(7)Bi−0MO
8には存在しないpnpnルバーティカルバイポーラト
ランジスタ4他の素子上広、江。
旦と整合性良く共存されており、この結果、相補型バイ
ポーラトランジスタを0MO8と共存させたB−、i
−0MO3の出現に対する要求に応え得ることとなった
。
ポーラトランジスタを0MO8と共存させたB−、i
−0MO3の出現に対する要求に応え得ることとなった
。
なお、後述の実施例のように、第2図においてnMO8
FET1−Ω二とpMO8FET2四との位置を入替え
、p中型埋込領域6bの一部をnMO8FETI 0部
分のp生型埋込領域6aで兼用する様にしてもよい。ま
た、この場合には、第1のp型分離領域7の一部をP−
ウェル4−内に形成し、P−ウェル4′の電位を取出す
手段を兼ねるようにしてもよい。また、第2のp中型分
離領域9で囲まれたn型領域はpnpパーティ力ルバイ
ボーラトランジ3夕11のベース領域となるから、その
不純物濃度を制御する為に、この領域をN−ウェルとす
るのが望ましい。
FET1−Ω二とpMO8FET2四との位置を入替え
、p中型埋込領域6bの一部をnMO8FETI 0部
分のp生型埋込領域6aで兼用する様にしてもよい。ま
た、この場合には、第1のp型分離領域7の一部をP−
ウェル4−内に形成し、P−ウェル4′の電位を取出す
手段を兼ねるようにしてもよい。また、第2のp中型分
離領域9で囲まれたn型領域はpnpパーティ力ルバイ
ボーラトランジ3夕11のベース領域となるから、その
不純物濃度を制御する為に、この領域をN−ウェルとす
るのが望ましい。
次に、本発明による半導体集積回路装置の製造方法は、
第1導電型を有する半導体基板の表層に第2導電型不純
物を選択的にドープすることにより、バイポーラ1〜ラ
ンジスタ用の二種類の第2導電型高濃度埋込領域および
MOSトランジスタ用の第2導電型高濃度埋込領域を形
成する工程と、前記第1導電型半導体基板の表層に前記
第2導電型不純物よりも拡散係数の大きい第1導電型不
純物を選択的にドープすることにより、前記バイポーラ
トランジスタ用の二種類の第2導電型高濃度埋込領域の
夫々を取り囲む第1導電型高濃度埋込領域およびその外
側にMO8型トランジスタ用の第1導電型高m度埋込領
域を形成すると共に、前記バイポーラトランジスタ用の
二種類の第2導電型高濃度埋込領域の一方には重ねて前
記第1導電型不純物をドープする工程と、これら種々の
高濃度埋込領域を形成した前記第1導電型半導体基板上
に第2導電型半導体層をエピタキシャル成長させる工程
と、該第2導電型半導体層の表面から選択的に第1導電
型不純物を拡散することにより、前記MO8型トランジ
スタ用の第1導電型高濃度埋込領域に達する第1導電型
ウエル領域を形成する工程と、前記第2導電型半導体層
の表面から選択的に第1導電型不純物を高濃度拡散する
か、あるいは前記第2導電型半導体層を選択的に絶縁物
化することにより、前記バイポーラトランジスタ用の二
゛種類の第2導電型高濃度埋込領域の夫々を取り囲んで
形成された第1導電型高濃度埋込領域に達する第1の電
気的分離領域を形成すると共に、前記エピタキシャル成
長工程等の熱処理により前記バイポーラトランジスタ用
の第2導電型高濃度埋込領域の一方に重ねてドープされ
た第1導電型不純物がエピタキシャル層中にオートドー
プして形成された第1導電型高濃度埋込領域に達し、か
つ前記第2導電型半導体層の領域を取囲む第2の電気的
分離領域を形成する工程と、前記第1の電気的分離領域
に囲まれた第2導電型領域のうちの前記第1導電型高濃
度埋込領域が形成されなかった方には該領域をコレクタ
領域とするパーティカルバイポーラトランジスタを、ま
た前記第1導電型高濃度埋込領域が形成された方にはこ
の高濃度埋込領域をコレクタ領域とするパーティカルバ
イポーラトランジスタを形成すると共に、前記MO8型
トランジスタ用第2導電型高濃度埋込領域上の第2導電
型半導体層および前記第1導電型ウエル領域には夫々相
補型MOSトランジスタを構成する第1導電型チヤンネ
ルMO8型1−ランジスタまたは第2s電型チヤンネル
MO8型トランジスタを形成する工程とを具備したこと
を特徴とするものである。
第1導電型を有する半導体基板の表層に第2導電型不純
物を選択的にドープすることにより、バイポーラ1〜ラ
ンジスタ用の二種類の第2導電型高濃度埋込領域および
MOSトランジスタ用の第2導電型高濃度埋込領域を形
成する工程と、前記第1導電型半導体基板の表層に前記
第2導電型不純物よりも拡散係数の大きい第1導電型不
純物を選択的にドープすることにより、前記バイポーラ
トランジスタ用の二種類の第2導電型高濃度埋込領域の
夫々を取り囲む第1導電型高濃度埋込領域およびその外
側にMO8型トランジスタ用の第1導電型高m度埋込領
域を形成すると共に、前記バイポーラトランジスタ用の
二種類の第2導電型高濃度埋込領域の一方には重ねて前
記第1導電型不純物をドープする工程と、これら種々の
高濃度埋込領域を形成した前記第1導電型半導体基板上
に第2導電型半導体層をエピタキシャル成長させる工程
と、該第2導電型半導体層の表面から選択的に第1導電
型不純物を拡散することにより、前記MO8型トランジ
スタ用の第1導電型高濃度埋込領域に達する第1導電型
ウエル領域を形成する工程と、前記第2導電型半導体層
の表面から選択的に第1導電型不純物を高濃度拡散する
か、あるいは前記第2導電型半導体層を選択的に絶縁物
化することにより、前記バイポーラトランジスタ用の二
゛種類の第2導電型高濃度埋込領域の夫々を取り囲んで
形成された第1導電型高濃度埋込領域に達する第1の電
気的分離領域を形成すると共に、前記エピタキシャル成
長工程等の熱処理により前記バイポーラトランジスタ用
の第2導電型高濃度埋込領域の一方に重ねてドープされ
た第1導電型不純物がエピタキシャル層中にオートドー
プして形成された第1導電型高濃度埋込領域に達し、か
つ前記第2導電型半導体層の領域を取囲む第2の電気的
分離領域を形成する工程と、前記第1の電気的分離領域
に囲まれた第2導電型領域のうちの前記第1導電型高濃
度埋込領域が形成されなかった方には該領域をコレクタ
領域とするパーティカルバイポーラトランジスタを、ま
た前記第1導電型高濃度埋込領域が形成された方にはこ
の高濃度埋込領域をコレクタ領域とするパーティカルバ
イポーラトランジスタを形成すると共に、前記MO8型
トランジスタ用第2導電型高濃度埋込領域上の第2導電
型半導体層および前記第1導電型ウエル領域には夫々相
補型MOSトランジスタを構成する第1導電型チヤンネ
ルMO8型1−ランジスタまたは第2s電型チヤンネル
MO8型トランジスタを形成する工程とを具備したこと
を特徴とするものである。
例えばp型基板を用いて上記本発明の製造方法を実施す
ることにより、第2図の構造を得ることができる。この
場合、第1および第2のp中型分離領域7,9あるいは
P−ウェル4−を形成するに際し、て既にp十型埋込領
域5a、5bが形成されているから、該埋込領域6a
、6bが無い場合に較べれば、分離領域7およびP−ウ
ェル4′を形成するための不純物拡散工程を低温かつ短
時間で行なうことができる。従って、各素子領域下の高
濃度埋込領域3a、3b、3c、6aからn型層2′へ
の不純物の外方拡散を低く抑えることができ、各トラン
ジスタ1更、20.30.40の素子領域における不純
物濃度を安定に制御することができる。この結果、高性
能の相補型パーティカルバイポーラトランジスタと特性
の安定な0MO8とを共存させたB i −0MO8を
得ることができゑ。
ることにより、第2図の構造を得ることができる。この
場合、第1および第2のp中型分離領域7,9あるいは
P−ウェル4−を形成するに際し、て既にp十型埋込領
域5a、5bが形成されているから、該埋込領域6a
、6bが無い場合に較べれば、分離領域7およびP−ウ
ェル4′を形成するための不純物拡散工程を低温かつ短
時間で行なうことができる。従って、各素子領域下の高
濃度埋込領域3a、3b、3c、6aからn型層2′へ
の不純物の外方拡散を低く抑えることができ、各トラン
ジスタ1更、20.30.40の素子領域における不純
物濃度を安定に制御することができる。この結果、高性
能の相補型パーティカルバイポーラトランジスタと特性
の安定な0MO8とを共存させたB i −0MO8を
得ることができゑ。
以下、第3図<A)〜(M)、第4図を参照して本発明
の詳細な説明する。
の詳細な説明する。
実施例1゜
(I)まず、10 〜10 atom /cm3の不純
物濃度を有する低濃度p型シリコン基板101の表面に
、拡散マスク用絶縁膜として例えば熱酸化膜を形成した
後、該熱酸化膜をパターンニングすることにより、n+
型型埋領領域予定部上開孔部を有する熱酸化膜パターン
102を形成する。
物濃度を有する低濃度p型シリコン基板101の表面に
、拡散マスク用絶縁膜として例えば熱酸化膜を形成した
後、該熱酸化膜をパターンニングすることにより、n+
型型埋領領域予定部上開孔部を有する熱酸化膜パターン
102を形成する。
次いで、この熱酸化膜パターン102をマスクとしてs
bあるいはAS等のn型不純物を選択的に熱拡散し、M
O8型トランジスタ用のn+型型埋領領域103a、バ
イポーラ1〜ランジスタ用の二種類のn+型型埋領領域
103b 、103cを形成する。通常、この熱拡散工
程は酸化性雰囲気下で行われるため、n生型埋込領域1
03a、103b、1030の表面はこの工程中に成長
した熱酸化膜104で覆われる(第3図(A)図示)。
bあるいはAS等のn型不純物を選択的に熱拡散し、M
O8型トランジスタ用のn+型型埋領領域103a、バ
イポーラ1〜ランジスタ用の二種類のn+型型埋領領域
103b 、103cを形成する。通常、この熱拡散工
程は酸化性雰囲気下で行われるため、n生型埋込領域1
03a、103b、1030の表面はこの工程中に成長
した熱酸化膜104で覆われる(第3図(A)図示)。
(n)次に、熱酸化膜パターン102に再度パターンニ
ングを施してp 型埋込領域予定部上に開孔部を有する
熱酸化膜パターン102′とすると共に、n+型型埋領
領域1030上覆う熱酸化11104のみを選択的に除
去する。続いて、二つの熱酸化膜104,102′をマ
スクとしてボロン笛のn型不+INjlを選択的に拡散
することにより、バイポーラトランジスタ用のn+型型
埋領領域103b1030の外側を取囲むp+型型埋領
領域105aMO8型トランジスタ用のp中型埋込領域
105bを形成すると共に、n中型不純物領域103C
には重ねてn型不純物をドープする(第3図(A)図示
)。
ングを施してp 型埋込領域予定部上に開孔部を有する
熱酸化膜パターン102′とすると共に、n+型型埋領
領域1030上覆う熱酸化11104のみを選択的に除
去する。続いて、二つの熱酸化膜104,102′をマ
スクとしてボロン笛のn型不+INjlを選択的に拡散
することにより、バイポーラトランジスタ用のn+型型
埋領領域103b1030の外側を取囲むp+型型埋領
領域105aMO8型トランジスタ用のp中型埋込領域
105bを形成すると共に、n中型不純物領域103C
には重ねてn型不純物をドープする(第3図(A)図示
)。
なお、図示の様にn+型型埋領領域103Cp1型埋込
領域105bのみによって完全に取囲まれており、n中
型埋込領IJX103bはp+型型埋領領域105a1
05bの両者によって完全に取囲まれるようにする。
領域105bのみによって完全に取囲まれており、n中
型埋込領IJX103bはp+型型埋領領域105a1
05bの両者によって完全に取囲まれるようにする。
またn型不純物拡散の方法としては、図示のように、例
えばボロンを含むシリカガラス膜(通称BSG膜)10
6からの熱拡散あるいはボロンのイオン注入により、1
017〜10 /Cm3程度のp生型埋込領域105a
、105bを形成する。
えばボロンを含むシリカガラス膜(通称BSG膜)10
6からの熱拡散あるいはボロンのイオン注入により、1
017〜10 /Cm3程度のp生型埋込領域105a
、105bを形成する。
(III)次に、シリコン基板101上の酸化膜104
.102−とBSGII!106を総て除去し、n型エ
ピタキシャルシリコ2層107を成長させる(第3図(
C)図示)。
.102−とBSGII!106を総て除去し、n型エ
ピタキシャルシリコ2層107を成長させる(第3図(
C)図示)。
このときのn型エピタキシャルシリコン層1゜7は、厚
さ1〜5μm、比抵抗1〜5Ω・cm程度とする。但し
、この条件は一応の目安であり、種々の条件により適宜
変更すべきものである。
さ1〜5μm、比抵抗1〜5Ω・cm程度とする。但し
、この条件は一応の目安であり、種々の条件により適宜
変更すべきものである。
また、このエピタキシャル成長の際、夫々の高濃度埋込
領域103a 、103b 、103c 、105a
、105bからエピタキシャル層107中へ不純物が拡
散されて来る。特に、n+型型埋領領域103Cらはn
型不純物のみならず、重ねてドープされたn型不純物も
拡散され、しかもn型不純物の方が拡散係数が大きいた
め、n生型埋込領域103c上にはこれに接してp中型
埋込領域108が形成される。
領域103a 、103b 、103c 、105a
、105bからエピタキシャル層107中へ不純物が拡
散されて来る。特に、n+型型埋領領域103Cらはn
型不純物のみならず、重ねてドープされたn型不純物も
拡散され、しかもn型不純物の方が拡散係数が大きいた
め、n生型埋込領域103c上にはこれに接してp中型
埋込領域108が形成される。
なお、n 型埋込領域103a上にはpMO8FETT
が、p串型埋込領域105a上には0MO8FETが形
成され、またn+型型埋領領域13b上にはパーティカ
ルnpnトランジスタが、n 型埋込領域103c上に
はパーティカルpnpトランジスタが夫々形成されるこ
とになる。
が、p串型埋込領域105a上には0MO8FETが形
成され、またn+型型埋領領域13b上にはパーティカ
ルnpnトランジスタが、n 型埋込領域103c上に
はパーティカルpnpトランジスタが夫々形成されるこ
とになる。
(IV)次に、例えば次のような方法により、MOSF
ET用のP−ウェル領域およびパーティカルpnpトラ
ンジスタのベース領域となるN−ウェルを形成する。即
ち、■ビタキシャルシリコン層107の表面に、膜厚約
1000人の熱酸化膜109を形成した後、該酸化膜を
緩衝膜としてボロンをイオン注入することによりP−ウ
ェル形成用の拡散源を形成する。イオン注入の条件は加
速電圧150Kev、ドーズ11〜5X10 /cmと
するのが望ましい。続いて、1100〜1200℃の高
温でこの拡散源を熱拡散することによりP−ウェル11
0を形成する。次いで、燐のイオン注入および熱拡散を
行なうことによりN−ウェル111を形成する(第3図
(D)図示)。
ET用のP−ウェル領域およびパーティカルpnpトラ
ンジスタのベース領域となるN−ウェルを形成する。即
ち、■ビタキシャルシリコン層107の表面に、膜厚約
1000人の熱酸化膜109を形成した後、該酸化膜を
緩衝膜としてボロンをイオン注入することによりP−ウ
ェル形成用の拡散源を形成する。イオン注入の条件は加
速電圧150Kev、ドーズ11〜5X10 /cmと
するのが望ましい。続いて、1100〜1200℃の高
温でこの拡散源を熱拡散することによりP−ウェル11
0を形成する。次いで、燐のイオン注入および熱拡散を
行なうことによりN−ウェル111を形成する(第3図
(D)図示)。
なお、P−ウェル110およびN−ウェル111を形成
する為の熱工程は共有することが可能である。
する為の熱工程は共有することが可能である。
(V)次に、選択的にボロンの高濃度拡散を行なうこと
により、バイポーラ型トランジスタ部分を他の素子から
電気的に分離するために必要な第1のp++分離領域、
即ち、p中型埋込領域105aに達するp++分離領域
112aと、p+型型埋領領域105b達するp′F型
分離領域112bを形成する。同時に、N−ウェル11
1に一部iしてこれを取囲み、かつp+型型埋領領域1
08達する第2のp中型分離領域113を形成する。
により、バイポーラ型トランジスタ部分を他の素子から
電気的に分離するために必要な第1のp++分離領域、
即ち、p中型埋込領域105aに達するp++分離領域
112aと、p+型型埋領領域105b達するp′F型
分離領域112bを形成する。同時に、N−ウェル11
1に一部iしてこれを取囲み、かつp+型型埋領領域1
08達する第2のp中型分離領域113を形成する。
これら第1のp生型領域112a、112bおよび第2
のp中型分離領域113は、例えば表面濃度1018〜
1020/ cm3程度で形成する。また、選択的に燐
の高濃度拡散を行なうことにより、n+型型埋領領域1
03b達するn生型のコレクタ電極取出し領域114を
形成する(第3図(E)図示)。
のp中型分離領域113は、例えば表面濃度1018〜
1020/ cm3程度で形成する。また、選択的に燐
の高濃度拡散を行なうことにより、n+型型埋領領域1
03b達するn生型のコレクタ電極取出し領域114を
形成する(第3図(E)図示)。
なお、この実施例では、第1のp++分離領域112a
がP−ウェル110の電位取出し領域を兼ねている。ま
た、第2のp++分離領域113はパーティカルpnp
トランジスタを周囲から電気的に分離すると共にそのコ
レクタ取出し領域とする為のものである。
がP−ウェル110の電位取出し領域を兼ねている。ま
た、第2のp++分離領域113はパーティカルpnp
トランジスタを周囲から電気的に分離すると共にそのコ
レクタ取出し領域とする為のものである。
更に、図では省略しであるが、n 型埋込領域103a
に達する電位取出し用のn 型拡散領域も、コレクタ電
極取出し領域114と同時に形成する。
に達する電位取出し用のn 型拡散領域も、コレクタ電
極取出し領域114と同時に形成する。
(VI )次に、エピタキシャルシリコン層107の表
面に、熱酸化膜115と例えばCVD−シリコン窒化膜
116のような非酸化性膜を順次積層した後、この積層
膜をパターンニングすることにより、pMO8FETの
素子領域予定部上を覆う積層膜パターン117.0MO
8FETの素子領域予定部上を覆う積層膜パターン11
8、パーティカルnpnトランジスタの素子領域予定部
上を覆う積層膜パターン119,119′、パーティカ
ルpnpトランジスタの素子領域予定部上を覆う積層膜
パターン120.120′を夫々形成する。続いて、必
要に応じ0MO3のフィールド領域となる部分に反転防
止のためのチャンネルカット領域121.122を形成
する(第3図(F)図示)。
面に、熱酸化膜115と例えばCVD−シリコン窒化膜
116のような非酸化性膜を順次積層した後、この積層
膜をパターンニングすることにより、pMO8FETの
素子領域予定部上を覆う積層膜パターン117.0MO
8FETの素子領域予定部上を覆う積層膜パターン11
8、パーティカルnpnトランジスタの素子領域予定部
上を覆う積層膜パターン119,119′、パーティカ
ルpnpトランジスタの素子領域予定部上を覆う積層膜
パターン120.120′を夫々形成する。続いて、必
要に応じ0MO3のフィールド領域となる部分に反転防
止のためのチャンネルカット領域121.122を形成
する(第3図(F)図示)。
この場合、l)MOS F E T部分のチャンネルカ
ット領域121は積層膜パターン117をマスクとして
燐等のn型不純物をイオン注入することにより形成し、
またnMO8FET部分のチャンネルカット領域122
は積層膜パターン118をマスクとしてボロン等のn型
不純物をイオン注入することにより形成する。このイオ
ン注入は交互に行ない、一方のMO8FET部分のイオ
ン注入を行なうときには他方のMO8FET部分および
相補型バイポーラトランジスタ部分を、例えばレジスト
パターン等でマスクして行なう。
ット領域121は積層膜パターン117をマスクとして
燐等のn型不純物をイオン注入することにより形成し、
またnMO8FET部分のチャンネルカット領域122
は積層膜パターン118をマスクとしてボロン等のn型
不純物をイオン注入することにより形成する。このイオ
ン注入は交互に行ない、一方のMO8FET部分のイオ
ン注入を行なうときには他方のMO8FET部分および
相補型バイポーラトランジスタ部分を、例えばレジスト
パターン等でマスクして行なう。
(VI )次に、積層膜パターン117,118゜11
9.119=、120.120′のシリコン窒化膜11
6を耐酸化性マスクとしてエピタキシャル@107表面
の選択酸化を行ない、夫々0゜7〜1.0μmrL程度
の膜厚を有する素子分離用のフィールド酸化膜123と
、npnトランジスタ用素子領域およびpnpトランジ
スタ用素子領域内の分im化膜123′を形成する(第
3図(G)図示)。
9.119=、120.120′のシリコン窒化膜11
6を耐酸化性マスクとしてエピタキシャル@107表面
の選択酸化を行ない、夫々0゜7〜1.0μmrL程度
の膜厚を有する素子分離用のフィールド酸化膜123と
、npnトランジスタ用素子領域およびpnpトランジ
スタ用素子領域内の分im化膜123′を形成する(第
3図(G)図示)。
なお、選択酸化は900〜1000℃の低温で行なうの
が望ましく、その際に雰囲気の気圧を上げれば酸化時間
を短縮することができる。
が望ましく、その際に雰囲気の気圧を上げれば酸化時間
を短縮することができる。
また、エピタキシャル層107が比較的薄い場合には、
第1および第2のp 型分離領域112a、112bや
第2のp++分離領域113を形成しなくとも、第4図
に示す様に、フィールド酸化膜123や分M酸化膜12
3′を各埋込領域に達する様に深く形成することにより
誘電体分前が可能である。更に、エピタキシャル層10
7が厚い場合でも、フィールド酸化を行なう前にシリコ
ン基板101のフィールド部分を選択的にエツチングし
、然る後に熱酸化を施した所謂アイソプラナ−構造(埋
め込みフィールド酸化膜構造)とすることにより、フィ
ールド酸化膜等による同様の誘電体分離が可能となる。
第1および第2のp 型分離領域112a、112bや
第2のp++分離領域113を形成しなくとも、第4図
に示す様に、フィールド酸化膜123や分M酸化膜12
3′を各埋込領域に達する様に深く形成することにより
誘電体分前が可能である。更に、エピタキシャル層10
7が厚い場合でも、フィールド酸化を行なう前にシリコ
ン基板101のフィールド部分を選択的にエツチングし
、然る後に熱酸化を施した所謂アイソプラナ−構造(埋
め込みフィールド酸化膜構造)とすることにより、フィ
ールド酸化膜等による同様の誘電体分離が可能となる。
このアイソプラナ−構造によれば半導体層表面の平坦化
が図られ、メタル配線の段切れ問題を防止する上で有利
に作用する。また、上記の様な誘電体分離構造の場合に
は、高濃度分離領域103a 、105aがフィールド
酸化膜下に接して存在する事になる為、反転防止用のチ
ャンネルカット領域117.118を形成しなくてもC
MO8部分のラッチアップ現象を防止する事ができる。
が図られ、メタル配線の段切れ問題を防止する上で有利
に作用する。また、上記の様な誘電体分離構造の場合に
は、高濃度分離領域103a 、105aがフィールド
酸化膜下に接して存在する事になる為、反転防止用のチ
ャンネルカット領域117.118を形成しなくてもC
MO8部分のラッチアップ現象を防止する事ができる。
(■)次に、露出された各素子領域表面を熱酸化するこ
とにより、0MO8のゲート酸化膜となる熱酸化膜12
4を形成する。続いて、パーティカルnpnトランジス
タのp+型型性性ベース領域125形成し、更に、必要
に応じてpMO8FETおよびnMO8FETの素子領
域に閾値電圧を制御するためのイオン注入126.12
7を行なう(第3図(H)図示)。
とにより、0MO8のゲート酸化膜となる熱酸化膜12
4を形成する。続いて、パーティカルnpnトランジス
タのp+型型性性ベース領域125形成し、更に、必要
に応じてpMO8FETおよびnMO8FETの素子領
域に閾値電圧を制御するためのイオン注入126.12
7を行なう(第3図(H)図示)。
−なお、活性ベース領域125の形成は、フィールド酸
化膜123および分m酸化膜123′をブロッキングマ
スクとし、ボロンをイオン注入して拡散源を導入した後
、1000℃程度の熱処理を施して拡散することにより
自己整合で形成することができる。このときのイオン注
入条件を、例えばドーズ聞5〜5.5X10 /cL加
速電圧40keVとすれば、活性ベース領域125のシ
ート抵抗を1にΩ/口とすることができる。一方、0M
O8の閾値電圧を制御するためのイオン注入126.1
27は、pMO8FETおよびnMO8FETの何れに
ついてもn型不純物またはn型不純物の一方を用いて行
なう場合もあり、また各MO8FET部分毎に夫々n型
またはn型の不純物を深さ方向にコントロールして使い
分ける場合もある。このイオン注入の打ち分ち方、ある
いはイオン種の選択によって、ディプレッション型(D
−tVpe)のMO8型トランジスタや埋込みチャンネ
ル型のMO8型トランジスタを形成でき、閾値電圧(V
th)の制御が容易になる。
化膜123および分m酸化膜123′をブロッキングマ
スクとし、ボロンをイオン注入して拡散源を導入した後
、1000℃程度の熱処理を施して拡散することにより
自己整合で形成することができる。このときのイオン注
入条件を、例えばドーズ聞5〜5.5X10 /cL加
速電圧40keVとすれば、活性ベース領域125のシ
ート抵抗を1にΩ/口とすることができる。一方、0M
O8の閾値電圧を制御するためのイオン注入126.1
27は、pMO8FETおよびnMO8FETの何れに
ついてもn型不純物またはn型不純物の一方を用いて行
なう場合もあり、また各MO8FET部分毎に夫々n型
またはn型の不純物を深さ方向にコントロールして使い
分ける場合もある。このイオン注入の打ち分ち方、ある
いはイオン種の選択によって、ディプレッション型(D
−tVpe)のMO8型トランジスタや埋込みチャンネ
ル型のMO8型トランジスタを形成でき、閾値電圧(V
th)の制御が容易になる。
(IX)次に、第3図(I)に示ずように、パーティカ
ルnpnトランジスタの素子領域において活性ベース領
域125上を覆う熱酸化膜124にエミッタ拡散窓を開
口した後、CVD法により不純物が、ドープされていな
い厚さ約2500〜4000人形度の多結晶シリコン層
128を全面に堆積させる。
ルnpnトランジスタの素子領域において活性ベース領
域125上を覆う熱酸化膜124にエミッタ拡散窓を開
口した後、CVD法により不純物が、ドープされていな
い厚さ約2500〜4000人形度の多結晶シリコン層
128を全面に堆積させる。
続いて、該多結晶シリコン層128にn型不純物を設定
された濃度でドープすることにより、n1型多結晶シリ
コン層とする。該n+型化された多結晶シリコン層12
8は、0MO8のゲート電極およびパーティカルnpn
i−ランジスタのエミッタ電極を形成するために用いら
れるものである。
された濃度でドープすることにより、n1型多結晶シリ
コン層とする。該n+型化された多結晶シリコン層12
8は、0MO8のゲート電極およびパーティカルnpn
i−ランジスタのエミッタ電極を形成するために用いら
れるものである。
この場合、n+型化された多結晶シリコン層128の不
純物濃度は、0MO8のゲート領域とパーティカルnp
nトランジスタのエミッタ領域とで異ならせた方が良い
。例えば、0MO8のゲート領域におけるシート抵抗は
30Ω/口以下、npnトランジスタのエミッタ領域に
おけるシート抵抗は150Ω/口程度とするのがディバ
イスの製造上および特性上望ましい。これを実現する為
には、多結晶シリコン層128にドープされる不純物と
して、npnバイポーラトランジスタのエミッタ領域に
対しては砒素を、0MO8のゲート領域に対しては燐あ
るいは燐および砒素の両者を用いるのが良い。そして、
この様な不純物ドープは、例えば次のようにして行なう
ことができる。
純物濃度は、0MO8のゲート領域とパーティカルnp
nトランジスタのエミッタ領域とで異ならせた方が良い
。例えば、0MO8のゲート領域におけるシート抵抗は
30Ω/口以下、npnトランジスタのエミッタ領域に
おけるシート抵抗は150Ω/口程度とするのがディバ
イスの製造上および特性上望ましい。これを実現する為
には、多結晶シリコン層128にドープされる不純物と
して、npnバイポーラトランジスタのエミッタ領域に
対しては砒素を、0MO8のゲート領域に対しては燐あ
るいは燐および砒素の両者を用いるのが良い。そして、
この様な不純物ドープは、例えば次のようにして行なう
ことができる。
即ち、先ず不純物ドープされていない多結晶シリコン層
128上の全面を覆って、膜厚約5000人のCVD−
8i 021mを堆積した後、これをパターンニングす
ることにより、第3図(1)に示したようにCMO8部
分に開孔部を有するCVD−8t○2膜パターン129
を形成する。続いて、燐を含む炉管内において、900
〜i oo。
128上の全面を覆って、膜厚約5000人のCVD−
8i 021mを堆積した後、これをパターンニングす
ることにより、第3図(1)に示したようにCMO8部
分に開孔部を有するCVD−8t○2膜パターン129
を形成する。続いて、燐を含む炉管内において、900
〜i oo。
℃の高温で多結晶シリコン層128に燐を高濃度にドー
プする。このときの燐濃度としては、1×10 ato
m /cm3程度が望ましい。次に、残っているCVD
−8i02膜パターン129を除去し、全面に砒素をイ
オン注入する。続いて、CVD法によって多結晶シリコ
ン層128の全表面を再度SiO2膜あるいはSiO2
膜とシリコン窒化膜との積層l1l(図示せず)で覆い
、イオン注入された砒素を900〜950℃の温度で熱
拡散することにより、均一に不純物ドープされたn 型
の多結晶シリコン層とする。
プする。このときの燐濃度としては、1×10 ato
m /cm3程度が望ましい。次に、残っているCVD
−8i02膜パターン129を除去し、全面に砒素をイ
オン注入する。続いて、CVD法によって多結晶シリコ
ン層128の全表面を再度SiO2膜あるいはSiO2
膜とシリコン窒化膜との積層l1l(図示せず)で覆い
、イオン注入された砒素を900〜950℃の温度で熱
拡散することにより、均一に不純物ドープされたn 型
の多結晶シリコン層とする。
なお、前記砒素のイオン注入を5〜10×10 ”/
cIlのドーズ量で行なえば、パーティカルnpnトラ
ンジスタのエミッタ電極となる部分での不純物濃度を3
X l Q atom /cm3程度に設定すること
ができる。
cIlのドーズ量で行なえば、パーティカルnpnトラ
ンジスタのエミッタ電極となる部分での不純物濃度を3
X l Q atom /cm3程度に設定すること
ができる。
(X)次に、砒素の熱拡散時に用いた前記図示しない5
i0211!またはSiO2膜とシリコン窒化膜との積
層膜をパターンニングすることにより、0MO8のゲー
ト電極予定部上を覆う絶縁膜パターン130,131、
およびnpnバイポーラトランジスタのエミッタ電極予
定部上を覆う絶縁膜パターン132を形成する。続いて
、これら絶縁膜パターン130,131.132をマス
クとする選択エツチングにより、圧型化された多結晶シ
リコン層128をパターンニングし、I)’MO8FE
Tのゲート電極133.nMO8FETのゲート電極1
34.npnバイポーラトランジスタのエミッタ電極1
35等の多結晶シリコン配線層を形成する。更に、絶縁
膜パターン130,132をマスクとしてボロンの選択
的ドープを行ない、pMO8FETのソース、ドレイン
138.138′、パーティカルnpnトランジスタの
p 型外部ベース領域139、パーティカルpnpトラ
ンジスタのp1型エミッタ領域140およびp生型コレ
クタコンタクト領域141を形成する(第3図(J)図
示)。
i0211!またはSiO2膜とシリコン窒化膜との積
層膜をパターンニングすることにより、0MO8のゲー
ト電極予定部上を覆う絶縁膜パターン130,131、
およびnpnバイポーラトランジスタのエミッタ電極予
定部上を覆う絶縁膜パターン132を形成する。続いて
、これら絶縁膜パターン130,131.132をマス
クとする選択エツチングにより、圧型化された多結晶シ
リコン層128をパターンニングし、I)’MO8FE
Tのゲート電極133.nMO8FETのゲート電極1
34.npnバイポーラトランジスタのエミッタ電極1
35等の多結晶シリコン配線層を形成する。更に、絶縁
膜パターン130,132をマスクとしてボロンの選択
的ドープを行ない、pMO8FETのソース、ドレイン
138.138′、パーティカルnpnトランジスタの
p 型外部ベース領域139、パーティカルpnpトラ
ンジスタのp1型エミッタ領域140およびp生型コレ
クタコンタクト領域141を形成する(第3図(J)図
示)。
なお、ボロンの選択的ドープについては、nMO8FE
T部分およびnpnトランジスタのコレクタ取出し領域
114上をレジスト等でマスクし、またN−ウェル11
1上もエミッタ領域140の形成予定部上に開孔部を有
するレジストパターンでマスクしてボロンをイオン注入
(1〜3×10 ”/cm3 )することにより行なう
。その際、フィールド酸化膜123、ゲート電極136
、分離酸化膜12’3 ′、エミッタ電極135がブロ
ッキングマスクとなり、ボロンはパーティカルpnpト
ランジスタのp中型エミッタ領域140部分を除いて、
自己整合で所定領域に選択的にドープされる。
T部分およびnpnトランジスタのコレクタ取出し領域
114上をレジスト等でマスクし、またN−ウェル11
1上もエミッタ領域140の形成予定部上に開孔部を有
するレジストパターンでマスクしてボロンをイオン注入
(1〜3×10 ”/cm3 )することにより行なう
。その際、フィールド酸化膜123、ゲート電極136
、分離酸化膜12’3 ′、エミッタ電極135がブロ
ッキングマスクとなり、ボロンはパーティカルpnpト
ランジスタのp中型エミッタ領域140部分を除いて、
自己整合で所定領域に選択的にドープされる。
(XI)次に、絶縁膜パターン130,131゜132
を除去し、多結晶シリコン配線層133゜134.13
5・・・の表面に熱酸化膜136を成長させる。この熱
処理によってエミッタ電極135から活性ベース領域1
25内に砒素がドープされ、n+型型板ミッタ領域13
7形成される。続いて、砒素の選択的ドープを行なうこ
とにより、nM。
を除去し、多結晶シリコン配線層133゜134.13
5・・・の表面に熱酸化膜136を成長させる。この熱
処理によってエミッタ電極135から活性ベース領域1
25内に砒素がドープされ、n+型型板ミッタ領域13
7形成される。続いて、砒素の選択的ドープを行なうこ
とにより、nM。
5FETにおけるn+型のソース、ドレイン領域142
.142”、パーティカルnpnトランジスタのn中型
コレクタコンタクト領域143、パーティカルpnpト
ランジスタのn+梨型外ベース領域(ベースコンタクト
領域)144を形成する(第3図(K)図示)。
.142”、パーティカルnpnトランジスタのn中型
コレクタコンタクト領域143、パーティカルpnpト
ランジスタのn+梨型外ベース領域(ベースコンタクト
領域)144を形成する(第3図(K)図示)。
なお、砒素の選択的ドープについては、pMO8FET
部分およびnpnトランジスタの活性ベース領域125
上をレジスト等でマスクし、またパーティカルpnpト
ランジスタ部分もn+梨型外ベース領域144の形成予
定部上に開孔部を有するレジストパターンでマスクして
、砒素をイオン注入(1〜3X10 /cm3>するこ
とにより行なう。この場合にも、フィールド酸化膜12
3、ゲート電極136、分離酸化膜123−がブロッキ
ングマスクとなり、砒素はパーティカルpnpトランジ
スタの外部ベース領域144となる部分を除き、自己整
合で所定の領域に選択的にドープされる。
部分およびnpnトランジスタの活性ベース領域125
上をレジスト等でマスクし、またパーティカルpnpト
ランジスタ部分もn+梨型外ベース領域144の形成予
定部上に開孔部を有するレジストパターンでマスクして
、砒素をイオン注入(1〜3X10 /cm3>するこ
とにより行なう。この場合にも、フィールド酸化膜12
3、ゲート電極136、分離酸化膜123−がブロッキ
ングマスクとなり、砒素はパーティカルpnpトランジ
スタの外部ベース領域144となる部分を除き、自己整
合で所定の領域に選択的にドープされる。
上記砒素のイオン注入の後、900〜1000℃の高温
にてアニールを行なうことにより、所期のn++不純物
領域142.142=、143゜144が形成される、 (XII)次に、CVD法により燐ffi加5io2(
PSG)、ボロン添加S i 02 (BSG)等から
なるパッシベーション膜145を全面に堆積した後、選
択エツチングにより、0MO3および相補型パーティカ
ルバイポーラトランジスタのアルミニウム電極を形成す
る部分にコンタクトボールを開孔する(第3図(L)図
示)。
にてアニールを行なうことにより、所期のn++不純物
領域142.142=、143゜144が形成される、 (XII)次に、CVD法により燐ffi加5io2(
PSG)、ボロン添加S i 02 (BSG)等から
なるパッシベーション膜145を全面に堆積した後、選
択エツチングにより、0MO3および相補型パーティカ
ルバイポーラトランジスタのアルミニウム電極を形成す
る部分にコンタクトボールを開孔する(第3図(L)図
示)。
(XI[[)最後に、配線金属膜の蒸着およびパターン
ニングを行うことにより金属配線146を形成すれば、
第3図(M)に示すように0MO8とパーティ・カル型
npnバイポーラトランジスタとが共存した半導体装置
が完成する。
ニングを行うことにより金属配線146を形成すれば、
第3図(M)に示すように0MO8とパーティ・カル型
npnバイポーラトランジスタとが共存した半導体装置
が完成する。
上記の様にして製造された第3図(M)の3i−0MO
8は、第2図について説明した本発明の特徴的な構造を
具備しており、ラッチアップ現象は次に述べるように略
完全に防止される。
8は、第2図について説明した本発明の特徴的な構造を
具備しており、ラッチアップ現象は次に述べるように略
完全に防止される。
先ずpMO8FET部分に着目すると、D+型のソース
、ドレイン領域138.138−をエミッタ、n型エピ
タキシャル層およびn+型型埋領領域103aベース、
p型基板101をコレクタとする寄生pnpトランジス
タは、一般的に電流増幅率(hpn)の大きいパーティ
カル型のpnpトランジスタを形成するのが通常である
が、この場合にはベースに高濃度のn 型埋込領域10
3−が存在するため、hFmは十分に1よりも小さい。
、ドレイン領域138.138−をエミッタ、n型エピ
タキシャル層およびn+型型埋領領域103aベース、
p型基板101をコレクタとする寄生pnpトランジス
タは、一般的に電流増幅率(hpn)の大きいパーティ
カル型のpnpトランジスタを形成するのが通常である
が、この場合にはベースに高濃度のn 型埋込領域10
3−が存在するため、hFmは十分に1よりも小さい。
むしろ、p+型のソース、ドレイン領域138゜138
′をエミッタ、n型エピタキシャル層をベース、P−ウ
ェル110およびp中型埋込領域105aをコレクタと
するラテラル型の奇生pnpトランジス“夕のhr+x
の方が大きくなり、支配的になる。しかし、このラテラ
ル型の奇生pnpトランジスタの場合も、p十型拡散1
1138.138′の拡散長が浅く、しかもチャンネル
カット用の燐のイオン注入層121の存在によりベース
の不純物濃度が高められているから、そのhFEは容易
に1以下に押え込むことが出来る。他方、nMO8FE
T部分に着目してみると、この場合にはソース、ドレイ
ン142,142−をエミッタ、P−ウェル110をベ
ースとし、pMO8FET部分のn型エピタキシ゛ヤル
層およびn生型埋込領域103aをコレクタとするラテ
ラル型の寄生npnトランジスタが存在する。しかし、
この寄生npnトランジスタについても上述したのと同
じ理由から、その11ymを容易に1以下に押え込むこ
とが出来る。従って、ラッチアップ現象が発生する上で
の必要条件、即ち、CMO8部分における奇生バイポー
ラトランジスタの電流増幅重積〉1という条件が満たさ
れないことになり、ラッチアップ現象は有効かつ効果的
に防止されることになる。
′をエミッタ、n型エピタキシャル層をベース、P−ウ
ェル110およびp中型埋込領域105aをコレクタと
するラテラル型の奇生pnpトランジス“夕のhr+x
の方が大きくなり、支配的になる。しかし、このラテラ
ル型の奇生pnpトランジスタの場合も、p十型拡散1
1138.138′の拡散長が浅く、しかもチャンネル
カット用の燐のイオン注入層121の存在によりベース
の不純物濃度が高められているから、そのhFEは容易
に1以下に押え込むことが出来る。他方、nMO8FE
T部分に着目してみると、この場合にはソース、ドレイ
ン142,142−をエミッタ、P−ウェル110をベ
ースとし、pMO8FET部分のn型エピタキシ゛ヤル
層およびn生型埋込領域103aをコレクタとするラテ
ラル型の寄生npnトランジスタが存在する。しかし、
この寄生npnトランジスタについても上述したのと同
じ理由から、その11ymを容易に1以下に押え込むこ
とが出来る。従って、ラッチアップ現象が発生する上で
の必要条件、即ち、CMO8部分における奇生バイポー
ラトランジスタの電流増幅重積〉1という条件が満たさ
れないことになり、ラッチアップ現象は有効かつ効果的
に防止されることになる。
また、仮にCMO8部分における奇生バイポーラトラン
ジスタの電流増幅重積が1以上になったとしても、n+
型型埋領領域103aよびp中型埋込領域105aの寄
与により、CMO8部分ではP−ウェルおよびn型エピ
タキシャル層の寄生抵抗が1〜2桁以上低く押え込まれ
ているから、ラッチアップを直接的にトリガーする電位
降下が抑制されてラッチアップの発生が防止される。同
様の理由から、CMO8部分においてn型エピタキシャ
ル層およびP−ウェルの電位取出し端子下に、夫々高濃
度のn+拡散、p+拡散を形成しておけば、寄生抵抗を
低減してラッチアップを防止する上で有効である。
ジスタの電流増幅重積が1以上になったとしても、n+
型型埋領領域103aよびp中型埋込領域105aの寄
与により、CMO8部分ではP−ウェルおよびn型エピ
タキシャル層の寄生抵抗が1〜2桁以上低く押え込まれ
ているから、ラッチアップを直接的にトリガーする電位
降下が抑制されてラッチアップの発生が防止される。同
様の理由から、CMO8部分においてn型エピタキシャ
ル層およびP−ウェルの電位取出し端子下に、夫々高濃
度のn+拡散、p+拡散を形成しておけば、寄生抵抗を
低減してラッチアップを防止する上で有効である。
こうしてラッチアップ現象が略完全に防止される他、上
記のB i−0MO8はバイポーラトランジスタ部分が
相補型になっており、npnおよびpnpの両方のパー
ティカルバイポーラトランジスタが含まれているため、
回路構成上、種々の大きな効果を引き出すことができる
。例えば、電源電圧が低下した際のオペ・アンプ(Op
−Amp)のオープンループゲインが充分取れる回路構
成や、周波数の伸びが充分取れる回路構成が可能である
。
記のB i−0MO8はバイポーラトランジスタ部分が
相補型になっており、npnおよびpnpの両方のパー
ティカルバイポーラトランジスタが含まれているため、
回路構成上、種々の大きな効果を引き出すことができる
。例えば、電源電圧が低下した際のオペ・アンプ(Op
−Amp)のオープンループゲインが充分取れる回路構
成や、周波数の伸びが充分取れる回路構成が可能である
。
また、ダイナミックレンジが確保出来る回路構成、電源
電圧が下がっても十分に大電流、大出力、高速の出力段
回路構成とすることができる効果がある。
電圧が下がっても十分に大電流、大出力、高速の出力段
回路構成とすることができる効果がある。
更に、上記実施例の製造方法に示されるように、ラッチ
アップの防止に著効を秦するCMO8部分のn+型型埋
領領域103aI)+型、埋込領域105aは、夫々相
補型バイポーラトランジスタ部分のn生型埋込領域10
3;)、103c 、分離用のp+型型埋領領域105
b同時に形成することが出来、従ってプロセスの共有を
図って効率的に8+−cvosを製造できるという利点
が得られる。
アップの防止に著効を秦するCMO8部分のn+型型埋
領領域103aI)+型、埋込領域105aは、夫々相
補型バイポーラトランジスタ部分のn生型埋込領域10
3;)、103c 、分離用のp+型型埋領領域105
b同時に形成することが出来、従ってプロセスの共有を
図って効率的に8+−cvosを製造できるという利点
が得られる。
また、バイポーラトランジスタ部分の電気的分離に必要
なp 型分離領#112a、112b(7)形成に際し
、p生型埋込領域105a 、105bが存在しない場
合に比較して単時間の低温プロセスで行なうことが出来
、従ってnpnトランジスタおよびpnpトランジスタ
の部分についても従来の高性能を全く損うことなく、こ
れを0MO8と共存させたB i −0MO8を製造す
ることができる。
なp 型分離領#112a、112b(7)形成に際し
、p生型埋込領域105a 、105bが存在しない場
合に比較して単時間の低温プロセスで行なうことが出来
、従ってnpnトランジスタおよびpnpトランジスタ
の部分についても従来の高性能を全く損うことなく、こ
れを0MO8と共存させたB i −0MO8を製造す
ることができる。
実施例2゜
既述の様に、実施例1の製造方法ではパーティカルpn
pトランジスタのp 型エミッタ領域、n+梨型外ベー
ス領域は自己整合で形成することが出来ず、マスク合わ
せが必要であった。この為、パーティカルpnpトラン
ジスタ部分は不純物領域を自己整合で形成し得る他の素
子部分に比較して、マスク合せ余裕分だけ余計に寸法が
大きくならざるを得ず、B t −CMO8全O8全体
積化番阻害するという問題が含まれている。
pトランジスタのp 型エミッタ領域、n+梨型外ベー
ス領域は自己整合で形成することが出来ず、マスク合わ
せが必要であった。この為、パーティカルpnpトラン
ジスタ部分は不純物領域を自己整合で形成し得る他の素
子部分に比較して、マスク合せ余裕分だけ余計に寸法が
大きくならざるを得ず、B t −CMO8全O8全体
積化番阻害するという問題が含まれている。
この実施例は実施例1の8 + −0MO8において、
パーティカルpnpt−ランジスタ部分のp++エミッ
タ領域およびn+梨型外ベース領域をも自己整合で形成
し得る構造とその製造方法に係るものである。
パーティカルpnpt−ランジスタ部分のp++エミッ
タ領域およびn+梨型外ベース領域をも自己整合で形成
し得る構造とその製造方法に係るものである。
第4図はこの実施例になるB i −0MO8のパーテ
ィカルD n pl−ランジスタ部分を拡大して示す断
面図であり、CMO8部分およびパーティカルnpnト
ランジスタ部分の構造は実施例1の場合と同じである。
ィカルD n pl−ランジスタ部分を拡大して示す断
面図であり、CMO8部分およびパーティカルnpnト
ランジスタ部分の構造は実施例1の場合と同じである。
なお、第3図(A)〜(M)に示したのと同じ部分につ
いては同一の参照番号を付しである。図示の様に、この
実施例のBi−0MO8では、パーティカルpnpトラ
ンジスタのn 型外部ベース領域144にオーミックコ
ンタクトして、不純物ドープされた多結晶シリコン層か
らなるベース電極136−が設けられている。
いては同一の参照番号を付しである。図示の様に、この
実施例のBi−0MO8では、パーティカルpnpトラ
ンジスタのn 型外部ベース領域144にオーミックコ
ンタクトして、不純物ドープされた多結晶シリコン層か
らなるベース電極136−が設けられている。
また、p++エミッタ領域140は、片側が分離酸化膜
123′に接した所謂ウォールドエミッタ構造となって
いる。この様な構造は、次に述べる製造方法の適用によ
り、p中型エミッタ領域140およびn中型外部ベース
領域144を自己整合で形成できるという利点を有して
いる。
123′に接した所謂ウォールドエミッタ構造となって
いる。この様な構造は、次に述べる製造方法の適用によ
り、p中型エミッタ領域140およびn中型外部ベース
領域144を自己整合で形成できるという利点を有して
いる。
即ち、実施例1につき、第3図(I)で説明した多結晶
シリコン層128を堆積する前に、パーティカルnpn
トランジスタ部分のエミッタ拡散窓と共に、第3図に示
されるパーティカルpnpトランジスタの外部ベース拡
散窓を開孔する。続いて、全面に多結晶シリコン層12
8を堆積した後、第3図(I)について説明したのと同
様にして、多結晶シリコン層128のCMO8部分には
燐および砒素を、相補型バイポーラトランジスタ部分に
は砒素をドープする。
シリコン層128を堆積する前に、パーティカルnpn
トランジスタ部分のエミッタ拡散窓と共に、第3図に示
されるパーティカルpnpトランジスタの外部ベース拡
散窓を開孔する。続いて、全面に多結晶シリコン層12
8を堆積した後、第3図(I)について説明したのと同
様にして、多結晶シリコン層128のCMO8部分には
燐および砒素を、相補型バイポーラトランジスタ部分に
は砒素をドープする。
次に、第3図(J)について説明したのと同様にして上
記n型化された多結晶シリコン層128をパターンニン
グするが、その際に0MO8のグ−上電極133.13
4およびパーティカルnpnトランジスタのエミッタ電
極135と共に、第3図に示したパーティカルpnpt
”ランジスタのベース電極135−を形成する。当然な
がら、このベース電極135′はエミッタ電極135と
同じく砒素ドープによりn型化されている。続いて、こ
れら多結晶シリコンパターン133,134゜135.
135′・・・の表面に熱酸化膜136を成長させる。
記n型化された多結晶シリコン層128をパターンニン
グするが、その際に0MO8のグ−上電極133.13
4およびパーティカルnpnトランジスタのエミッタ電
極135と共に、第3図に示したパーティカルpnpt
”ランジスタのベース電極135−を形成する。当然な
がら、このベース電極135′はエミッタ電極135と
同じく砒素ドープによりn型化されている。続いて、こ
れら多結晶シリコンパターン133,134゜135.
135′・・・の表面に熱酸化膜136を成長させる。
このときの熱処理によって、エミッタ電極135および
ベース電極135′からそれぞれの拡散窓を通して砒素
の熱拡散が生じ、その結果、パーティカルnpn+−ラ
ンジスタのn+型エミッタ領域が形成されると同時に、
第4図に示したパーティカルpnpt−ランジスタのn
型外部ベース領域144が形成される。従って、言う
までもなく、pnpトランジスタのn+梨型外ベース領
域144はnpnt−ランジスタのn+型エミッタ領域
137と同じく自己整合で形成される。
ベース電極135′からそれぞれの拡散窓を通して砒素
の熱拡散が生じ、その結果、パーティカルnpn+−ラ
ンジスタのn+型エミッタ領域が形成されると同時に、
第4図に示したパーティカルpnpt−ランジスタのn
型外部ベース領域144が形成される。従って、言う
までもなく、pnpトランジスタのn+梨型外ベース領
域144はnpnt−ランジスタのn+型エミッタ領域
137と同じく自己整合で形成される。
次に、パーティカルpnpt−ランジスタ上をレジスト
等でマスクすることなく、実施例1で説明したのと同じ
条件でボロンのイオン注入を行ない、更に後で熱アニー
ルを施すことにより、0MO8FETのソース、ドレイ
ン138.138−、パーティカルnpnトランジスタ
の外部ベース領域139と共に、パーティカルpnpt
−ランジスタのp生型エミッタ領域140.p生型コレ
クタコンタクト領域141を形成する。その際、第3図
から明らかな様に、パーティカルpnpl〜ランジスタ
部分ではボロンのイオン注入がフィールド酸化膜123
、分離酸化膜123−に加えてベース電極135−をブ
ロッキングマスクとして行われ、従ってボロンは自己整
合で所定領域にドープされる。その後、実施例1と同様
に行なえば、バーチイカ/L< l) n D t−ラ
ンジスタ部分が第4図の構造を有し、他の部分は第3図
(M)と同じ構造を有するB i−0MO8が得られる
。こうして、この実施例によればパーティカルpnph
ランジスタ部分についても各不純物領域を自己整合で形
成し、ディバイス寸法を縮小することが可能である。
等でマスクすることなく、実施例1で説明したのと同じ
条件でボロンのイオン注入を行ない、更に後で熱アニー
ルを施すことにより、0MO8FETのソース、ドレイ
ン138.138−、パーティカルnpnトランジスタ
の外部ベース領域139と共に、パーティカルpnpt
−ランジスタのp生型エミッタ領域140.p生型コレ
クタコンタクト領域141を形成する。その際、第3図
から明らかな様に、パーティカルpnpl〜ランジスタ
部分ではボロンのイオン注入がフィールド酸化膜123
、分離酸化膜123−に加えてベース電極135−をブ
ロッキングマスクとして行われ、従ってボロンは自己整
合で所定領域にドープされる。その後、実施例1と同様
に行なえば、バーチイカ/L< l) n D t−ラ
ンジスタ部分が第4図の構造を有し、他の部分は第3図
(M)と同じ構造を有するB i−0MO8が得られる
。こうして、この実施例によればパーティカルpnph
ランジスタ部分についても各不純物領域を自己整合で形
成し、ディバイス寸法を縮小することが可能である。
なお、上記の説明はパーティカルpnpt−ランジスタ
のベース電極135′に、パーティカルnpnトランジ
スタのエミッタ電極135と同じ不純物をドープした場
合に関するものである。もし、ベース電極135′にド
ープされる不純物を0MO8のゲート電極133,13
4の場合と同じ不純物で且つ同じ濃度とすると、第4図
において、パーティカルpnpトランジスタの外部ベー
ス領域は144で示すような浅いものではなく、144
′で示す様に深く形成される。そして、少数キャリアの
ベース領域への蓄積を低減し、ディバイスの高速化を図
る為には、図中144′で示す様に深い外部ベース領域
を形成するのが望ましい。
のベース電極135′に、パーティカルnpnトランジ
スタのエミッタ電極135と同じ不純物をドープした場
合に関するものである。もし、ベース電極135′にド
ープされる不純物を0MO8のゲート電極133,13
4の場合と同じ不純物で且つ同じ濃度とすると、第4図
において、パーティカルpnpトランジスタの外部ベー
ス領域は144で示すような浅いものではなく、144
′で示す様に深く形成される。そして、少数キャリアの
ベース領域への蓄積を低減し、ディバイスの高速化を図
る為には、図中144′で示す様に深い外部ベース領域
を形成するのが望ましい。
ただし、この場合には深いn+梨型外ベース領域144
−がp+型エミッタ領1ii!140に接して形成され
易く、もし両者が接触することになれば、ベースとエミ
ッタ間の耐圧は著しく低下することとなる。従って、こ
の場合には第4図における長さし、即ちベース電極13
5′が拡散窓から外方に張出してボロンのイオン注入を
ブロックし、エミッタ領域140およびベースコンタク
ト領域144′間の距離を規制し得る長さを1.最適に
設定する必要がある。
−がp+型エミッタ領1ii!140に接して形成され
易く、もし両者が接触することになれば、ベースとエミ
ッタ間の耐圧は著しく低下することとなる。従って、こ
の場合には第4図における長さし、即ちベース電極13
5′が拡散窓から外方に張出してボロンのイオン注入を
ブロックし、エミッタ領域140およびベースコンタク
ト領域144′間の距離を規制し得る長さを1.最適に
設定する必要がある。
なお、この実施例で説明した構造および方法は、B i
−0MO8にのみ適用可能なものではなく、0MO8を
含まずに相補型バイポーラ]・ランジスタのみを含む半
導体装置についても同様に適用できるものである。
−0MO8にのみ適用可能なものではなく、0MO8を
含まずに相補型バイポーラ]・ランジスタのみを含む半
導体装置についても同様に適用できるものである。
以上詳述したように、本発明によれば相補型バイポーラ
トランジスタと0MO8とを同一の半導体基板に共存さ
せると共に、CMO8部分を含むことによるラッチアッ
プ現象の発生を完全に防止できる半導体集積回路装置を
提供でき、またバイポーラトランジスタおよび0MO8
の何れの素子についても高性能を維持しつつ、プロセス
を共有して効率的に前記半導体集積回路装置を製造でき
る等、顕著な効果が得られるものである。
トランジスタと0MO8とを同一の半導体基板に共存さ
せると共に、CMO8部分を含むことによるラッチアッ
プ現象の発生を完全に防止できる半導体集積回路装置を
提供でき、またバイポーラトランジスタおよび0MO8
の何れの素子についても高性能を維持しつつ、プロセス
を共有して効率的に前記半導体集積回路装置を製造でき
る等、顕著な効果が得られるものである。
第1図は従来のB i −0MO8を示す断面図、第2
図は本発明によるB i −0MO8の構成の−例を概
念的に示す断面図、第3図(A)〜(M)は本発明の一
実施例になるB i −0MO8の製造工程を順を追っ
て示す断面図、第4図は本発明に於ける素子分離の他の
例を示す断面図、第5図は本発明の他の実施例になるB
i −0MO8において、そのパーティカルpnpト
ランジスタ部分を拡大して示す断面図である。 101 ・l)型シリコン基板、103a、103b
、 103cm=n十型埋込領域、105a、105b
・・・p+型型埋領領域107・・・n型エピタキシャ
ルシリコン層、108・・・p中型コレクタ領域、11
0・・・P−ウェル、111・・・N−ウェル、112
a、112b−・・第1のp++分離領域、113・・
・第2のp十型分離領域、114・・・n生型コレクタ
取出し領域、121,122・・・チャンネルカット用
イオン注入層、123・・・フィールド酸化膜、123
′・・・分離酸化膜、124・・・熱量化膜(ゲート酸
化膜)、125・・・活性ベース領域、126゜127
・・・チャンネルイオン注入層、128・・・多結晶シ
リコン層、133.134・・・ゲート電極、135・
・・エミッタ電極、135′・・・べ゛−ス電極、13
8.142・・・ソース領域、138′、142′・・
・ドレイン領域、139,144.144−・・・外部
ベース領域、137.140・・・エミッタ領域、14
1.143・・・コレクタコンタクト領域、145・・
・パッシベーション膜、146・・・金属電極。 出願人代理人 弁理士 鈴江武彦
図は本発明によるB i −0MO8の構成の−例を概
念的に示す断面図、第3図(A)〜(M)は本発明の一
実施例になるB i −0MO8の製造工程を順を追っ
て示す断面図、第4図は本発明に於ける素子分離の他の
例を示す断面図、第5図は本発明の他の実施例になるB
i −0MO8において、そのパーティカルpnpト
ランジスタ部分を拡大して示す断面図である。 101 ・l)型シリコン基板、103a、103b
、 103cm=n十型埋込領域、105a、105b
・・・p+型型埋領領域107・・・n型エピタキシャ
ルシリコン層、108・・・p中型コレクタ領域、11
0・・・P−ウェル、111・・・N−ウェル、112
a、112b−・・第1のp++分離領域、113・・
・第2のp十型分離領域、114・・・n生型コレクタ
取出し領域、121,122・・・チャンネルカット用
イオン注入層、123・・・フィールド酸化膜、123
′・・・分離酸化膜、124・・・熱量化膜(ゲート酸
化膜)、125・・・活性ベース領域、126゜127
・・・チャンネルイオン注入層、128・・・多結晶シ
リコン層、133.134・・・ゲート電極、135・
・・エミッタ電極、135′・・・べ゛−ス電極、13
8.142・・・ソース領域、138′、142′・・
・ドレイン領域、139,144.144−・・・外部
ベース領域、137.140・・・エミッタ領域、14
1.143・・・コレクタコンタクト領域、145・・
・パッシベーション膜、146・・・金属電極。 出願人代理人 弁理士 鈴江武彦
Claims (8)
- (1)第1導電型の半導体基板と、該半導体基板上を覆
って設けられた第2導電型半導体層と、該第2導電型半
導体層と前記半導体基板との境界において選択的に設け
られたバイポーラトランジスタ用の二種類の第2導電型
高濃度埋込領域と、これら二種類の第2導電型高濃度埋
込領域の夫々を取り囲んで前記半導体基板と前記第2導
電型半導体層の境界に設けられた第1導電型高濃度埋込
領域と、該第1sN型高濃度埋込領域に達して前記半導
体層の表面から選択的に設けられた第1の 。 電気的分離領域と、該第1の電気的分離領域で囲まれた
二種類の前記第2導電型半導体層の領域のうちの一方に
該領域をコレクタ領域として形成されたパーティカルバ
イポーラトランジスタと、前記第1の電気的分離領域で
囲まれたもう一方の前記第2導電型半導体層の領域内に
おいて該領域と前記第2導電型高濃度埋込領域との境界
に設けられた第1導電型高濃度埋込領域と、該第1導電
型高濃度埋込領域に達して前記第2導電型半導体層の表
面から選択的に゛形成され、前記第2導電型半導体層領
域の一部を取り囲んで設けられた第2の電気的分離領域
と、該第2の電気約分8m領域で囲まれた第2導電型領
域をベースとして形成されたパーティカルバイポーラト
ランジスタと、前記第1の電気的分離領域の外側におい
て前記第2導電型半導体層と前記第1導電型半導体基板
との境界に選択的に設けられた第1導電型高濃度埋込領
域および第2導電型高濃度埋込領域と、このうちの第1
導電型高濃度埋込領域に達して前記第2導電型半導、体
層の表面から選択的に設けられた第1導電型ウエル領域
と、該第1s電型ウエル領域に形成された第2導電型チ
ャンネルMO8型トランジスタおよび前記第1導電型高
濃度分離領域の外側に設けられた第2導電型高濃度埋込
領域上の第2導電型半導体層に形成された第1導電型チ
ャンネルMO8型トランジスタで構成される相補型MO
Sトランジスタとを具備したことを特徴とする半導体集
積回路装置。 - (2)前記第1の電気的分離領域および前記第2の電気
的分離領域が、第1導電型の高濃度不純物領域から成る
ことを特徴とする特許請求の範囲第1項記載の半導体集
積回路装置。 - (3)前記第1の電気的分離領域および前記第2の電気
的分離領域が、誘電体層から成ることを特徴とする特許
請求の範囲第1項記載の半導体集積回路装置。 - (4)前記第1の電気的分離領域および前記第2の電気
的分離領域の一方が第1導電型の高1度不純物領域から
成り、他方が誘電体層から成ることを特徴とする特許請
求の範囲第1項記載の半導体集積回路装置。 - (5)前記第1の電気的分離領域で囲まれたもう一方の
前記第2導電型半導体層の領域内において、前記第2の
電気的分離領域で囲まれた第2導電型領域を第2導電型
ウエル領域としたことを特徴とする特許請求の範囲第1
項、第2項、第3項、または第4項記載の半導体集積回
路、装置。 - (6)前記第1導電型ウエル領域下に設けられた第1導
電型の高濃度埋込領域の一部が、前記第1の電気的分離
領域下に設けられた第2導電型の高濃度埋込領域−の一
部を兼ねていることを特徴とする特許請求の範囲第1項
、第2項、第3項、第4項または第5項記載の半導体集
積回路装置。 - (7)第1導電型を有する半導体基板の表層に第2導電
型不純物を選択的にドープすることにより、バイポーラ
トランジスタ用の二種類の第2導電型高濃度埋込領域お
よびMOSトランジスタ用の第2導電型高濃度埋込領域
を形成する工程と、前記第1導電型半導体基板の表層に
前記第2導電型不純物よりも拡散係数の大きい第1導電
型不純物を選択的にドープすることにより、前記バイポ
ーラトランジスタ用の二種類の第2導電型高濃度埋込領
域の夫々を取り囲む第1導電型高濃度埋込領域およびそ
の外側にMO8型トランジスタ用の第1導電型高濃度埋
込領域を形成すると共に、前記バイポーラトランジスタ
用の二種類の第2導電型高濃度埋込領域の一方には重ね
て前記第1導電型不純物をドープする工程と、これら種
々の高濃度埋込領域を形成した前記第1導電型半導体基
板上に第2導電型半導体層をエピタキシャル成長させる
工程と、該第2導電型半導体層の表面から選択的に第1
導電型不純物を拡散することにより、前記MO8型トラ
ンジスタ用の第1導電型高濃度埋込領域に達する第1導
電型ウエル領域を形成す〜る工程と、前記第2導電型半
導体層の表面から選択的に第1導電型不純物を高濃度拡
散するか、あるいは前記第2導電型半導体層を選択的に
絶縁物化することにより、前記バイポーラトランジスタ
用の二種類の第2導電型高濃度埋込領域の夫々を取り囲
んで形成された第1導電型高濃度埋込領域に達する第1
の電気的分離領域を形成すると共に、前記エピタキシャ
ル成長工程等の熱処理により前記バイポーラトランジス
タ用の第2導電型高濃度埋込領域の一方に重ねてドープ
された第1導電型不純物がエピタキシャル層中にオート
ドープして形成された第1導電型高濃度埋込領域に達し
、かつ前記第2導電型半導体層の領域を取囲む第2の電
気的分離領域を形成する工程と、前記第1の電気的分離
領域に囲まれた第2導電型領域のうちの前記第1導電型
高濃度埋込領域が形成されなかった方には該領域をコレ
クタ領域とするパーティカルバイポーラトランジスタを
、また前記第1導電型高濃度埋込領域が形成された方に
はこの高濃度埋込領域をコレクタ領域とするパーティカ
ルバイポーラトランジスタを形成すると共に、前記MO
8型トランジスタ用第2導電型高濃度埋込領域上の第2
導電型半導体層および前記第1導電型ウエル領域には夫
々相補型MOSトランジスタを構成する第1導電型チヤ
ジネルMO8型トランジスタまたは第2導電型チャンネ
ルMO8型トランジスタを形成する工程とを具備したこ
とを特徴とする半導体集積回路装置の製造方法。 - (8)前記第2の電気的分離領域で取囲まれる第2導電
型半導体層領域部分に、その下の前記第1導電型高濃度
埋込領域に達する第2導電型ウエル領域を形成する工程
を具備したことを特徴とする特許請求の範囲第7項記載
の半導体集積回路装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58179558A JPS6072255A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置およびその製造方法 |
US06/847,150 US4637125A (en) | 1983-09-22 | 1986-04-03 | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
US06/925,266 US4694562A (en) | 1983-09-22 | 1986-10-31 | Method for manufacturing a semiconductor integrated device including bipolar and CMOS transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58179558A JPS6072255A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6072255A true JPS6072255A (ja) | 1985-04-24 |
JPH0148661B2 JPH0148661B2 (ja) | 1989-10-20 |
Family
ID=16067832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58179558A Granted JPS6072255A (ja) | 1983-09-22 | 1983-09-28 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6072255A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62247558A (ja) * | 1986-01-30 | 1987-10-28 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | バイポ−ラ−接合トランジスタ−、cmos及びdmosトランジスタ−及び漏れの小さいダイオ−ドを含有するモノリチツクに集積された半導体デバイス、及びその製造方法 |
JPH01184947A (ja) * | 1988-01-20 | 1989-07-24 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
JPH023964A (ja) * | 1988-01-19 | 1990-01-09 | Natl Semiconductor Corp <Ns> | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
JPH0245972A (ja) * | 1988-08-08 | 1990-02-15 | Seiko Epson Corp | 半導体装置 |
JPH02174256A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | Bi―MOS集積回路の製造方法 |
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US5847440A (en) * | 1994-10-13 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor, semiconductor device having bipolar transistors |
CN103681513A (zh) * | 2013-12-20 | 2014-03-26 | 上海岭芯微电子有限公司 | 集成电路充电驱动器及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS57118663A (en) * | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
JPS57134956A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor integrated circuit |
JPS57198650A (en) * | 1981-06-01 | 1982-12-06 | Toshiba Corp | Semiconductor device and manufacture therefor |
-
1983
- 1983-09-28 JP JP58179558A patent/JPS6072255A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5644573A (en) * | 1979-09-20 | 1981-04-23 | Tokyo Shibaura Electric Co | Liquid cooler |
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JPH01184947A (ja) * | 1988-01-20 | 1989-07-24 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
JPH0245972A (ja) * | 1988-08-08 | 1990-02-15 | Seiko Epson Corp | 半導体装置 |
JPH02174256A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | Bi―MOS集積回路の製造方法 |
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US5847440A (en) * | 1994-10-13 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor, semiconductor device having bipolar transistors |
CN103681513A (zh) * | 2013-12-20 | 2014-03-26 | 上海岭芯微电子有限公司 | 集成电路充电驱动器及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0148661B2 (ja) | 1989-10-20 |
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