JPH0245972A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0245972A JPH0245972A JP19613188A JP19613188A JPH0245972A JP H0245972 A JPH0245972 A JP H0245972A JP 19613188 A JP19613188 A JP 19613188A JP 19613188 A JP19613188 A JP 19613188A JP H0245972 A JPH0245972 A JP H0245972A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置、特にＢｉ−ＣＭＯ５型半導体
装置に関するものである。
装置に関するものである。
［従来の技術］
半導体装置特にＢ ｉ−ＣＭＯ５型半導体装置が最近注
目されつつある。
目されつつある。
Ａｂｓｔｒａｃｔ ｏｆ’ １９ｔｈ Ｃｏｎｆｅｒａ
ｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅＤｅｖｉｃｅ
ａｎｄ Ｍａｔｅｒｌａｌｓ、 Ｔｏｋｙｏ、１９８７
．ｐｐ５−９には、’ＢＩＣＭＯ８Ｐ’ｒｏｃｅｓｓ
ａｎｄ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ
旧ｇｈ ５ｐｅｅｄ ＶＬＳＩ“と題する報文があり、
こめ報文中には、Ｂｉ−ＣＭＯＳインバータ ＮＡＮＤ
回路が示されているが、この回路をインバータ構造に書
き直すと第４図の如（なる。
ｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅＤｅｖｉｃｅ
ａｎｄ Ｍａｔｅｒｌａｌｓ、 Ｔｏｋｙｏ、１９８７
．ｐｐ５−９には、’ＢＩＣＭＯ８Ｐ’ｒｏｃｅｓｓ
ａｎｄ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ
旧ｇｈ ５ｐｅｅｄ ＶＬＳＩ“と題する報文があり、
こめ報文中には、Ｂｉ−ＣＭＯＳインバータ ＮＡＮＤ
回路が示されているが、この回路をインバータ構造に書
き直すと第４図の如（なる。
また従来のデバイス構造を第５図に示す。
第５図において、１はＰ−基板、２はＮ＋埋め込み層、
３はＰ 埋め込み層、４はＮ−型エピタキシャル層、５
はＰｗｅｌｌ、 ６はＮ ｗｅｔ ｌ、 ７はＰ型チャ
ネルストッパー、８はＬＯＣＯ８，９はゲート酸化膜、
１１はＰ型ベース拡散層、１２ａはＮ ポリシリコン、
１６はＮ 拡散層、１７はＰ 拡散層である。
３はＰ 埋め込み層、４はＮ−型エピタキシャル層、５
はＰｗｅｌｌ、 ６はＮ ｗｅｔ ｌ、 ７はＰ型チャ
ネルストッパー、８はＬＯＣＯ８，９はゲート酸化膜、
１１はＰ型ベース拡散層、１２ａはＮ ポリシリコン、
１６はＮ 拡散層、１７はＰ 拡散層である。
［発明が解決しようとする課題］
しかしながら、以上に述べた第４図の従来のＢｉ−ＣＭ
Ｏ８の様に、出力ドライバーにＮＰＮバイポーラトラン
ジスターをトーテムポール結合すると、ＮＰＮ（２）の
トランジスターのコレクターは常に電源電位とは限らず
、入力の高・低により、はぼＶｃｃとＧＮＤのレベルを
取ることになる。
Ｏ８の様に、出力ドライバーにＮＰＮバイポーラトラン
ジスターをトーテムポール結合すると、ＮＰＮ（２）の
トランジスターのコレクターは常に電源電位とは限らず
、入力の高・低により、はぼＶｃｃとＧＮＤのレベルを
取ることになる。
従ってＮ Ｐ Ｎ （１）のコレクタとＮ Ｐ Ｎ （
２）のコレクタとは電気的に完全に分離される必要があ
り、そのため双方のコレクタは、第５図の従来のデバイ
ス構造に示される「Ｐ＋埋め込み層３」と「Ｐ型ストッ
パー７」とにより分離される必要があり、素子分離中が
大きくなってしまう。
２）のコレクタとは電気的に完全に分離される必要があ
り、そのため双方のコレクタは、第５図の従来のデバイ
ス構造に示される「Ｐ＋埋め込み層３」と「Ｐ型ストッ
パー７」とにより分離される必要があり、素子分離中が
大きくなってしまう。
また同様に、従来のＢｉ−ＣＭＯＳインバータのＰ Ｍ
ＯＳ （１）のＮｖｅｌｌ（従来のデバイス構造）６
とＮ Ｐ Ｎ （２）のコレクタ領域も同様の理由で電
気的に完全に分離される必要があり、「Ｐ 埋め込み層
３」と「Ｐ型ストッパー７」により、素子分離中が大き
くなってしまう等の問題がある。
ＯＳ （１）のＮｖｅｌｌ（従来のデバイス構造）６
とＮ Ｐ Ｎ （２）のコレクタ領域も同様の理由で電
気的に完全に分離される必要があり、「Ｐ 埋め込み層
３」と「Ｐ型ストッパー７」により、素子分離中が大き
くなってしまう等の問題がある。
即ち、本発明は、以上のような従来の半導体の問題点を
解決する、寄生容量を減らし、寄生抵抗をも減少し、高
周波特性に優れ、さらに従来のＢｉ−ＣＭＯ８工程と比
べて工程の増加を最小とした半導体を提供することを目
的とするものである。
解決する、寄生容量を減らし、寄生抵抗をも減少し、高
周波特性に優れ、さらに従来のＢｉ−ＣＭＯ８工程と比
べて工程の増加を最小とした半導体を提供することを目
的とするものである。
［課題を解決するための手段］
即ち、本発明は、
Ｂｉ−ＣＭＯＳ半導体において、
■ＣＭＯ５により構成された、一論理回路単位（例えば
インバータ、ＮＡＮＤ、ＮＯＲなど）の出力端に、必要
に応じてＰＮＰ型バイポーラ素子及びＮＰＮ型バイポー
ラ素子が相補的にトーテムポール結合し配置され、 ■前記ＰＮＰ型バイポーラ素子、ＮＰＮ型バイポーラ素
子ともエミッタ電極は、ポリシリコンまたはアモルファ
スシリコンにより形成され、■前記ＰＮＰ型バイポーラ
素子及びＮＰＮ型バイポーラ素子のエミッタ電極表面、
ベース拡散領域表面、コレクタ電極表面を高融点金属シ
リサイドにより覆い、 ■前記ＰＮＰ型バイポーラ素子及びＮＰＮ型バイポーラ
素子のベース拡散深さを０．４−以下とし、 ■ＣＭＯＳにおけるＰＭＯＳ及びＮＭＯＳが夫々Ｐ型及
びＮ型のポリシリコンまたはアモルファスシリコンのゲ
ート電極をもつＬＤＤ型ＭＯＳとし、 ■ＣＭＯＳにおいて、ＰＭＯ８，ＮＭＯＳともそれらの
ゲート電極表面、ソースドレイン拡散領域表面に高融点
金属シリサイドを形成している。
インバータ、ＮＡＮＤ、ＮＯＲなど）の出力端に、必要
に応じてＰＮＰ型バイポーラ素子及びＮＰＮ型バイポー
ラ素子が相補的にトーテムポール結合し配置され、 ■前記ＰＮＰ型バイポーラ素子、ＮＰＮ型バイポーラ素
子ともエミッタ電極は、ポリシリコンまたはアモルファ
スシリコンにより形成され、■前記ＰＮＰ型バイポーラ
素子及びＮＰＮ型バイポーラ素子のエミッタ電極表面、
ベース拡散領域表面、コレクタ電極表面を高融点金属シ
リサイドにより覆い、 ■前記ＰＮＰ型バイポーラ素子及びＮＰＮ型バイポーラ
素子のベース拡散深さを０．４−以下とし、 ■ＣＭＯＳにおけるＰＭＯＳ及びＮＭＯＳが夫々Ｐ型及
びＮ型のポリシリコンまたはアモルファスシリコンのゲ
ート電極をもつＬＤＤ型ＭＯＳとし、 ■ＣＭＯＳにおいて、ＰＭＯ８，ＮＭＯＳともそれらの
ゲート電極表面、ソースドレイン拡散領域表面に高融点
金属シリサイドを形成している。
以上（１）〜（６）から構成されていることを特徴とす
る半導体装置である。
る半導体装置である。
［作用］
本発明は、基本的には第４図に示す従来のＢｉ−ＣＭＯ
Ｓインバータ中のＮ Ｐ Ｎ （２）をＰＮＰ型のバイ
ポーラ素子により置換したものである。
Ｓインバータ中のＮ Ｐ Ｎ （２）をＰＮＰ型のバイ
ポーラ素子により置換したものである。
それにより、出力は第１図に示す如く、ＮＰＨのエミッ
タとＰＮＰのエミッタにより構成され、双方バイポーラ
のコレクタはＮＰＮ型がＶｃｃ。
タとＰＮＰのエミッタにより構成され、双方バイポーラ
のコレクタはＮＰＮ型がＶｃｃ。
ＰＮＰ型がＧＮＤに固定される。
従って、素子分離は第２図の本発明のデバイス構造に示
す様に、Ｐ ｖｅｌ ｌ、 Ｎ ｗｅｌｌの接合だけで
済み、素子分離中が大きく改善される。
す様に、Ｐ ｖｅｌ ｌ、 Ｎ ｗｅｌｌの接合だけで
済み、素子分離中が大きく改善される。
また一般にＰＮＰバイポーラは、ＮＰＮのバイポーラに
比べ高周波特性に劣るため、本発明で対象とする様な高
速なり１−ＣＭＯＳ論理回路においては不適とされるが
、本発明においては、ＰＮＰバイポーラ素子に、半導体
例えばポリシリコンにより構成されるエミッタ電極を用
いエミッタ面積を縮小化し、寄生容量を減らしている。
比べ高周波特性に劣るため、本発明で対象とする様な高
速なり１−ＣＭＯＳ論理回路においては不適とされるが
、本発明においては、ＰＮＰバイポーラ素子に、半導体
例えばポリシリコンにより構成されるエミッタ電極を用
いエミッタ面積を縮小化し、寄生容量を減らしている。
またベース拡散層表面及びエミッタ電極表面には、半導
体と高融点金属化合物が構成され、低抵抗化が可能にな
っており、寄生抵抗も減らされている。
体と高融点金属化合物が構成され、低抵抗化が可能にな
っており、寄生抵抗も減らされている。
さらにＰＮＰ型バイポーラのベースにはＮ型の不純物が
、ＰＮＰ型バイポーラのベース層のＰ型不純物と同様、
０．４．ａ以下の接合を持つように形成され、真性ベー
ス幅を０．２１ＪＩ１１以下としており、高周波特性に
優れたＰＮＰバイポーラを提供している。
、ＰＮＰ型バイポーラのベース層のＰ型不純物と同様、
０．４．ａ以下の接合を持つように形成され、真性ベー
ス幅を０．２１ＪＩ１１以下としており、高周波特性に
優れたＰＮＰバイポーラを提供している。
またさらに、上述の様な高周波特性に優れたＰＮＰバイ
ポーラを付加することによる工程の増加については、６
ＭＯ８の構造を次ぎのような構造即ち、ＰＭＯＳ及びＮ
ＭＯＳのゲート構造を夫々Ｐ型及びＮ型のポリシリコン
またはアモルファスシリコンとすることにより、多くの
ＣＭＯＳ工程をＰＮＰ、ＮＰＮＰＮＰイポーラと共通化
することが出来、それにより、従来のＢｉ−ＣＭＯＳ工
程と比べてＰＮＰベース形成工程の一工程の増加にとど
めることが出来る。
ポーラを付加することによる工程の増加については、６
ＭＯ８の構造を次ぎのような構造即ち、ＰＭＯＳ及びＮ
ＭＯＳのゲート構造を夫々Ｐ型及びＮ型のポリシリコン
またはアモルファスシリコンとすることにより、多くの
ＣＭＯＳ工程をＰＮＰ、ＮＰＮＰＮＰイポーラと共通化
することが出来、それにより、従来のＢｉ−ＣＭＯＳ工
程と比べてＰＮＰベース形成工程の一工程の増加にとど
めることが出来る。
次に本発明の実施例について述べる。
［実施例］
第１図に本発明によるＢｉ−ＣＭＯＳインバータの説明
図、第２図に本発明におけるデバイス構造説明図、第３
図（ａ）〜（ｃ）に工程説明図を示す。
図、第２図に本発明におけるデバイス構造説明図、第３
図（ａ）〜（ｃ）に工程説明図を示す。
第２図及び第３図において、１はＰ″″基板、２はＮ
埋め込み層、３はＰ＋埋め込み層、４はＮ 型エピタキ
シャル層、５はＰｗｅｌｌ、 ６はＮｗｅｌｌ、 ７
はＰ型チャネルストッパー ８はＬＯＧＯ８，９はゲー
ト酸化膜、１０はＮ型ベース拡散層、１１はＰ型ベース
拡散層、１２ａはＮ＋ポリシリコン、１２ｂはＰ ポリ
シリコン、１３はＮ−拡散層、１４はＰ″″拡散層、１
５はサイドウオール、１６はＮ 拡散層、１７はＰ＋拡
散層。
埋め込み層、３はＰ＋埋め込み層、４はＮ 型エピタキ
シャル層、５はＰｗｅｌｌ、 ６はＮｗｅｌｌ、 ７
はＰ型チャネルストッパー ８はＬＯＧＯ８，９はゲー
ト酸化膜、１０はＮ型ベース拡散層、１１はＰ型ベース
拡散層、１２ａはＮ＋ポリシリコン、１２ｂはＰ ポリ
シリコン、１３はＮ−拡散層、１４はＰ″″拡散層、１
５はサイドウオール、１６はＮ 拡散層、１７はＰ＋拡
散層。
１８．１９はエミッタ拡散層、２０はＴ ＩＳ ｔ ２
＋２１はＳ ｉＯ２である。
＋２１はＳ ｉＯ２である。
まず第１図に基づき動作を説明する。
■入力器ｇｈ−” Ｌｏｗ（Ｖ ｃ ｃ −Ｇ Ｎ Ｄ
）のとき第１図のＣＭＯＳ部のＰ Ｍ ＯＳ （１）
、（２）がＯＮし、Ｎ Ｍ ＯＳ （１）、（２）がＯ
ＦＦする。このときＮＰ Ｎ （１）のベースにＰ Ｍ
ＯＳ （１）を介してベース電流が流れ、Ｎ Ｐ Ｎ
（１）がＯＮする。
）のとき第１図のＣＭＯＳ部のＰ Ｍ ＯＳ （１）
、（２）がＯＮし、Ｎ Ｍ ＯＳ （１）、（２）がＯ
ＦＦする。このときＮＰ Ｎ （１）のベースにＰ Ｍ
ＯＳ （１）を介してベース電流が流れ、Ｎ Ｐ Ｎ
（１）がＯＮする。
それと同時に、Ｐ Ｎ Ｐ （１）のベース中の過剰な
電子がＰ Ｍ ＯＳ （２）を通してＶｃｃに引き抜か
れスイッチング時に起こるＮＰＮ（１）、ＰＮＰ（１）
を流れる貫通電流を防いでいる。
電子がＰ Ｍ ＯＳ （２）を通してＶｃｃに引き抜か
れスイッチング時に起こるＮＰＮ（１）、ＰＮＰ（１）
を流れる貫通電流を防いでいる。
この状態ではＮＭＯＳ（１）はＯＦＦしているため、Ｐ
Ｎ Ｐ （１）にベース電流は流れず、従ってＰＮ
Ｐ （１）は０ＦＦＬ、Ｎ Ｐ Ｎ （１）により出力
端子が（Ｖｃｃ−Ｖｂｅ：エミッター、ベース接合電位
）に充電され、出力が旧ｇｈ状態となる。
Ｎ Ｐ （１）にベース電流は流れず、従ってＰＮ
Ｐ （１）は０ＦＦＬ、Ｎ Ｐ Ｎ （１）により出力
端子が（Ｖｃｃ−Ｖｂｅ：エミッター、ベース接合電位
）に充電され、出力が旧ｇｈ状態となる。
■入力Ｌｏｗ−＊旧ｇｈ（ＧＮＤ →Ｖｃｃ）のとき第
１図のＣＭＯ８部のＰ Ｍ ＯＳ （１）、（２）がＯ
ＦＦし、Ｎ Ｍ ＯＳ （１）、（２）がＯＮする。
１図のＣＭＯ８部のＰ Ｍ ＯＳ （１）、（２）がＯ
ＦＦし、Ｎ Ｍ ＯＳ （１）、（２）がＯＮする。
このときＰ Ｎ Ｐ （１）のベースにＮＭＯＳ（Ｌ）
を介してベース電流が流れ、Ｐ Ｎ Ｐ （１）がＯＮ
する。
を介してベース電流が流れ、Ｐ Ｎ Ｐ （１）がＯＮ
する。
それと同時に、Ｎ Ｐ Ｎ （１）のベース中の過剰な
正孔がＮＭＯＳ（２）を通してＧＮＤに引き抜かれスイ
ッチング時に起こるＮＰＮ（１）、ＰＮＰ（１）を流れ
る貫通電流を防いでいる。
正孔がＮＭＯＳ（２）を通してＧＮＤに引き抜かれスイ
ッチング時に起こるＮＰＮ（１）、ＰＮＰ（１）を流れ
る貫通電流を防いでいる。
この状態ではＰＭＯＳ（１）はＯＦＦしており、Ｎ Ｐ
Ｎ （１）にベース電流は流れず、従ってＮＰＮ（１
）は０ＦＦＬ、Ｐ Ｎ Ｐ （１）により出力端子が（
ＧＮＤ＋Ｖｂ ｅ）に充電され、出力がＬｏｗ状態とな
る。
Ｎ （１）にベース電流は流れず、従ってＮＰＮ（１
）は０ＦＦＬ、Ｐ Ｎ Ｐ （１）により出力端子が（
ＧＮＤ＋Ｖｂ ｅ）に充電され、出力がＬｏｗ状態とな
る。
これらの動作においては、出力端を充電するスピードは
Ｎ Ｐ Ｎ （１）及びＰ Ｎ Ｐ （１）の高周波特
性によっており、高速動作のためには、高周波特性の優
れたバイポーラ、特にＰＮＰバイポーラ構造を取ってお
く必要がある。
Ｎ Ｐ Ｎ （１）及びＰ Ｎ Ｐ （１）の高周波特
性によっており、高速動作のためには、高周波特性の優
れたバイポーラ、特にＰＮＰバイポーラ構造を取ってお
く必要がある。
次に本発明の半導体の製造工程を順を追って説明する。
第３図（ａ）〜（ｃ）に工程説明図を示す。
まず、第３図（ａ）に示す様に、通常のＢ ｉ−ＣＭＯ
８流動工程と同様に、 （ａ）工程 ■Ｐ 基板１中にＮ 埋め込み層２． Ｐ 埋め込み
層３の形成を行う。
８流動工程と同様に、 （ａ）工程 ■Ｐ 基板１中にＮ 埋め込み層２． Ｐ 埋め込み
層３の形成を行う。
■Ｎ エピタキシャル層４を１．２−堆積する。
■Ｐ ｖｅｌ１５ 、 Ｎ ｖｅｌ１６の形成を行う。
■所望の位置に、Ｐ型チャネルストッパー７゜ＬＯＧＯ
３８を約７０００人形成する。
３８を約７０００人形成する。
■ゲート酸化膜９を２００人形成する。
■その後、ＰＮＰバイポーラのベース拡散層形成領域に
Ｎ型の不純物を０．４１Ｊｍ以下の接合を持つようにＮ
型不純物を導入し、Ｎ型ベース拡散層１０を形成する。
Ｎ型の不純物を０．４１Ｊｍ以下の接合を持つようにＮ
型不純物を導入し、Ｎ型ベース拡散層１０を形成する。
■ＮＰＮバイポーラのベース拡散層形成領域にＰ型の不
純物を０．４μｍ以下の接合を持つようにＰ型不純物を
導入し、Ｐ型ベース拡散層１１を形成する。
純物を０．４μｍ以下の接合を持つようにＰ型不純物を
導入し、Ｐ型ベース拡散層１１を形成する。
■エミッタ拡散領域となる部分のゲート酸化膜９をエツ
チングする。
チングする。
（ｂ）工程
第３図（ｂ）に示す様に、
■ポリシリコン１２を４０００人堆積し、所望のパター
ンになるようにエツチングする。
ンになるようにエツチングする。
■その後、ＮＭＯＳ側のソースドレインにＬＤＤ構造の
ためのＮ−拡散領域１３、ＰＭＯＳ側のソースドレイン
にＬＤＤ構造のためのＰ−拡散領域１４を形成する。
ためのＮ−拡散領域１３、ＰＭＯＳ側のソースドレイン
にＬＤＤ構造のためのＰ−拡散領域１４を形成する。
■ソノ後、ＣＶ Ｄ Ｓ ｉＯ２膜を約５０００人堆積
し、エッチバックを行うことによりポリシリコン１２の
側壁にサイドウオール１５を形成する。
し、エッチバックを行うことによりポリシリコン１２の
側壁にサイドウオール１５を形成する。
■ＮＭＯＳのソースドレイン及びＮＰＮバイポーラのコ
レクタ領域にＮ 拡散層１６をイオン注入により形成す
る。
レクタ領域にＮ 拡散層１６をイオン注入により形成す
る。
このとき、ＮＭＯ８のゲートポリシリコン、ＮＰＮのバ
イポーラのエミッタ電極ポリシリコンにも同時にＮ＋不
純物が導入される。
イポーラのエミッタ電極ポリシリコンにも同時にＮ＋不
純物が導入される。
■ＰＭＯ５のソースドレイン及びＰＮＰバイポーラのコ
レクタ領域にＰ 拡散層１７をイオン注入により形成す
る。
レクタ領域にＰ 拡散層１７をイオン注入により形成す
る。
このとき、ＰＭＯＳのゲートポリシリコン、ＰＮＰのバ
イポーラのエミッタ電極ポリシリコンにも同時にＰ 不
純物が導入される。
イポーラのエミッタ電極ポリシリコンにも同時にＰ 不
純物が導入される。
■Ｎ＋拡散層１６．Ｐ＋拡散層１７の再結晶化。
活性化のためのアニールを行う。
このときＮ’ＰＮバイポーラ及びＰＮＰバイポーラのエ
ミッタ電極ポリシリコンよりそれぞれＮ型不純物、Ｐ型
不純物が基板に拡散し、エミッタ拡散層１８．１９が形
成される。
ミッタ電極ポリシリコンよりそれぞれＮ型不純物、Ｐ型
不純物が基板に拡散し、エミッタ拡散層１８．１９が形
成される。
（ｃ）工程
第３図（ｅ）に示す様に、
■Ｎ＋拡散層１６上、Ｐ＋拡散層１７上、及びポリシリ
コン１２上のＳｉＯ２膜を除去し、Ｔｉをスパッタする
。
コン１２上のＳｉＯ２膜を除去し、Ｔｉをスパッタする
。
その後シリサイド化のアニールを７００℃程度で行い、
Ｎ 拡散層１６上、Ｐ＋拡散層上、及びポリシリコン上
にＴ ｉＳ ｉ ２２０を形成する。
Ｎ 拡散層１６上、Ｐ＋拡散層上、及びポリシリコン上
にＴ ｉＳ ｉ ２２０を形成する。
■その後、アンモニア水と過酸化水素水の混合液により
、絶縁物上のＴｉを除去する。
、絶縁物上のＴｉを除去する。
その後は通常のＢｉ−ＣＭＯＳ工程に従い、配線工程を
経て終了する。
経て終了する。
本発明の、半導体装置は以上の工程に従って製造される
が本実施例に限定されない。
が本実施例に限定されない。
［発明の効果］
本発明の半導体装置によれば、以下のような効果が得ら
れる。
れる。
■高周波特性に優れたＰＮＰバイポーラにより、従来と
変らないか又はさらに高速な特性を持ちながら、前述の
様に素子分離幅を充分縮小した高集積なりｉ−ＣＭＯ８
半導体装置を提供し得る。
変らないか又はさらに高速な特性を持ちながら、前述の
様に素子分離幅を充分縮小した高集積なりｉ−ＣＭＯ８
半導体装置を提供し得る。
■さらに本発明においては、ＰＭＯＳについてはＰ型半
導体＋（半導体と高融点金属の化合物）のゲートを持つ
、ＬＤＤ型ＭＯＳ、ＮＭＯ８についてはＮ型半導体＋（
半導体と高融点金属の化合物）のゲートを持つ、ＬＤＤ
型ＭＯＳとすることにより、前述したような高周波特性
に優れたＰＮＰバイポーラ構造を付加しても、従来に比
べて一工程（ＰＮＰベース形成工程）の増加にとどめる
ことが出来る。
導体＋（半導体と高融点金属の化合物）のゲートを持つ
、ＬＤＤ型ＭＯＳ、ＮＭＯ８についてはＮ型半導体＋（
半導体と高融点金属の化合物）のゲートを持つ、ＬＤＤ
型ＭＯＳとすることにより、前述したような高周波特性
に優れたＰＮＰバイポーラ構造を付加しても、従来に比
べて一工程（ＰＮＰベース形成工程）の増加にとどめる
ことが出来る。
■また本発明の高周波特性の優れたＰＮＰバイポーラは
上述したＢｉ−ＣＭＯＳ論理回路に使われるばかりでな
く、ＴＴＬ入力回路等にも使用することにより、良好な
入力特性を得ることが出来る。
上述したＢｉ−ＣＭＯＳ論理回路に使われるばかりでな
く、ＴＴＬ入力回路等にも使用することにより、良好な
入力特性を得ることが出来る。
第１図は本発明におけるＢｉ−ＣＭＯＳインバータの回
路説明図、第２図は本発明におけるデバイス構造説明図
、第３図（ａ）〜（ｃ）は従来半導体装置の製造工程説
明図、第４図は従来のＢｉ−ＣＭＯＳインバータの回路
説明図、第５図は従来のデバイス構造説明図である。 図において、１：Ｐ−基板、２：Ｎ＋埋め込み層８３：
Ｐ＋埋め込み層、４：Ｎ 型エピタキシャル層、 ５
： Ｐｖｅｌｌ、 ６ ： Ｎｖｅｌｌ、 ７
： Ｐ型チャネルストッパー、８ ： ＬＯＣＯ３，９
：ゲート酸化膜、１０：Ｎ−型ベース拡散層、１１；Ｐ
型ベース拡散層、１２ａ：Ｎ＋ポリシリコニ／、１２ｂ
：Ｐ＋ポリシリコン、１３：Ｎ−拡散層、１４：Ｐ−拡
散層、１５；サイドウオール、１６：Ｎ”拡散層、１７
：Ｐ＋拡散層、１８，１９：エミッタ電極、２０：Ｔｉ
Ｓｉ 、２１：５ｔＯ２゜尚各図中間−符号は同−又
は相当部分を示す。
路説明図、第２図は本発明におけるデバイス構造説明図
、第３図（ａ）〜（ｃ）は従来半導体装置の製造工程説
明図、第４図は従来のＢｉ−ＣＭＯＳインバータの回路
説明図、第５図は従来のデバイス構造説明図である。 図において、１：Ｐ−基板、２：Ｎ＋埋め込み層８３：
Ｐ＋埋め込み層、４：Ｎ 型エピタキシャル層、 ５
： Ｐｖｅｌｌ、 ６ ： Ｎｖｅｌｌ、 ７
： Ｐ型チャネルストッパー、８ ： ＬＯＣＯ３，９
：ゲート酸化膜、１０：Ｎ−型ベース拡散層、１１；Ｐ
型ベース拡散層、１２ａ：Ｎ＋ポリシリコニ／、１２ｂ
：Ｐ＋ポリシリコン、１３：Ｎ−拡散層、１４：Ｐ−拡
散層、１５；サイドウオール、１６：Ｎ”拡散層、１７
：Ｐ＋拡散層、１８，１９：エミッタ電極、２０：Ｔｉ
Ｓｉ 、２１：５ｔＯ２゜尚各図中間−符号は同−又
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 Ｂｉ−ＣＭＯＳ半導体において、 （１）ＣＭＯＳにより構成され、一論理回路単位の出力
端に、必要に応じてＰＮＰ型バイポーラ素子及びＮＰＮ
型バイポーラ素子が相補的にトーテムポール結合し、配
置され、 （２）前記ＰＮＰ型バイポーラ素子、ＮＰＮ型バイポー
ラ素子ともエミッタ電極は、ポリシリコンまたはアモル
ファスシリコンにより形成され、（３）前記ＰＮＰ型バ
イポーラ素子及びＮＰＮ型バイポーラ素子のエミッタ電
極表面、ベース拡散領域表面、コレクタ電極表面を高融
点金属シリサイドにより覆い、 （４）前記ＰＮＰ型バイポーラ素子及びＮＰＮ型バイポ
ーラ素子のベース拡散深さを０．４μｍ以下とし、 （５）ＣＭＯＳにおけるＰＭＯＳ及びＮＭＯＳが夫々Ｐ
型及びＮ型のポリシリコンまたはアモルファスシリコン
のゲート電極をもつＬＤＤ型ＭＯＳとし、 （６）ＣＭＯＳにおいて、ＰＭＯＳ、ＮＭＯＳともそれ
らのゲート電極表面、ソースドレイン拡散領域表面に高
融点金属シリサイドを形成している。 以上（１）〜（６）から構成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19613188A JPH0245972A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19613188A JPH0245972A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245972A true JPH0245972A (ja) | 1990-02-15 |
Family
ID=16352756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19613188A Pending JPH0245972A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245972A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442968A (ja) * | 1990-06-06 | 1992-02-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5920107A (en) * | 1996-04-25 | 1999-07-06 | Nec Corporation | Semiconductor integrated circuit device with high integration density |
| US6180957B1 (en) | 1993-07-26 | 2001-01-30 | Seiko Epson Corporation | Thin-film semiconductor device, and display system using the same |
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072255A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| JPS6395654A (ja) * | 1986-10-09 | 1988-04-26 | Nec Corp | ＢｉＣＭＯＳ集積回路 |
| JPS63179564A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
-
1988
- 1988-08-08 JP JP19613188A patent/JPH0245972A/ja active Pending
Patent Citations (3)
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| US6808965B1 (en) | 1993-07-26 | 2004-10-26 | Seiko Epson Corporation | Methodology for fabricating a thin film transistor, including an LDD region, from amorphous semiconductor film deposited at 530° C. or less using low pressure chemical vapor deposition |
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| US5920107A (en) * | 1996-04-25 | 1999-07-06 | Nec Corporation | Semiconductor integrated circuit device with high integration density |
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