JP3077742B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3077742B2 JP3077742B2 JP09047878A JP4787897A JP3077742B2 JP 3077742 B2 JP3077742 B2 JP 3077742B2 JP 09047878 A JP09047878 A JP 09047878A JP 4787897 A JP4787897 A JP 4787897A JP 3077742 B2 JP3077742 B2 JP 3077742B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried layer
- semiconductor device
- conductivity type
- bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 105
- 238000009792 diffusion process Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 101100461812 Arabidopsis thaliana NUP96 gene Proteins 0.000 description 1
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタとＣＭＯＳデバイスとを備えた半導体装置及びそ
の製造方法に関する。
ジスタとＣＭＯＳデバイスとを備えた半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】一般に、この種の半導体装置は、Ｎチャ
ンネルトランジスタ及びＰチャンネルトランジスタとを
組み合わせたＣＭＯＳデバイスと、高速で動作するバイ
ポーラトランジスタとによって構成され、Ｂｉ−ＣＭＯ
Ｓ型の半導体装置と呼ばれている。このＢｉ−ＣＭＯＳ
型の半導体装置では、小面積で、しかも、比較的小さな
電流でスイッチング動作するＣＭＯＳデバイスの特徴
と、高速動作可能なバイポーラトランジスタの特徴を有
効に生かすことができる。
ンネルトランジスタ及びＰチャンネルトランジスタとを
組み合わせたＣＭＯＳデバイスと、高速で動作するバイ
ポーラトランジスタとによって構成され、Ｂｉ−ＣＭＯ
Ｓ型の半導体装置と呼ばれている。このＢｉ−ＣＭＯＳ
型の半導体装置では、小面積で、しかも、比較的小さな
電流でスイッチング動作するＣＭＯＳデバイスの特徴
と、高速動作可能なバイポーラトランジスタの特徴を有
効に生かすことができる。
【０００３】このような半導体装置は、ＴＴＬ（Ｔｒａ
ｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）
回路、及び、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）回路とを含む回路として、集積化される
ことがある。このような半導体装置では、ＴＴＬ回路
は、バイポーラトランジスタのみで構成されるものと、
ＣＭＯＳデバイスとバイポーラトランジスタとの組合わ
せにより構成されるものとがある。一般に、後者をＢｉ
−ＣＭＯＳ型ＴＴＬ回路という。一方、ＥＣＬ回路はバ
イポーラトランジスタによって構成されることがある。
ｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）
回路、及び、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）回路とを含む回路として、集積化される
ことがある。このような半導体装置では、ＴＴＬ回路
は、バイポーラトランジスタのみで構成されるものと、
ＣＭＯＳデバイスとバイポーラトランジスタとの組合わ
せにより構成されるものとがある。一般に、後者をＢｉ
−ＣＭＯＳ型ＴＴＬ回路という。一方、ＥＣＬ回路はバ
イポーラトランジスタによって構成されることがある。
【０００４】通常、ＴＴＬ回路とＥＣＬ回路とを含む半
導体装置には、互いに異なる電源電圧が印加されてい
る。例えば、ＴＴＬ回路の２本の電源線には、それぞれ
３．３Ｖ及び接地電位が与えられ、他方、ＥＣＬ回路の
２本の電源線には、３．３Ｖの電圧及び−２Ｖの電圧が
印加される場合がある。この場合、３．３Ｖの電源線を
ＴＴＬ及びＥＣＬ回路で共通に使用し、他の接地電位及
び−２Ｖの電源線をＴＴＬ及びＥＣＬ回路に対して個別
に配置されている。
導体装置には、互いに異なる電源電圧が印加されてい
る。例えば、ＴＴＬ回路の２本の電源線には、それぞれ
３．３Ｖ及び接地電位が与えられ、他方、ＥＣＬ回路の
２本の電源線には、３．３Ｖの電圧及び−２Ｖの電圧が
印加される場合がある。この場合、３．３Ｖの電源線を
ＴＴＬ及びＥＣＬ回路で共通に使用し、他の接地電位及
び−２Ｖの電源線をＴＴＬ及びＥＣＬ回路に対して個別
に配置されている。
【０００５】また、ＴＴＬ回路及びＥＣＬ回路を含む半
導体装置をチップ上に集積化して配列する場合、ＴＴＬ
回路と、ＥＣＬ回路には、互いに異なる電源電圧が供給
されているから、ＴＴＬ回路とＥＣＬ回路とは、電気的
な絶縁されていることが必要である。また、ＴＴＬ回路
をＣＭＯＳデバイスとバイポーラトランジスタの組合わ
せによって構成したことによって、両デバイス間も、相
互に電気的に絶縁されていることが必要である。
導体装置をチップ上に集積化して配列する場合、ＴＴＬ
回路と、ＥＣＬ回路には、互いに異なる電源電圧が供給
されているから、ＴＴＬ回路とＥＣＬ回路とは、電気的
な絶縁されていることが必要である。また、ＴＴＬ回路
をＣＭＯＳデバイスとバイポーラトランジスタの組合わ
せによって構成したことによって、両デバイス間も、相
互に電気的に絶縁されていることが必要である。
【０００６】ＴＴＬ回路及びＥＣＬ回路との間の電気的
な絶縁が不完全な場合、或いは、ＴＴＬ回路内のＣＭＯ
Ｓデバイスとバイポーラトランジスタとの間の電気的絶
縁が不完全な場合、一方の回路或いはデバイスで発生し
たノイズが、他方の回路或いはデバイスの動作に悪影響
を及ぼしてしまう。
な絶縁が不完全な場合、或いは、ＴＴＬ回路内のＣＭＯ
Ｓデバイスとバイポーラトランジスタとの間の電気的絶
縁が不完全な場合、一方の回路或いはデバイスで発生し
たノイズが、他方の回路或いはデバイスの動作に悪影響
を及ぼしてしまう。
【０００７】いずれにしても、ＣＭＯＳデバイス及びバ
イポーラトランジスタを含む半導体集積回路では、一導
電型の半導体基板上に形成されたエピタキシャル層に、
ＣＭＯＳデバイスを形成するＣＭＯＳ領域と、バイポー
ラデバイスを形成するバイポーラ領域とが、相互に隣接
して配置されている。
イポーラトランジスタを含む半導体集積回路では、一導
電型の半導体基板上に形成されたエピタキシャル層に、
ＣＭＯＳデバイスを形成するＣＭＯＳ領域と、バイポー
ラデバイスを形成するバイポーラ領域とが、相互に隣接
して配置されている。
【０００８】また、バイポーラ領域と、ＣＭＯＳ領域と
は、電気的に完全に絶縁されている必要があるため、互
いに隣接するＣＭＯＳ領域とバイポーラ領域との間に
は、両領域を相互に絶縁するためのＰウェル領域及びＮ
ウェル領域が設けられており、これらＰウェル領域及び
Ｎウェル領域によって、いずれか一方の領域を島状に絶
縁分離する構成が採用されている。これらＰウェル領域
及びＮウェル領域との組合わせは、以下絶縁領域と呼ば
れる。
は、電気的に完全に絶縁されている必要があるため、互
いに隣接するＣＭＯＳ領域とバイポーラ領域との間に
は、両領域を相互に絶縁するためのＰウェル領域及びＮ
ウェル領域が設けられており、これらＰウェル領域及び
Ｎウェル領域によって、いずれか一方の領域を島状に絶
縁分離する構成が採用されている。これらＰウェル領域
及びＮウェル領域との組合わせは、以下絶縁領域と呼ば
れる。
【０００９】
【発明が解決しようとする課題】このように、ＣＭＯＳ
領域と、バイポーラ領域とを平面的に設けられた絶縁領
域によって絶縁した場合、Ｐウェル及びＮウェルとによ
り、二重に囲い込む構造のため、Ｂｉ−ＣＭＯＳ全体の
平面的な面積が拡大してしまい、集積化が低くなってし
まう。
領域と、バイポーラ領域とを平面的に設けられた絶縁領
域によって絶縁した場合、Ｐウェル及びＮウェルとによ
り、二重に囲い込む構造のため、Ｂｉ−ＣＭＯＳ全体の
平面的な面積が拡大してしまい、集積化が低くなってし
まう。
【００１０】ここで、特開平３−８０５６５号公報（以
下、引用例１と呼ぶ）には、ＰチャンネルＭＯＳトラン
ジスタ（以下、単に、ＮＭＯＳと呼ぶ）と、ＮＰＮバイ
ポーラトランジスタ（以下、単に、ＮＰＮトランジス
タ）とをＰウェルを介して隣接させた構成を有する半導
体装置が開示されているおり、ＮＭＯＳとＮＰＮトラン
ジスタとは、互いにＰウェルによって平面的に絶縁され
ている。また、引用例１では、ＮＭＯＳ領域及びＮＰＮ
トランジスタの下部に、低濃度のＮ型埋込層及び高濃度
の埋込層からなる２層の埋込層を設け、これによって、
ＮＰＮトランジスタにおける埋込層における寄生容量を
減少させ、信号伝達の遅延時間を短縮できる半導体装置
が示されている。
下、引用例１と呼ぶ）には、ＰチャンネルＭＯＳトラン
ジスタ（以下、単に、ＮＭＯＳと呼ぶ）と、ＮＰＮバイ
ポーラトランジスタ（以下、単に、ＮＰＮトランジス
タ）とをＰウェルを介して隣接させた構成を有する半導
体装置が開示されているおり、ＮＭＯＳとＮＰＮトラン
ジスタとは、互いにＰウェルによって平面的に絶縁され
ている。また、引用例１では、ＮＭＯＳ領域及びＮＰＮ
トランジスタの下部に、低濃度のＮ型埋込層及び高濃度
の埋込層からなる２層の埋込層を設け、これによって、
ＮＰＮトランジスタにおける埋込層における寄生容量を
減少させ、信号伝達の遅延時間を短縮できる半導体装置
が示されている。
【００１１】しかしながら、引用例１は、ＮＭＯＳ領域
とＮＰＮトランジスタとの間には、Ｐウェルが設けられ
ており、このＰウェルによって、ＮＭＯＳ領域とＮＰＮ
トランジスタを絶縁分離している。したがって、この構
成によっても、Ｂｉ−ＣＯＭＳ半導体装置の面積を充分
に縮小することはできない。
とＮＰＮトランジスタとの間には、Ｐウェルが設けられ
ており、このＰウェルによって、ＮＭＯＳ領域とＮＰＮ
トランジスタを絶縁分離している。したがって、この構
成によっても、Ｂｉ−ＣＯＭＳ半導体装置の面積を充分
に縮小することはできない。
【００１２】また、特開昭６２−１７４９６５号公報
（以下、引用例２と呼ぶ）には、Ｂｉ−ＣＭＯＳ半導体
装置によって構成されたインバータ回路が開示されてい
る。引用例２には、Ｐ型基板上に、Ｎ＋型埋込層を介し
て設けられたＮ型エピタキシャル層に、ＰＭＯＳ及びＮ
ＰＮトランジスタを形成すると共に、Ｐ型基板上に、Ｐ
＋型埋込層を介して設けられたＰ形領域に、ＰＮＰトラ
ンジスタ及びＮＭＯＳとを形成した構成が示されてい
る。この構成では、Ｎ形エピタキシャル層領域及びＰ形
領域に、ＭＯＳ素子とバイポーラ素子とを混在させるこ
とができ、且つ、各領域内に配置されたＭＯＳ素子とバ
イポーラ素子とは、ドレイン領域とベース領域とを共用
でき、これによって、Ｂｉ−ＣＭＯＳ半導体装置の集積
度を上げることができる。
（以下、引用例２と呼ぶ）には、Ｂｉ−ＣＭＯＳ半導体
装置によって構成されたインバータ回路が開示されてい
る。引用例２には、Ｐ型基板上に、Ｎ＋型埋込層を介し
て設けられたＮ型エピタキシャル層に、ＰＭＯＳ及びＮ
ＰＮトランジスタを形成すると共に、Ｐ型基板上に、Ｐ
＋型埋込層を介して設けられたＰ形領域に、ＰＮＰトラ
ンジスタ及びＮＭＯＳとを形成した構成が示されてい
る。この構成では、Ｎ形エピタキシャル層領域及びＰ形
領域に、ＭＯＳ素子とバイポーラ素子とを混在させるこ
とができ、且つ、各領域内に配置されたＭＯＳ素子とバ
イポーラ素子とは、ドレイン領域とベース領域とを共用
でき、これによって、Ｂｉ−ＣＭＯＳ半導体装置の集積
度を上げることができる。
【００１３】しかしながら、引用例２に示されたＢｉ−
ＣＭＯＳ半導体装置は、特定の回路、即ち、インバータ
回路にだけ適用できる構成である。ＣＭＯＳデバイスと
バイポーラデバイスに、互いに異なる電源電圧が与えら
れている場合には、適用することが難しい。
ＣＭＯＳ半導体装置は、特定の回路、即ち、インバータ
回路にだけ適用できる構成である。ＣＭＯＳデバイスと
バイポーラデバイスに、互いに異なる電源電圧が与えら
れている場合には、適用することが難しい。
【００１４】更に、特公平７−４４２３１号公報（以
下、引用例３と呼ぶ）には、Ｂｉ−ＣＭＯＳ半導体集積
回路として、ＣＭＯＳデバイスから発生するノイズがバ
イポーラデバイスに影響を与えるのを防止するために、
ＣＭＯＳデバイス領域を島吊りする構成が開示されてい
る。具体的に言えば、引用例３は、ＣＭＯＳデバイス領
域と、バイポーラデバイス領域との間に、Ｐ形基板に達
するＰウェルを設け、これにより、両デバイス領域を絶
縁することを開示している。
下、引用例３と呼ぶ）には、Ｂｉ−ＣＭＯＳ半導体集積
回路として、ＣＭＯＳデバイスから発生するノイズがバ
イポーラデバイスに影響を与えるのを防止するために、
ＣＭＯＳデバイス領域を島吊りする構成が開示されてい
る。具体的に言えば、引用例３は、ＣＭＯＳデバイス領
域と、バイポーラデバイス領域との間に、Ｐ形基板に達
するＰウェルを設け、これにより、両デバイス領域を絶
縁することを開示している。
【００１５】しかしながら、引用例３の構成では、ＣＭ
ＯＳデバイス及びバイポーラデバイスを相互に絶縁分離
するために、Ｐウェル及びＮウェルを設ける領域が必要
となるため、前述した従来例と同様に、集積度の点で限
界があった。
ＯＳデバイス及びバイポーラデバイスを相互に絶縁分離
するために、Ｐウェル及びＮウェルを設ける領域が必要
となるため、前述した従来例と同様に、集積度の点で限
界があった。
【００１６】本発明の目的は、バイポーラデバイスとＣ
ＭＯＳデバイスとを含み、単一の電源電圧で動作するＴ
ＴＬ回路の集積度を上げることができる半導体装置を提
供することである。
ＭＯＳデバイスとを含み、単一の電源電圧で動作するＴ
ＴＬ回路の集積度を上げることができる半導体装置を提
供することである。
【００１７】本発明の他の目的は、互いに異なる電源電
圧が与えられるバイポーラデバイスとＭＯＳデバイスを
備えたＢｉ−ＣＭＯＳ半導体装置において、両デバイス
間のノイズを防止できる半導体装置を提供することであ
る。
圧が与えられるバイポーラデバイスとＭＯＳデバイスを
備えたＢｉ−ＣＭＯＳ半導体装置において、両デバイス
間のノイズを防止できる半導体装置を提供することであ
る。
【００１８】本発明の他の目的は、面積を縮小でき、集
積度を上昇させることができるＢｉ−ＣＭＯＳ半導体装
置を提供することである。
積度を上昇させることができるＢｉ−ＣＭＯＳ半導体装
置を提供することである。
【００１９】本発明の更に他の発明は、同一電位が与え
られるＭＯＳ素子と、バイポーラ素子との間の分離間隔
を縮小できるＢｉ−ＣＭＯＳ半導体装置を提供すること
である。
られるＭＯＳ素子と、バイポーラ素子との間の分離間隔
を縮小できるＢｉ−ＣＭＯＳ半導体装置を提供すること
である。
【００２０】本発明のより他の目的は、バイポーラ素子
とＣＭＯＳ素子とを含む種々の論理回路の組合わせに適
用できる半導体装置を提供することである。
とＣＭＯＳ素子とを含む種々の論理回路の組合わせに適
用できる半導体装置を提供することである。
【００２１】
【課題を解決するための手段】本発明によれば、Ｎチャ
ンネルＭＯＳ及びＰチャンネルＭＯＳトランジスタによ
って構成されたＣＭＯＳ領域と、少なくとも一つのバイ
ポーラトランジスタを有するバイポーラ領域とを備えた
半導体装置において、前記バイポーラ領域には、前記バ
イポーラトランジスタを構成する一導電型のコレクタ領
域が設けられており、前記ＣＭＯＳ領域は、前記コレク
タ領域に隣接すると共に、前記コレクタ領域とは逆導電
型の少なくとも一つの素子領域とを備え、前記ＣＭＯＳ
領域の素子領域と前記コレクタ領域との底部には、共
通、且つ、連続した前記一導電型の埋込層が形成されて
いる半導体装置が得られる。
ンネルＭＯＳ及びＰチャンネルＭＯＳトランジスタによ
って構成されたＣＭＯＳ領域と、少なくとも一つのバイ
ポーラトランジスタを有するバイポーラ領域とを備えた
半導体装置において、前記バイポーラ領域には、前記バ
イポーラトランジスタを構成する一導電型のコレクタ領
域が設けられており、前記ＣＭＯＳ領域は、前記コレク
タ領域に隣接すると共に、前記コレクタ領域とは逆導電
型の少なくとも一つの素子領域とを備え、前記ＣＭＯＳ
領域の素子領域と前記コレクタ領域との底部には、共
通、且つ、連続した前記一導電型の埋込層が形成されて
いる半導体装置が得られる。
【００２２】
【発明の実施の形態】以下、図面を参照して、本発明の
一実施の形態に係る半導体装置の構成を説明する。
一実施の形態に係る半導体装置の構成を説明する。
【００２３】図１を参照すると、本発明に係る半導体装
置における電源電圧の関係を説明するためのブロック図
が示されており、図示されているように、本発明に係る
半導体装置は、ＴＴＬ回路と、ＥＣＬ回路とを備えてい
る。ここで、ＥＣＬ回路には、高い電源電圧ＶDD（以
下、高電圧と呼ぶ）と、低い電源電圧ＶEE1 （以下、低
電圧と呼ぶ）が与えられており、他方、ＴＴＬ回路に
は、高電圧ＶDDと低電圧ＶEE1 との中間の電圧Ｖ
EE2 （以下、中間電圧と呼ぶ）が与えられている。
置における電源電圧の関係を説明するためのブロック図
が示されており、図示されているように、本発明に係る
半導体装置は、ＴＴＬ回路と、ＥＣＬ回路とを備えてい
る。ここで、ＥＣＬ回路には、高い電源電圧ＶDD（以
下、高電圧と呼ぶ）と、低い電源電圧ＶEE1 （以下、低
電圧と呼ぶ）が与えられており、他方、ＴＴＬ回路に
は、高電圧ＶDDと低電圧ＶEE1 との中間の電圧Ｖ
EE2 （以下、中間電圧と呼ぶ）が与えられている。
【００２４】具体的には、例えば、高電圧ＶDD、低電圧
ＶEE1 、及び、中間電圧ＶEE2 は、３．３、０、及び、
−２．０ボルトである。また、高電圧ＶDD、低電圧Ｖ
EE1 、及び、中間電圧ＶEE2 としては。それぞれ０、−
３．３、及び、−４．５ボルトが印加される場合もある
し、或いは、それぞれ０、−３．３、及び、−５．２ボ
ルトが印加される場合もある。
ＶEE1 、及び、中間電圧ＶEE2 は、３．３、０、及び、
−２．０ボルトである。また、高電圧ＶDD、低電圧Ｖ
EE1 、及び、中間電圧ＶEE2 としては。それぞれ０、−
３．３、及び、−４．５ボルトが印加される場合もある
し、或いは、それぞれ０、−３．３、及び、−５．２ボ
ルトが印加される場合もある。
【００２５】上記したように、ＴＴＬ回路とＥＣＬ回路
とには、異なる電源電圧が印加されている。
とには、異なる電源電圧が印加されている。
【００２６】ここで、ＥＣＬ回路は、バイポーラデバイ
スによって構成され、他方、ＴＴＬ回路は、ＣＭＯＳデ
バイスとバイポーラデバイスとの組合わせによって構成
される。
スによって構成され、他方、ＴＴＬ回路は、ＣＭＯＳデ
バイスとバイポーラデバイスとの組合わせによって構成
される。
【００２７】以下では、ＴＴＬ回路をバイポーラデバイ
スとＣＭＯＳデバイスとの組合わせによって構成した場
合について説明する。
スとＣＭＯＳデバイスとの組合わせによって構成した場
合について説明する。
【００２８】図２（ａ）及び（ｂ）を参照すると、本発
明に係る半導体装置の原理を説明するための平面図及び
断面図が示されている。ここでは、バイポーラデバイス
と、ＣＭＯＳデバイスとによって構成された半導体装置
が示されており、ここでは、これらバイポーラデバイス
とＣＭＯＳデバイスとにより、図３に示すようなＴＴＬ
回路を構成した場合が示されている。
明に係る半導体装置の原理を説明するための平面図及び
断面図が示されている。ここでは、バイポーラデバイス
と、ＣＭＯＳデバイスとによって構成された半導体装置
が示されており、ここでは、これらバイポーラデバイス
とＣＭＯＳデバイスとにより、図３に示すようなＴＴＬ
回路を構成した場合が示されている。
【００２９】図３に示されたＴＴＬ回路は、入力端子Ｉ
Ｎと出力端子ＯＵＴとを備え、且つ、３．３Ｖの電源電
圧ＶDDと接地電位ＧＮＤ（０Ｖ）との間に接続されてい
る。また、ＴＴＬ回路は、ＮＰＮトランジスタ１、ＮＭ
ＯＳ２、ＰＭＯＳ３、及び、ＮＭＯＳ４とによって構成
されている。この内、ＮＭＯＳ２、ＰＭＯＳ３、及び、
ＮＭＯＳ４のゲートは、入力端子ＩＮに共通に接続され
ると共に、ＰＭＯＳ３のドレイン及びＮＭＯＳ４のドレ
インは、ＮＰＮトランジスタ１のベースに共通に接続さ
れている。また、ＰＭＯＳ３のソースは、ＮＰＮトラン
ジスタ１のコレクタと共通に接続されており、ＮＰＮト
ランジスタ１のエミッタと、ＮＭＯＳ２のドレインは出
力端子ＯＵＴに共通に接続されている。更に、ＮＭＯＳ
２及びＮＭＯＳ４のソースには、接地電位が与えられて
いる。図３に示されたＴＴＬ回路は、ＮＰＮトランジス
タ１に隣接してＮＭＯＳ２及び４とを有している。
Ｎと出力端子ＯＵＴとを備え、且つ、３．３Ｖの電源電
圧ＶDDと接地電位ＧＮＤ（０Ｖ）との間に接続されてい
る。また、ＴＴＬ回路は、ＮＰＮトランジスタ１、ＮＭ
ＯＳ２、ＰＭＯＳ３、及び、ＮＭＯＳ４とによって構成
されている。この内、ＮＭＯＳ２、ＰＭＯＳ３、及び、
ＮＭＯＳ４のゲートは、入力端子ＩＮに共通に接続され
ると共に、ＰＭＯＳ３のドレイン及びＮＭＯＳ４のドレ
インは、ＮＰＮトランジスタ１のベースに共通に接続さ
れている。また、ＰＭＯＳ３のソースは、ＮＰＮトラン
ジスタ１のコレクタと共通に接続されており、ＮＰＮト
ランジスタ１のエミッタと、ＮＭＯＳ２のドレインは出
力端子ＯＵＴに共通に接続されている。更に、ＮＭＯＳ
２及びＮＭＯＳ４のソースには、接地電位が与えられて
いる。図３に示されたＴＴＬ回路は、ＮＰＮトランジス
タ１に隣接してＮＭＯＳ２及び４とを有している。
【００３０】図２（ａ）及び（ｂ）では、図３に示され
たＮＰＮトランジスタ１とＮＭＯＳ２とが集積回路化さ
れた場合の配置関係が示されている。尚、ＮＰＮトラン
ジスタ１とＮＭＯＳ４との配置関係も、図２と同様であ
るが、ここでは、ＮＰＮトランジスタ１とＮＭＯＳ２と
の配置関係が示されているものとして説明する。
たＮＰＮトランジスタ１とＮＭＯＳ２とが集積回路化さ
れた場合の配置関係が示されている。尚、ＮＰＮトラン
ジスタ１とＮＭＯＳ４との配置関係も、図２と同様であ
るが、ここでは、ＮＰＮトランジスタ１とＮＭＯＳ２と
の配置関係が示されているものとして説明する。
【００３１】図２（ａ）及び（ｂ）において、ＮＰＮト
ランジスタ１は、ＮＰＮトランジスタ領域１５に形成さ
れており、他方、ＣＭＯＳデバイスの一部を構成するＮ
ＭＯＳ２は、ＮＭＯＳ領域１６に設けられており、これ
ら両領域１５及び１６との間には、絶縁用のウェルは設
けられていない。したがって、両領域１５及び１６間の
平面的な間隔を著しく狭くすることができる。
ランジスタ１は、ＮＰＮトランジスタ領域１５に形成さ
れており、他方、ＣＭＯＳデバイスの一部を構成するＮ
ＭＯＳ２は、ＮＭＯＳ領域１６に設けられており、これ
ら両領域１５及び１６との間には、絶縁用のウェルは設
けられていない。したがって、両領域１５及び１６間の
平面的な間隔を著しく狭くすることができる。
【００３２】また、この例の場合、図３に示すように、
ＮＰＮトランジスタ１のコレクタには、高電圧ＶDDが与
えられ、ＮＭＯＳ２のソース側には、接地電位、即ち、
中間電圧EE2 が与えられている。
ＮＰＮトランジスタ１のコレクタには、高電圧ＶDDが与
えられ、ＮＭＯＳ２のソース側には、接地電位、即ち、
中間電圧EE2 が与えられている。
【００３３】図２（ｂ）に示すように、図示された半導
体装置は、Ｐ型基板２１と、当該Ｐ型基板２１内のＮＰ
Ｎトランジスタ領域１５及びＮＭＯＳ領域１６の両方に
跨がって、両領域の底部に形成された低濃度Ｎ−型の第
１の埋込層２２、第１の埋込層２２内のＮＰＮトランジ
スタ領域１５に形成されたＮ＋型の第２の埋込層２３、
及び、第１の埋込層２２内のＮＭＯＳ領域１６に形成さ
れたＰ＋型の第３の埋込層２４とを備えている。このう
ち、第２の埋込層２３は、一部ＮＰＮトランジスタ領域
１５の外側にも延在している。
体装置は、Ｐ型基板２１と、当該Ｐ型基板２１内のＮＰ
Ｎトランジスタ領域１５及びＮＭＯＳ領域１６の両方に
跨がって、両領域の底部に形成された低濃度Ｎ−型の第
１の埋込層２２、第１の埋込層２２内のＮＰＮトランジ
スタ領域１５に形成されたＮ＋型の第２の埋込層２３、
及び、第１の埋込層２２内のＮＭＯＳ領域１６に形成さ
れたＰ＋型の第３の埋込層２４とを備えている。このう
ち、第２の埋込層２３は、一部ＮＰＮトランジスタ領域
１５の外側にも延在している。
【００３４】一方、第３の埋込層２４の外側には、Ｎ＋
型の第４の埋込層２５が、第１の埋込層２２と部分的に
重なるように、形成されている。
型の第４の埋込層２５が、第１の埋込層２２と部分的に
重なるように、形成されている。
【００３５】上記したＰ型基板２１、第１〜第４の埋込
層２２乃至２５上には、Ｎ型エピタキシャル成長層（以
下、Ｎ型エピ層と呼ぶ）２６が形成されている。また、
Ｎ型エピ層２６内のＮＭＯＳ領域１６には、Ｐウェル２
７が形成されており、且つ、これらＮ型エピ層２６及び
Ｐウェル２７の周辺は、図２（ａ）に示すように、平面
的にはＮウェル２８によって囲まれている。この例で
は、Ｎウェル２８は図２（ａ）に示すように、第１の埋
込層２２と一部重なり、且つ、その外側に位置付けられ
る部分を有している。この結果、第１の埋込層２２はＮ
ウェル２８内で終端されていることになる。
層２２乃至２５上には、Ｎ型エピタキシャル成長層（以
下、Ｎ型エピ層と呼ぶ）２６が形成されている。また、
Ｎ型エピ層２６内のＮＭＯＳ領域１６には、Ｐウェル２
７が形成されており、且つ、これらＮ型エピ層２６及び
Ｐウェル２７の周辺は、図２（ａ）に示すように、平面
的にはＮウェル２８によって囲まれている。この例で
は、Ｎウェル２８は図２（ａ）に示すように、第１の埋
込層２２と一部重なり、且つ、その外側に位置付けられ
る部分を有している。この結果、第１の埋込層２２はＮ
ウェル２８内で終端されていることになる。
【００３６】ＮＰＮトランジスタ領域１５内には、Ｐ型
のベース領域３１及びＮ型のエミッタ領域３２が設けら
れており、この例では、エミッタ領域３２にエミッタ電
極３３が設けられている。この例の場合、エミッタ電極
３３はポリシリコンによって形成されている。
のベース領域３１及びＮ型のエミッタ領域３２が設けら
れており、この例では、エミッタ領域３２にエミッタ電
極３３が設けられている。この例の場合、エミッタ電極
３３はポリシリコンによって形成されている。
【００３７】他方、ＮＭＯＳ領域１６のＰウェル２７の
表面には、Ｎ型のドレイン領域３４、Ｎ型のソース領域
３５、及びＰ型のウェル電極領域３７が形成されてい
る。また、ＮＰＮトランジスタ領域１５のＮ型エピ層２
６の表面には、Ｎ＋型のコレクタ電極領域３６が設けら
れており、これらＮ型エピ層２６及びＮ＋型の電極領域
３６はＮＰＮトランジスタのコレクタ領域を形成してい
る。
表面には、Ｎ型のドレイン領域３４、Ｎ型のソース領域
３５、及びＰ型のウェル電極領域３７が形成されてい
る。また、ＮＰＮトランジスタ領域１５のＮ型エピ層２
６の表面には、Ｎ＋型のコレクタ電極領域３６が設けら
れており、これらＮ型エピ層２６及びＮ＋型の電極領域
３６はＮＰＮトランジスタのコレクタ領域を形成してい
る。
【００３８】この構成において、Ｎ型のエピ層２６及び
Ｐウェル２７によって形成されるＰＮ接合部分は絶縁分
離膜４１によって覆われており、且つ、他のＮウェル２
８等の表面も、フィールド酸化膜４２によって覆われて
いる。
Ｐウェル２７によって形成されるＰＮ接合部分は絶縁分
離膜４１によって覆われており、且つ、他のＮウェル２
８等の表面も、フィールド酸化膜４２によって覆われて
いる。
【００３９】図示された例の場合、ベース領域３１とド
レイン領域３４との間の絶縁分離膜４１の幅は、従来の
１／３程度に狭くすることができ、Ｐウェル及びＮウェ
ル等で分離する引用例３の場合に比較して、著しく狭く
できる。
レイン領域３４との間の絶縁分離膜４１の幅は、従来の
１／３程度に狭くすることができ、Ｐウェル及びＮウェ
ル等で分離する引用例３の場合に比較して、著しく狭く
できる。
【００４０】因みに、引用例３の場合、一般には１０μ
ｍ以上の絶縁分離領域幅が要求されるから、上記した本
発明に係る半導体装置は、集積度を引用例３に比較して
大幅に向上させることができる。
ｍ以上の絶縁分離領域幅が要求されるから、上記した本
発明に係る半導体装置は、集積度を引用例３に比較して
大幅に向上させることができる。
【００４１】また、図２に示された半導体装置におい
て、ＮＰＮトランジスタのコレクタ領域に高電圧ＶDDが
与えられ、ＮＭＯＳのソース電極には、中間電圧
ＶEE2 、即ち、接地電位が与えられているものとし、且
つ、Ｐ型基板２１にも、接地電位が印加されているもの
とする。
て、ＮＰＮトランジスタのコレクタ領域に高電圧ＶDDが
与えられ、ＮＭＯＳのソース電極には、中間電圧
ＶEE2 、即ち、接地電位が与えられているものとし、且
つ、Ｐ型基板２１にも、接地電位が印加されているもの
とする。
【００４２】この状態では、ＮＰＮトランジスタ１は、
第１の埋込層２２とＰ型基板２１とによって形成された
ＰＮ接合によって、Ｐ型基板２１から完全に分離されて
おり、他方、ＮＭＯＳもＰ型基板２１から完全に分離さ
れている。したがって、接地電位にあるＰ型基板２１か
らのノイズを遮断することができる。
第１の埋込層２２とＰ型基板２１とによって形成された
ＰＮ接合によって、Ｐ型基板２１から完全に分離されて
おり、他方、ＮＭＯＳもＰ型基板２１から完全に分離さ
れている。したがって、接地電位にあるＰ型基板２１か
らのノイズを遮断することができる。
【００４３】他方、ＮＰＮトランジスタ１のコレクタ電
極領域３６は、エピ層２６、第２の埋込層２３、及び、
第１の埋込層２２と同一の導電型であるから、コレクタ
電極領域３６は、第１の埋込層２２と電気的には接続さ
れた関係にあり、電源電圧ＶDDと同一の電位が第１の埋
込層２２に印加されていることになる。この状態で、Ｎ
ＭＯＳ２のソース領域３５が、図３に示されるように接
地され、且つ、コレクタ電極３３とＮＭＯＳ２のドレイ
ン領域３４とが、電気的に共通に接続されると、ＮＭＯ
Ｓ２からのノイズが、ＮＰＮトランジスタ１に加わるお
それがある。
極領域３６は、エピ層２６、第２の埋込層２３、及び、
第１の埋込層２２と同一の導電型であるから、コレクタ
電極領域３６は、第１の埋込層２２と電気的には接続さ
れた関係にあり、電源電圧ＶDDと同一の電位が第１の埋
込層２２に印加されていることになる。この状態で、Ｎ
ＭＯＳ２のソース領域３５が、図３に示されるように接
地され、且つ、コレクタ電極３３とＮＭＯＳ２のドレイ
ン領域３４とが、電気的に共通に接続されると、ＮＭＯ
Ｓ２からのノイズが、ＮＰＮトランジスタ１に加わるお
それがある。
【００４４】しかしながら、図３に示されたＴＴＬ回路
のＮＰＮトランジスタ１は、ディジタル的に動作し、ノ
イズに対して敏感なデバイス特性は要求されない。した
がって、同じＴＴＬ回路を構成するバイポーラデバイス
は、同じＴＴＬ回路を構成するＣＭＯＳからのノイズの
影響を実質上無視することができる。
のＮＰＮトランジスタ１は、ディジタル的に動作し、ノ
イズに対して敏感なデバイス特性は要求されない。した
がって、同じＴＴＬ回路を構成するバイポーラデバイス
は、同じＴＴＬ回路を構成するＣＭＯＳからのノイズの
影響を実質上無視することができる。
【００４５】図２（ａ）及び（ｂ）に示されように、Ｎ
ＰＮトランジスタ１とＮＭＯＳ２との間には、絶縁領域
としてのＰウェル及びＮウェルを設けない構成を取るこ
とによって、Ｐ型基板２１を接地した場合にも、Ｐ型基
板２１からのノイズを防止できると共に、バイポーラデ
バイスをディジタル動作させることにより、論理部を構
成するＣＭＯＳからノイズの影響を実質上なくすことが
できる。したがって、ＴＴＬ回路に必要な面積を大幅に
縮小できると言う利点がある。
ＰＮトランジスタ１とＮＭＯＳ２との間には、絶縁領域
としてのＰウェル及びＮウェルを設けない構成を取るこ
とによって、Ｐ型基板２１を接地した場合にも、Ｐ型基
板２１からのノイズを防止できると共に、バイポーラデ
バイスをディジタル動作させることにより、論理部を構
成するＣＭＯＳからノイズの影響を実質上なくすことが
できる。したがって、ＴＴＬ回路に必要な面積を大幅に
縮小できると言う利点がある。
【００４６】図４を参照すると、本発明の他の実施の形
態に係る半導体装置によって構成されるＴＴＬ回路５１
およびＥＣＬ回路５２の等価回路が示されている。図４
に示されたＴＴＬ回路５１は、図３と同様に、入力端子
ＩＮ、出力端子ＯＵＴ、ＮＰＮトランジスタ１、ＮＭＯ
Ｓ２、ＰＭＯＳ３、及び、ＮＭＯＳ４とを備え、これら
の素子は、３．３Ｖの電源電圧ＶDDが印加される第１の
電源端子（ＶDD端子）及び第２の電源端子（接地（０
Ｖ）端子）の間に接続されている。
態に係る半導体装置によって構成されるＴＴＬ回路５１
およびＥＣＬ回路５２の等価回路が示されている。図４
に示されたＴＴＬ回路５１は、図３と同様に、入力端子
ＩＮ、出力端子ＯＵＴ、ＮＰＮトランジスタ１、ＮＭＯ
Ｓ２、ＰＭＯＳ３、及び、ＮＭＯＳ４とを備え、これら
の素子は、３．３Ｖの電源電圧ＶDDが印加される第１の
電源端子（ＶDD端子）及び第２の電源端子（接地（０
Ｖ）端子）の間に接続されている。
【００４７】他方、ＥＣＬ回路５２は、電源電圧ＶDDが
与えられる第１の電源端子、第２の電源端子、及び、−
２Ｖの電圧が与えられる第３の電源端子とを備え、且
つ、互いにエミッタを共通に接続されたＮＰＮトランジ
スタ５及び６、両トランジスタ５及び６のエミッタに、
コレクタを接続されたＮＰＮトランジスタ７、及び、Ｎ
ＰＮトランジスタ５及び６のコレクタにそれぞれ接続さ
れた出力用トランジスタ８及び９とを有している。出力
用トランジスタ８及び９のエミッタは、それぞれ抵抗を
介して第２の電源端子に接続されており、且つ、ＮＰＮ
トランジスタ７のエミッタは第３の電源端子に、接続さ
れている。
与えられる第１の電源端子、第２の電源端子、及び、−
２Ｖの電圧が与えられる第３の電源端子とを備え、且
つ、互いにエミッタを共通に接続されたＮＰＮトランジ
スタ５及び６、両トランジスタ５及び６のエミッタに、
コレクタを接続されたＮＰＮトランジスタ７、及び、Ｎ
ＰＮトランジスタ５及び６のコレクタにそれぞれ接続さ
れた出力用トランジスタ８及び９とを有している。出力
用トランジスタ８及び９のエミッタは、それぞれ抵抗を
介して第２の電源端子に接続されており、且つ、ＮＰＮ
トランジスタ７のエミッタは第３の電源端子に、接続さ
れている。
【００４８】図４に示された等価回路を半導体集積回路
によって構成する場合、回路配置的にみれば、ＴＴＬ回
路５１のＮＰＮトランジスタ１は、当該ＴＴＬ回路５１
のＮＭＯＳ２またはＮＭＯＳ４に隣接して配置され、Ｅ
ＣＬ回路５２のＮＰＮトランジスタ５、６、及び７のい
ずれか一つに隣接して配置される。また、ＴＴＬ回路５
１のＮＭＯＳ２または４は、ＰＭＯＳ４に隣接して設け
られる。
によって構成する場合、回路配置的にみれば、ＴＴＬ回
路５１のＮＰＮトランジスタ１は、当該ＴＴＬ回路５１
のＮＭＯＳ２またはＮＭＯＳ４に隣接して配置され、Ｅ
ＣＬ回路５２のＮＰＮトランジスタ５、６、及び７のい
ずれか一つに隣接して配置される。また、ＴＴＬ回路５
１のＮＭＯＳ２または４は、ＰＭＯＳ４に隣接して設け
られる。
【００４９】このことを考慮すると、回路配置的にみれ
ば、ＥＣＬ回路５２のＮＰＮトランジスタ５、６、及び
７は等価な位置にあり、また、ＴＴＬ回路５１のＮＭＯ
Ｓ２及び４も、回路配置的には等価な位置にある。この
例では、ＴＴＬ回路５１のＮＭＯＳ４、及び、ＥＣＬ回
路５２のＮＰＮトランジスタ７が、それぞれＴＴＬ回路
５１のＮＰＮトランジスタ１に隣接して配置されるもの
とし、且つ、ＴＴＬ回路５１のＮＭＯＳ４には、ＰＭＯ
Ｓ３が隣接しているものとする。
ば、ＥＣＬ回路５２のＮＰＮトランジスタ５、６、及び
７は等価な位置にあり、また、ＴＴＬ回路５１のＮＭＯ
Ｓ２及び４も、回路配置的には等価な位置にある。この
例では、ＴＴＬ回路５１のＮＭＯＳ４、及び、ＥＣＬ回
路５２のＮＰＮトランジスタ７が、それぞれＴＴＬ回路
５１のＮＰＮトランジスタ１に隣接して配置されるもの
とし、且つ、ＴＴＬ回路５１のＮＭＯＳ４には、ＰＭＯ
Ｓ３が隣接しているものとする。
【００５０】図５を参照すると、上記したＮＰＮトラン
ジスタ１、ＮＭＯＳ４、ＰＭＯＳ３、及び、ＮＰＮトラ
ンジスタ７の配置及び接続関係が示されている。図５に
おいて、Ｐ型基板２１のＮＰＮトランジスタ１、ＮＭＯ
Ｓ４、及び、ＰＭＯＳ３の領域に亙って、低濃度Ｎ−の
第１の埋込層（ＮＢＬ２）２２が形成されている。ここ
で、図示された例では、第１の埋込層２２の右側端部
は、ＮＰＮトランジスタ７の領域に達していない。
ジスタ１、ＮＭＯＳ４、ＰＭＯＳ３、及び、ＮＰＮトラ
ンジスタ７の配置及び接続関係が示されている。図５に
おいて、Ｐ型基板２１のＮＰＮトランジスタ１、ＮＭＯ
Ｓ４、及び、ＰＭＯＳ３の領域に亙って、低濃度Ｎ−の
第１の埋込層（ＮＢＬ２）２２が形成されている。ここ
で、図示された例では、第１の埋込層２２の右側端部
は、ＮＰＮトランジスタ７の領域に達していない。
【００５１】ＮＰＮトランジスタ１及びＰＭＯＳ３の領
域内に位置する第１の埋込層２２には、それぞれＮ＋型
の第２の埋込層（ＮＢＬ２）２３が設けられており、第
２の埋込層２３の一端部は、第１の埋込層２２の端部と
一致している。この時、ＮＰＮトランジスタ７の領域に
も、第２の埋込層（ＮＢＬ２）２３が形成されている。
また、ＮＭＯＳ４の第１埋込層内には、Ｐ＋型の第３の
埋込層２４が設けられており、且つ、この第３の埋込層
２４の形成と同時に、ＮＰＮトランジスタ７の領域をも
囲むように、第４の埋込層２５が形成されている。
域内に位置する第１の埋込層２２には、それぞれＮ＋型
の第２の埋込層（ＮＢＬ２）２３が設けられており、第
２の埋込層２３の一端部は、第１の埋込層２２の端部と
一致している。この時、ＮＰＮトランジスタ７の領域に
も、第２の埋込層（ＮＢＬ２）２３が形成されている。
また、ＮＭＯＳ４の第１埋込層内には、Ｐ＋型の第３の
埋込層２４が設けられており、且つ、この第３の埋込層
２４の形成と同時に、ＮＰＮトランジスタ７の領域をも
囲むように、第４の埋込層２５が形成されている。
【００５２】上記した第１乃至第４の埋込層２２〜２５
の形成後、Ｐ型基板２１上には、Ｎ型エピタキシャル成
長層（以下、Ｎ型エピ層と呼ぶ）２６が設けられてい
る。ＮＰＮトランジスタ７領域内のＮＰＮトランジスタ
１との境界部分のＮ型エピ層２６には、Ｐウェル５０が
設けられると同時に、図２（ｂ）と同様に、ＮＭＯＳ４
のエピ層２６にも、Ｐウェル２７が形成されている。更
に、Ｐウェル２７に隣接したＰＭＯＳ３の領域には、Ｎ
ウェル２８が設けられている。
の形成後、Ｐ型基板２１上には、Ｎ型エピタキシャル成
長層（以下、Ｎ型エピ層と呼ぶ）２６が設けられてい
る。ＮＰＮトランジスタ７領域内のＮＰＮトランジスタ
１との境界部分のＮ型エピ層２６には、Ｐウェル５０が
設けられると同時に、図２（ｂ）と同様に、ＮＭＯＳ４
のエピ層２６にも、Ｐウェル２７が形成されている。更
に、Ｐウェル２７に隣接したＰＭＯＳ３の領域には、Ｎ
ウェル２８が設けられている。
【００５３】更に、ＮＭＯＳ４のＰウェル２７には、Ｎ
型のソース（Ｓ）及びドレイン（Ｄ）領域が形成される
と共にゲート（Ｇ）領域が設けられ、更に、第２の電源
端子（接地端子）に接続されるＰウェルが形成されてい
る。他方、ＰＭＯＳ３の領域には、Ｎ型のドレイン
（Ｄ）及びソース（Ｓ）領域が設けられると共にゲート
（Ｇ）領域が形成されており、更に、第１の電源端子
（ＶDD端子）に接続されるべきＮウェルが設けられてい
る。
型のソース（Ｓ）及びドレイン（Ｄ）領域が形成される
と共にゲート（Ｇ）領域が設けられ、更に、第２の電源
端子（接地端子）に接続されるＰウェルが形成されてい
る。他方、ＰＭＯＳ３の領域には、Ｎ型のドレイン
（Ｄ）及びソース（Ｓ）領域が設けられると共にゲート
（Ｇ）領域が形成されており、更に、第１の電源端子
（ＶDD端子）に接続されるべきＮウェルが設けられてい
る。
【００５４】一方、ＮＰＮトランジスタ１の領域には、
Ｐ型のベース領域（Ｂ）、Ｎ型のエミッタ領域が設けら
れており、且つ、Ｎ型エピ層２６内には、Ｎ＋型のコレ
クタ（Ｃ）のコンタクト領域が形成されている。また、
エミッタ領域には、エミッタ電極が設けられており、こ
れによって、ＮＰＮトランジスタ１のエミッタ（Ｅ）が
形成されている。
Ｐ型のベース領域（Ｂ）、Ｎ型のエミッタ領域が設けら
れており、且つ、Ｎ型エピ層２６内には、Ｎ＋型のコレ
クタ（Ｃ）のコンタクト領域が形成されている。また、
エミッタ領域には、エミッタ電極が設けられており、こ
れによって、ＮＰＮトランジスタ１のエミッタ（Ｅ）が
形成されている。
【００５５】図示されているように、ＮＭＯＳ４及びＰ
ＭＯＳ３のドレイン（Ｄ）はＮＰＮトランジスタ１のベ
ース（Ｂ）に接続され、且つ、ＮＭＯＳ４及びＰＭＯＳ
３のゲート（Ｇ）は共通に接続されて、ＴＴＬ回路５１
の入力端子ＩＮに接続されている。更に、ＰＭＯＳ３の
ソース（Ｓ）はそのＮウェルと共通に接続され、ＮＰＮ
トランジスタ１のコレクタ（Ｃ）と共に、第１の電源端
子（ＶDD端子）に連結されている。また、ＮＭＯＳ４の
ソース（Ｓ）はＰウェルと共に、第２の電源端子（接地
端子）ＧＮＤ２に結合されている。
ＭＯＳ３のドレイン（Ｄ）はＮＰＮトランジスタ１のベ
ース（Ｂ）に接続され、且つ、ＮＭＯＳ４及びＰＭＯＳ
３のゲート（Ｇ）は共通に接続されて、ＴＴＬ回路５１
の入力端子ＩＮに接続されている。更に、ＰＭＯＳ３の
ソース（Ｓ）はそのＮウェルと共通に接続され、ＮＰＮ
トランジスタ１のコレクタ（Ｃ）と共に、第１の電源端
子（ＶDD端子）に連結されている。また、ＮＭＯＳ４の
ソース（Ｓ）はＰウェルと共に、第２の電源端子（接地
端子）ＧＮＤ２に結合されている。
【００５６】ＥＣＬ回路５２を構成するＮＰＮトランジ
スタ７のエミッタ（Ｅ）とＰウェル５０とは、第３の電
源端子（−２Ｖ）に接続され、図４の回路が構成されて
いることが分かる。
スタ７のエミッタ（Ｅ）とＰウェル５０とは、第３の電
源端子（−２Ｖ）に接続され、図４の回路が構成されて
いることが分かる。
【００５７】図５において、Ｐ型基板２１は、電気的
に、第３の電源端子に接続され、−２Ｖの電圧が印加さ
れている。また、ＮＰＮトランジスタ７は、第２の埋込
層２３及びＮ型エピ層２６によって、Ｐウェル５０、埋
込層２５が電気的に接続されたＰ型基板２１から隔離さ
れた領域に形成されているから、ＮＰＮトランジスタ７
はＰ型基板２１から完全に絶縁された状態にあり、当該
ＮＰＮトランジスタ７からのノイズは生じない。同様
に、ＮＰＮトランジスタ１も、第１及び第２の埋込層２
２及び２３によって、−２Ｖの電圧が印加されるＰ型基
板２１から、電気的に絶縁されている。
に、第３の電源端子に接続され、−２Ｖの電圧が印加さ
れている。また、ＮＰＮトランジスタ７は、第２の埋込
層２３及びＮ型エピ層２６によって、Ｐウェル５０、埋
込層２５が電気的に接続されたＰ型基板２１から隔離さ
れた領域に形成されているから、ＮＰＮトランジスタ７
はＰ型基板２１から完全に絶縁された状態にあり、当該
ＮＰＮトランジスタ７からのノイズは生じない。同様
に、ＮＰＮトランジスタ１も、第１及び第２の埋込層２
２及び２３によって、−２Ｖの電圧が印加されるＰ型基
板２１から、電気的に絶縁されている。
【００５８】図５からも明らかなように、ＮＰＮトラン
ジスタ１とＮＭＯＳ４との間には、Ｐウェル及びＮウェ
ルのような絶縁領域が形成されておらず、ＮＰＮトラン
ジスタ１のコレクタ（Ｃ）領域とＮＭＯＳ４のＰウェル
２７とは、直接接合する形で隣接して設けられている。
ジスタ１とＮＭＯＳ４との間には、Ｐウェル及びＮウェ
ルのような絶縁領域が形成されておらず、ＮＰＮトラン
ジスタ１のコレクタ（Ｃ）領域とＮＭＯＳ４のＰウェル
２７とは、直接接合する形で隣接して設けられている。
【００５９】しかしながら、図示されたＮＰＮトランジ
スタ１のコレクタ（Ｃ）領域には、第１の電源端子から
３．３Ｖの電圧が印加されており、ＮＰＮトランジスタ
１に隣接したＮＭＯＳ４のＰウェルには第２の電源端子
から接地電位が与えられているから、ＮＰＮトランジス
タ１とＮＭＯＳ４との間には、ノイズは生じない。更
に、Ｐ型基板２１とＮＭＯＳ４のＰウェル２７との間に
は、第１の埋込層２２が設けられているから、Ｐ型基板
２１とＮＭＯＳ４との間のノイズも生じない。
スタ１のコレクタ（Ｃ）領域には、第１の電源端子から
３．３Ｖの電圧が印加されており、ＮＰＮトランジスタ
１に隣接したＮＭＯＳ４のＰウェルには第２の電源端子
から接地電位が与えられているから、ＮＰＮトランジス
タ１とＮＭＯＳ４との間には、ノイズは生じない。更
に、Ｐ型基板２１とＮＭＯＳ４のＰウェル２７との間に
は、第１の埋込層２２が設けられているから、Ｐ型基板
２１とＮＭＯＳ４との間のノイズも生じない。
【００６０】次に、ＰＭＯＳ３のＮウェル２８と、ＮＰ
Ｎトランジスタ１のコレクタ（Ｃ）領域とは、第１及び
第２の埋込層２２及び２３を介して、電気的に接続され
ており、且つ、ＰＭＯＳ３のＮウェル２８と、ＮＰＮト
ランジスタ１のコレクタ（Ｃ）領域には、３．３Ｖの電
圧が印加されている。
Ｎトランジスタ１のコレクタ（Ｃ）領域とは、第１及び
第２の埋込層２２及び２３を介して、電気的に接続され
ており、且つ、ＰＭＯＳ３のＮウェル２８と、ＮＰＮト
ランジスタ１のコレクタ（Ｃ）領域には、３．３Ｖの電
圧が印加されている。
【００６１】この状態では、ＰＭＯＳ３からのノイズが
ＮＰＮトランジスタ１に回り込むことがある。しかし、
ＴＴＬ回路５１を構成する図５に示されたＮＰＮトラン
ジスタ１はディジタル的に動作しているため、ノイズに
対して敏感な特性は要求されない。したがって、同じＴ
ＴＬ回路５１を構成するＣＭＯＳからのノイズの影響は
実質上、無視できる。
ＮＰＮトランジスタ１に回り込むことがある。しかし、
ＴＴＬ回路５１を構成する図５に示されたＮＰＮトラン
ジスタ１はディジタル的に動作しているため、ノイズに
対して敏感な特性は要求されない。したがって、同じＴ
ＴＬ回路５１を構成するＣＭＯＳからのノイズの影響は
実質上、無視できる。
【００６２】次に、図５に示された半導体装置の製造方
法を図６乃至図１５を参照して工程順に説明する。
法を図６乃至図１５を参照して工程順に説明する。
【００６３】まず、図６に示すように、Ｐ型基板２１を
用意し、その表面を９００〜１０００℃の温度で酸化し
て、３０〜５０ｎｍの厚さを有する酸化膜６１を形成す
る。続いて、当該酸化膜６１を介して、リン（Ｐ）を１
Ｅ１３〜１Ｅ１４／ｃｍ２のドーズ量でイオン注入し、
１１００〜１３００℃の温度で、熱処理を行い、Ｎ型の
第１の埋込層２２を形成する。次に、砒素（Ａｓ）を１
Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ量でイオン注入し、
１０００〜１１００℃の温度で熱処理を行い、第１の埋
込層２２より浅いＮ＋型の第２の埋込層２３を形成す
る。更に、ボロン（Ｂ）を１Ｅ１３〜１Ｅ１４／ｃｍ２
のドーズ量でイオン注入し、１０００〜１１００℃の熱
処理を行い、第１の埋込層２２より浅いＰ＋型の第３の
埋込層２４を形成する。第３の埋込層２４は、図６に示
すように、第１の埋込層２１内だけでなく、第２の埋込
層２３の周囲にも形成される。
用意し、その表面を９００〜１０００℃の温度で酸化し
て、３０〜５０ｎｍの厚さを有する酸化膜６１を形成す
る。続いて、当該酸化膜６１を介して、リン（Ｐ）を１
Ｅ１３〜１Ｅ１４／ｃｍ２のドーズ量でイオン注入し、
１１００〜１３００℃の温度で、熱処理を行い、Ｎ型の
第１の埋込層２２を形成する。次に、砒素（Ａｓ）を１
Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ量でイオン注入し、
１０００〜１１００℃の温度で熱処理を行い、第１の埋
込層２２より浅いＮ＋型の第２の埋込層２３を形成す
る。更に、ボロン（Ｂ）を１Ｅ１３〜１Ｅ１４／ｃｍ２
のドーズ量でイオン注入し、１０００〜１１００℃の熱
処理を行い、第１の埋込層２２より浅いＰ＋型の第３の
埋込層２４を形成する。第３の埋込層２４は、図６に示
すように、第１の埋込層２１内だけでなく、第２の埋込
層２３の周囲にも形成される。
【００６４】次に、マスクとなった酸化膜６１を除去し
た後、気相成長法によりＰ型基板２１及び埋込層上の全
面にＮ型エピ層２６を形成する。
た後、気相成長法によりＰ型基板２１及び埋込層上の全
面にＮ型エピ層２６を形成する。
【００６５】次に、図７に示すように、Ｎ型エピ層２６
の表面を９００〜１０００℃の温度で酸化して、３０〜
５０ｎｍの厚さを有する酸化膜６２を形成する。この状
態で、酸化膜６２を介して、ボロン（Ｂ）を５Ｅ１２〜
１Ｅ１３／ｃｍ２のドーズ量でイオン注入し、１００〜
１１００℃の温度で熱処理することにより、Ｐ＋型の第
３の埋込層２４及び第４の埋込層２５に達するＰウェル
（ＰＷ）２７及び５０をそれぞれ形成する。
の表面を９００〜１０００℃の温度で酸化して、３０〜
５０ｎｍの厚さを有する酸化膜６２を形成する。この状
態で、酸化膜６２を介して、ボロン（Ｂ）を５Ｅ１２〜
１Ｅ１３／ｃｍ２のドーズ量でイオン注入し、１００〜
１１００℃の温度で熱処理することにより、Ｐ＋型の第
３の埋込層２４及び第４の埋込層２５に達するＰウェル
（ＰＷ）２７及び５０をそれぞれ形成する。
【００６６】更に、リン（Ｐ）を５Ｅ１２〜１Ｅ１３／
ｃｍ２のドーズ量でイオン注入し、１０００〜１１００
℃の温度で熱処理を行うことにより、Ｎ＋型の第２の埋
込層２３に達するＮウェル（ＮＷ）２８を形成する。Ｎ
ウェル２８及びＰウェル２７、５０を形成されない領域
には、Ｎ型エピ層２６が残存している。
ｃｍ２のドーズ量でイオン注入し、１０００〜１１００
℃の温度で熱処理を行うことにより、Ｎ＋型の第２の埋
込層２３に達するＮウェル（ＮＷ）２８を形成する。Ｎ
ウェル２８及びＰウェル２７、５０を形成されない領域
には、Ｎ型エピ層２６が残存している。
【００６７】図７のイオン注入後、酸化膜６２を除去し
て、図８に示すように、再び、表面を９００〜１０００
℃の温度で酸化して、３０〜５０ｎｍの厚さの酸化膜６
３を形成する。続いて、ＣＶＤ法により、２００〜３０
０ｎｍの厚さの窒化膜を被着した後、フォトエッチング
を行い、バイポーラトランジスタ１及び７、ＣＭＯＳ３
及び４（図５）の素子形成領域上に、窒化膜６４を残
す。
て、図８に示すように、再び、表面を９００〜１０００
℃の温度で酸化して、３０〜５０ｎｍの厚さの酸化膜６
３を形成する。続いて、ＣＶＤ法により、２００〜３０
０ｎｍの厚さの窒化膜を被着した後、フォトエッチング
を行い、バイポーラトランジスタ１及び７、ＣＭＯＳ３
及び４（図５）の素子形成領域上に、窒化膜６４を残
す。
【００６８】図８に示す状態で、当該窒化膜６４を耐酸
化用マスクとして表面上を選択的に９００〜１０００℃
の温度で酸化して、４００〜６００ｎｍの厚さを有する
フィールド酸化膜を形成した後、マスクとなった窒化膜
６４及び酸化膜６３を除去して、図９に示すように、表
面上に、フィールド酸化膜６５だけを残す。
化用マスクとして表面上を選択的に９００〜１０００℃
の温度で酸化して、４００〜６００ｎｍの厚さを有する
フィールド酸化膜を形成した後、マスクとなった窒化膜
６４及び酸化膜６３を除去して、図９に示すように、表
面上に、フィールド酸化膜６５だけを残す。
【００６９】図１０に示すように、再び、表面を９００
〜１０００℃の温度で酸化して、３０〜５０ｎｍの厚さ
の酸化膜６６を形成する。続いて、酸化膜６６を介し
て、リン（Ｐ）を５Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ
量でイオン注入し、９００〜１０００℃の温度で熱処理
を行い、ＮＰＮトランジスタ１のコレクタ引出領域とな
るＮ＋型拡散層６７を形成する。この例では、ＮＰＮト
ランジスタ７の領域にも、Ｎ＋型拡散層６７が形成され
ている。この状態で、酸化膜６６は除去される。
〜１０００℃の温度で酸化して、３０〜５０ｎｍの厚さ
の酸化膜６６を形成する。続いて、酸化膜６６を介し
て、リン（Ｐ）を５Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ
量でイオン注入し、９００〜１０００℃の温度で熱処理
を行い、ＮＰＮトランジスタ１のコレクタ引出領域とな
るＮ＋型拡散層６７を形成する。この例では、ＮＰＮト
ランジスタ７の領域にも、Ｎ＋型拡散層６７が形成され
ている。この状態で、酸化膜６６は除去される。
【００７０】図１１に示すように、再び表面を７５０〜
８５０℃の温度で酸化して、１０〜２０ｎｍの厚さのゲ
ート酸化膜となる酸化膜６８を形成する。当該酸化膜６
８上に、ＣＶＤ法により、１００〜２００ｎｍの厚さの
ポリシリコン層６９と、スパッタ法により、１００〜２
００ｎｍの厚さのタングステンシリサイド層７０を形成
する。図示された例の場合、ポリシリコン層６９には、
リン（Ｐ）等の不純物が拡散されているものとする。
８５０℃の温度で酸化して、１０〜２０ｎｍの厚さのゲ
ート酸化膜となる酸化膜６８を形成する。当該酸化膜６
８上に、ＣＶＤ法により、１００〜２００ｎｍの厚さの
ポリシリコン層６９と、スパッタ法により、１００〜２
００ｎｍの厚さのタングステンシリサイド層７０を形成
する。図示された例の場合、ポリシリコン層６９には、
リン（Ｐ）等の不純物が拡散されているものとする。
【００７１】次に、タングステンシリサイド層７０、ポ
リシリコン層６９、及び、酸化膜６８をフォトエッチン
グにより、選択的に除去し、図１２に示すように、酸化
膜６８及びゲート電極７１を形成する。この場合、ＮＭ
ＯＳ４及びＰＭＯＳ３の領域上の酸化膜６８は、除去さ
れずに残されている。この状態で、ゲート電極７１をマ
スクとして、絶縁膜６８を介してＮＭＯＳ４の領域に、
選択的にリン（Ｐ）を１Ｅ１３〜１Ｅ１４／ｃｍ２のド
ーズ量でイオンを注入し、ＮＭＯＳ４のＮ型のソース領
域７２、及び、ドレイン領域７３を形成する。次に、ボ
ロン（Ｂ）を１Ｅ１３〜１Ｅ１４／ｃｍ２のドーズ量で
イオン注入して、ＰＭＯＳ３の領域に、Ｐ型のソース領
域７４及びドレイン領域７５を形成する。続いて、８０
０〜９００℃の温度で、熱処理を行う。以後、表面にＣ
ＶＤ法により、２０〜３０ｎｍの厚さの高温酸化膜（Ｈ
ＴＯ膜）７６を形成する。
リシリコン層６９、及び、酸化膜６８をフォトエッチン
グにより、選択的に除去し、図１２に示すように、酸化
膜６８及びゲート電極７１を形成する。この場合、ＮＭ
ＯＳ４及びＰＭＯＳ３の領域上の酸化膜６８は、除去さ
れずに残されている。この状態で、ゲート電極７１をマ
スクとして、絶縁膜６８を介してＮＭＯＳ４の領域に、
選択的にリン（Ｐ）を１Ｅ１３〜１Ｅ１４／ｃｍ２のド
ーズ量でイオンを注入し、ＮＭＯＳ４のＮ型のソース領
域７２、及び、ドレイン領域７３を形成する。次に、ボ
ロン（Ｂ）を１Ｅ１３〜１Ｅ１４／ｃｍ２のドーズ量で
イオン注入して、ＰＭＯＳ３の領域に、Ｐ型のソース領
域７４及びドレイン領域７５を形成する。続いて、８０
０〜９００℃の温度で、熱処理を行う。以後、表面にＣ
ＶＤ法により、２０〜３０ｎｍの厚さの高温酸化膜（Ｈ
ＴＯ膜）７６を形成する。
【００７２】次に、全面を異方性ドライエッチングを行
い、ゲート電極７１の側面に側壁（サイドウォール）絶
縁膜７７を形成する。更に、表面にＣＶＤ法により、２
０〜３０ｎｍの厚さの酸化膜７８を形成する。この状態
で、ゲート電極７１及び側壁絶縁膜７７とをマスクとし
て、酸化膜７８を介して、ＮＭＯＳ４の領域のソース領
域７２及びドレイン領域７３に選択的に砒素（Ａｓ）を
１Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ量でイオン注入す
る。一方、ＰＭＯＳ３の領域のソース領域７４及び７５
と、バイポーラトランジスタ１及び７の外部ベース領域
とには、選択的にボロン（Ｂ）が１Ｅ１５〜１Ｅ１６／
ｃｍ２のドーズ量でイオン注入される。また、バイポー
ラトランジスタ１及び７の内部（真性）ベース領域に
は、選択的にボロン（Ｂ）が１Ｅ１３〜１Ｅ１４／ｃｍ
２のドーズ量でイオン注入される。
い、ゲート電極７１の側面に側壁（サイドウォール）絶
縁膜７７を形成する。更に、表面にＣＶＤ法により、２
０〜３０ｎｍの厚さの酸化膜７８を形成する。この状態
で、ゲート電極７１及び側壁絶縁膜７７とをマスクとし
て、酸化膜７８を介して、ＮＭＯＳ４の領域のソース領
域７２及びドレイン領域７３に選択的に砒素（Ａｓ）を
１Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ量でイオン注入す
る。一方、ＰＭＯＳ３の領域のソース領域７４及び７５
と、バイポーラトランジスタ１及び７の外部ベース領域
とには、選択的にボロン（Ｂ）が１Ｅ１５〜１Ｅ１６／
ｃｍ２のドーズ量でイオン注入される。また、バイポー
ラトランジスタ１及び７の内部（真性）ベース領域に
は、選択的にボロン（Ｂ）が１Ｅ１３〜１Ｅ１４／ｃｍ
２のドーズ量でイオン注入される。
【００７３】続いて、８００〜９００℃の温度で熱処理
を行い、ＮＭＯＳ４のソース、ドレイン領域及びＰＭＯ
Ｓ３のウェル引出電極となるＮ＋型拡散層７９と、ＰＭ
ＯＳ３のソース、ドレイン領域及びＮＭＯＳ４のウェル
引出電極となるＰ＋型拡散層８０と、バイポーラトラン
ジスタの外部ベース領域となるＰ＋型拡散層８１と、バ
イポーラトランジスタの内部ベース領域となるＰ−型拡
散層８２を形成する。以後、表面にＣＶＤ法により、２
００〜３００ｎｍの高温酸化膜（ＨＴＯ膜）８３を形成
して、図１３の構造を得る。
を行い、ＮＭＯＳ４のソース、ドレイン領域及びＰＭＯ
Ｓ３のウェル引出電極となるＮ＋型拡散層７９と、ＰＭ
ＯＳ３のソース、ドレイン領域及びＮＭＯＳ４のウェル
引出電極となるＰ＋型拡散層８０と、バイポーラトラン
ジスタの外部ベース領域となるＰ＋型拡散層８１と、バ
イポーラトランジスタの内部ベース領域となるＰ−型拡
散層８２を形成する。以後、表面にＣＶＤ法により、２
００〜３００ｎｍの高温酸化膜（ＨＴＯ膜）８３を形成
して、図１３の構造を得る。
【００７４】更に、図１４に示すように、高温酸化膜
（ＨＴＯ膜）８３をフォトエッチングすることにより、
開口部８４を設け、バイポーラトランジスタ１及び７の
内部ベース領域（８２）の一部を露出させる。続いて、
表面にＣＶＤ法により、２００〜３００ｎｍの厚さのポ
リシリコン層８５を形成する。このポリシリコン層８５
の全面に、砒素（Ａｓ）を１Ｅ１５〜１Ｅ１６／ｃｍ２
のドーズ量でイオン注入する。更に、８００〜９００℃
の温度で熱処理を行い、バイポーラトランジスタ１及び
７のエミッタ領域となるＮ＋型拡散層８６を形成する。
（ＨＴＯ膜）８３をフォトエッチングすることにより、
開口部８４を設け、バイポーラトランジスタ１及び７の
内部ベース領域（８２）の一部を露出させる。続いて、
表面にＣＶＤ法により、２００〜３００ｎｍの厚さのポ
リシリコン層８５を形成する。このポリシリコン層８５
の全面に、砒素（Ａｓ）を１Ｅ１５〜１Ｅ１６／ｃｍ２
のドーズ量でイオン注入する。更に、８００〜９００℃
の温度で熱処理を行い、バイポーラトランジスタ１及び
７のエミッタ領域となるＮ＋型拡散層８６を形成する。
【００７５】続いて、選択的に、ポリシリコン層８５の
フォトエッチングを行い、図１５に示すように、バイポ
ーラトランジスタ１及び７のエミッタ引出部８７を形成
する。この状態で、露出した表面に、ＣＶＤ法により、
１００〜２００ｎｍの厚さの酸化膜８８と、０．８〜
１．２μｍの厚さの層間絶縁膜となるＢＰＳＧ膜８９を
形成する。次に、酸化膜７８、高温酸化膜８３、酸化膜
８８、及びＢＰＳＧ膜８９をフォトエッチングして、開
口部９０を形成する。最後に、スパッタ法により表面に
０．５〜１．０μｍの厚さのアルミニウム層を形成し
て、フォトエッチングを行うことにより、アルミニウム
電極９１を形成する。
フォトエッチングを行い、図１５に示すように、バイポ
ーラトランジスタ１及び７のエミッタ引出部８７を形成
する。この状態で、露出した表面に、ＣＶＤ法により、
１００〜２００ｎｍの厚さの酸化膜８８と、０．８〜
１．２μｍの厚さの層間絶縁膜となるＢＰＳＧ膜８９を
形成する。次に、酸化膜７８、高温酸化膜８３、酸化膜
８８、及びＢＰＳＧ膜８９をフォトエッチングして、開
口部９０を形成する。最後に、スパッタ法により表面に
０．５〜１．０μｍの厚さのアルミニウム層を形成し
て、フォトエッチングを行うことにより、アルミニウム
電極９１を形成する。
【００７６】上記した工程により、図５に示された半導
体装置と同様な構造を有する半導体装置を製造できる。
体装置と同様な構造を有する半導体装置を製造できる。
【００７７】図４、図５、及び図１５に示された半導体
装置では、いずれも、ＴＴＬ回路５１を構成するバイポ
ーラトランジスタとＣＭＯＳとをＮ−型の第１の埋込層
２２の領域内に形成できると共に、バイポーラトランジ
スタとＣＭＯＳの間の絶縁領域を極めて狭くすることに
よって、ＴＴＬ回路５１に要求される面積を縮小でき
る。
装置では、いずれも、ＴＴＬ回路５１を構成するバイポ
ーラトランジスタとＣＭＯＳとをＮ−型の第１の埋込層
２２の領域内に形成できると共に、バイポーラトランジ
スタとＣＭＯＳの間の絶縁領域を極めて狭くすることに
よって、ＴＴＬ回路５１に要求される面積を縮小でき
る。
【００７８】以上説明した実施の形態では、高電源電
圧、低電源電圧、及び、中間電源電圧を印加する２つの
論理回路の組合わせについて説明したが、本発明は、何
等、これに限定されることなく、２つの論理回路におい
て、例えば、共通の接地電位が印加される場合にも適用
できる。この場合にも、第１の埋込層２２を基板中に設
けることにより、２つの論理回路間を互いに絶縁でき、
両者間のおけるノイズの回り込みを防止できる。更に、
上記した実施の形態では、ＴＴＬ回路とＥＣＬ回路との
組合わせについて説明したが、本発明は、ＴＴＬ回路と
ＧＴＬ回路との組合わせ、ＧＴＬ（Ｇｕｎｎｉｎｇ Ｔ
ｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回路とＥＣＬ回路と
の組合わせ等にも同様に適用できる。
圧、低電源電圧、及び、中間電源電圧を印加する２つの
論理回路の組合わせについて説明したが、本発明は、何
等、これに限定されることなく、２つの論理回路におい
て、例えば、共通の接地電位が印加される場合にも適用
できる。この場合にも、第１の埋込層２２を基板中に設
けることにより、２つの論理回路間を互いに絶縁でき、
両者間のおけるノイズの回り込みを防止できる。更に、
上記した実施の形態では、ＴＴＬ回路とＥＣＬ回路との
組合わせについて説明したが、本発明は、ＴＴＬ回路と
ＧＴＬ回路との組合わせ、ＧＴＬ（Ｇｕｎｎｉｎｇ Ｔ
ｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回路とＥＣＬ回路と
の組合わせ等にも同様に適用できる。
【００７９】
【発明の効果】以上述べたことからも明らかな通り、本
発明では、２つの論理回路間におけるノイズの影響を最
小限に止めた状態で、バイポーラトランジスタとＭＯＳ
との間の絶縁領域を極めて狭くできるため、バイポーラ
トランジスタとＭＯＳとを含む半導体装置の集積度を高
くできると言う利点がある。
発明では、２つの論理回路間におけるノイズの影響を最
小限に止めた状態で、バイポーラトランジスタとＭＯＳ
との間の絶縁領域を極めて狭くできるため、バイポーラ
トランジスタとＭＯＳとを含む半導体装置の集積度を高
くできると言う利点がある。
【図１】本発明を適用できる論理回路の一例を説明する
ためのブロック図である。
ためのブロック図である。
【図２】（ａ）は本発明の一実施の形態に係る半導体装
置の平面図である。（ｂ）は図２（ａ）に示した半導体
装置を説明するための断面図である。
置の平面図である。（ｂ）は図２（ａ）に示した半導体
装置を説明するための断面図である。
【図３】本発明を適用できるＴＴＬ回路の構成を示す図
である。
である。
【図４】本発明の他の実施の形態に係る半導体装置の構
成を示す回路図である。
成を示す回路図である。
【図５】図４に示された半導体装置の配列関係を説明す
るための断面図である。
るための断面図である。
【図６】図５に示された半導体装置の製造方法の一工程
を説明すめための断面図である。
を説明すめための断面図である。
【図７】図５に示された半導体装置の製造方法の他の工
程を説明するための断面図である。
程を説明するための断面図である。
【図８】図５に示された半導体装置を製造する工程の
内、図７の工程以後に行われる工程を説明するための断
面図である。
内、図７の工程以後に行われる工程を説明するための断
面図である。
【図９】図５に示された半導体装置を製造する工程の
内、図８の次に行われる工程を説明するための断面図で
ある。
内、図８の次に行われる工程を説明するための断面図で
ある。
【図１０】図５に示された半導体装置を製造する工程の
内、図９に示された工程の次に行われる工程を説明する
ための断面図である。
内、図９に示された工程の次に行われる工程を説明する
ための断面図である。
【図１１】図５に示された半導体装置を製造する工程の
内、図１０に示された工程の次に行われる工程を説明す
るための断面図である。
内、図１０に示された工程の次に行われる工程を説明す
るための断面図である。
【図１２】図５に示された半導体装置を製造する工程の
内、図１１に示された工程の次に行われる工程を説明す
るための断面図である。
内、図１１に示された工程の次に行われる工程を説明す
るための断面図である。
【図１３】図５に示された半導体装置を製造する工程の
内、図１２に示された工程の次に行われる工程を説明す
るための断面図である。
内、図１２に示された工程の次に行われる工程を説明す
るための断面図である。
【図１４】図５に示された半導体装置を製造する工程の
内、図１３に示された工程の次に行われる工程を説明す
るための断面図である。
内、図１３に示された工程の次に行われる工程を説明す
るための断面図である。
【図１５】図５に示された半導体装置を製造する工程の
最終工程を説明するための断面図である。
最終工程を説明するための断面図である。
１ ＮＰＮトランジスタ ２ ＮＭＯＳ １５ ＮＰＮトランジスタ
領域 １６ ＮＭＯＳ領域 ２１ Ｐ型基板 ２２ 第１の埋込層 ２３ 第２の埋込層 ２４ 第３の埋込層 ２５ 第４の埋込層 ２６ Ｎ型エピ層 ２７ Ｐウェル ２８ Ｎウェル ３１ ベース領域 ３２ エミッタ領域 ３３ エミッタ電極 ３４ ドレイン領域 ３５ ソース領域 ３６ 電極領域 ４１ 絶縁分離膜 ４２ フィールド酸化膜 ５０ Ｐウェル ６１、６２、６３ 酸化膜 ６４ 窒化膜 ６５ フィールド酸化膜 ６６ 酸化膜 ６７ Ｎ＋型拡散層 ６８ 酸化膜 ６９ ポリシリコン層 ７０ タングステンシリサ
イド層 ７１ ゲート電極 ７２、７４ ソース領域 ７３、７５ ドレイン領域 ７６ ＨＴＯ膜 ７７ 側壁絶縁膜 ７８ 絶縁膜 ７９ Ｎ＋型拡散層 ８０、８１ Ｐ＋型拡散層 ８２ Ｐ−型拡散層 ８３ ＨＴＯ膜 ８４ 開口部 ８５ ポリシリコン層 ８６ Ｎ＋型拡散層 ８７ エミッタ引出部 ８８ 酸化膜 ８９ ＢＰＳＧ膜 ９０ 開口部 ９１ アルミニウム電極
領域 １６ ＮＭＯＳ領域 ２１ Ｐ型基板 ２２ 第１の埋込層 ２３ 第２の埋込層 ２４ 第３の埋込層 ２５ 第４の埋込層 ２６ Ｎ型エピ層 ２７ Ｐウェル ２８ Ｎウェル ３１ ベース領域 ３２ エミッタ領域 ３３ エミッタ電極 ３４ ドレイン領域 ３５ ソース領域 ３６ 電極領域 ４１ 絶縁分離膜 ４２ フィールド酸化膜 ５０ Ｐウェル ６１、６２、６３ 酸化膜 ６４ 窒化膜 ６５ フィールド酸化膜 ６６ 酸化膜 ６７ Ｎ＋型拡散層 ６８ 酸化膜 ６９ ポリシリコン層 ７０ タングステンシリサ
イド層 ７１ ゲート電極 ７２、７４ ソース領域 ７３、７５ ドレイン領域 ７６ ＨＴＯ膜 ７７ 側壁絶縁膜 ７８ 絶縁膜 ７９ Ｎ＋型拡散層 ８０、８１ Ｐ＋型拡散層 ８２ Ｐ−型拡散層 ８３ ＨＴＯ膜 ８４ 開口部 ８５ ポリシリコン層 ８６ Ｎ＋型拡散層 ８７ エミッタ引出部 ８８ 酸化膜 ８９ ＢＰＳＧ膜 ９０ 開口部 ９１ アルミニウム電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 21/8238 H01L 27/092 H03K 19/00 - 19/096
Claims (12)
- 【請求項１】 ＮチャンネルＭＯＳ及びＰチャンネルＭ
ＯＳトランジスタによって構成されたＣＭＯＳ領域と、
少なくとも一つのバイポーラトランジスタを有するバイ
ポーラ領域とを備えた半導体装置において、前記バイポ
ーラ領域には、前記バイポーラトランジスタを構成する
一導電型のコレクタ領域が設けられており、前記ＣＭＯ
Ｓ領域は、前記コレクタ領域に、直接、隣接すると共
に、前記コレクタ領域とは逆導電型の少なくとも一つの
素子領域とを備え、前記ＣＭＯＳ領域の素子領域と前記
コレクタ領域との底部には、前記一導電型の第１の埋込
層が分割されることなく、共通且つ連続して形成されて
いることを特徴とする半導体装置。 - 【請求項２】 請求項１において、前記コレクタ領域内
の前記第１の埋込層内には、前記一導電型の第２の埋込
層が設けられていることを特徴とする半導体装置。 - 【請求項３】 請求項１において、前記ＣＭＯＳ領域内
の前記第１の埋込層内には、前記逆導電型の第３の埋込
層が設けられていることを特徴とする半導体装置。 - 【請求項４】 請求項１において、前記一導電型のコレ
クタ領域と前記逆導電型の素子領域とは、互いに接触し
ていることを特徴とする半導体装置。 - 【請求項５】 請求項１において、前記コレクタ領域及
び前記素子領域の底部に形成された前記第１の埋込層
は、前記逆導電型の基板内に形成されていることを特徴
とする半導体装置。 - 【請求項６】 請求項５において、前記コレクタ領域内
の前記第１の埋込層内には、前記一導電型の第２の埋込
層が設けられており、且つ、前記前記ＣＭＯＳ領域内の
前記第１の埋込層内には、前記逆導電型の第３の埋込層
が設けられていることを特徴とする半導体装置。 - 【請求項７】 請求項６において、前記コレクタ領域及
び前記素子領域とは、互いに接触して、ＰＮ接合を形成
しており、且つ、前記コレクタ領域及び前記素子領域は
前記一導電型のウェルによって囲まれていることを特徴
とする半導体装置。 - 【請求項８】 請求項７において、前記コレクタ領域、
前記素子領域、及び前記基板には互いに異なる電圧が印
加されることを特徴とする半導体装置。 - 【請求項９】 請求項１において、前記ＣＭＯＳの素子
領域には、ＮチャンネルＭＯＳトランジスタが形成さ
れ、他方、前記バイポーラ領域には、ＮＰＮトランジス
タが形成されていることを特徴とする半導体装置。 - 【請求項１０】 ＮチャンネルＭＯＳ及びＰチャンネル
ＭＯＳトランジスタによって構成されたＣＭＯＳ領域
と、少なくとも一つのバイポーラトランジスタを有する
バイポーラ領域とを備えた半導体装置を製造する方法に
おいて、前記ＣＭＯＳ領域及び前記バイポーラ領域に亘
る一導電型の第１の埋込層を逆導電型の基板中に形成す
る工程と、前記第１の埋込層上のパイポーラ領域に、前
記バイポーラトランジスタのコレクタ領域を形成する工
程と、前記第１の埋込層上のＣＭＯＳ領域に、前記Ｎチ
ャンネルＭＯＳ及びＰチャンネルＭＯＳトランジスタの
いずれか一方を形成するための逆導電型の第１の素子領
域を前記コレクタ領域に、直接、隣接して設ける工程と
を有し、前記第１の埋込層は、前記ＣＭＯＳ領域と前記
バイポーラ領域との底部に、共通且つ連続して、分割さ
れることなく配置されることを特徴とする半導体装置の
製造方法。 - 【請求項１１】 請求項１０において、前記ＣＭＯＳ領
域の第１の素子領域に隣接して、一導電型の第２の素子
領域を形成し、当該第２の素子領域に、前記Ｎチャンネ
ルＭＯＳ及びＰチャンネルＭＯＳトランジスタの他方を
形成する工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項１２】 請求項１１において、前記バイポーラ
領域の第１の埋込層内に、一導電型の第２の埋込層を形
成する工程と、前記第１の素子領域内の第１の埋込層内
に逆導電型の第３の埋込層を形成する工程と、前記第２
の素子領域の第１の埋込層内に、一導電型の第４の埋込
層を形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09047878A JP3077742B2 (ja) | 1997-03-03 | 1997-03-03 | 半導体装置及びその製造方法 |
| US09/033,675 US6150699A (en) | 1997-03-03 | 1998-03-03 | Tri-voltage Bi-CMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09047878A JP3077742B2 (ja) | 1997-03-03 | 1997-03-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242295A JPH10242295A (ja) | 1998-09-11 |
| JP3077742B2 true JP3077742B2 (ja) | 2000-08-14 |
Family
ID=12787654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09047878A Expired - Fee Related JP3077742B2 (ja) | 1997-03-03 | 1997-03-03 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6150699A (ja) |
| JP (1) | JP3077742B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284581B1 (en) * | 1999-02-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors |
| TW510042B (en) * | 1999-05-05 | 2002-11-11 | Vanguard Int Semiconduct Corp | Input/output driving circuit with low junction capacitance and its semiconductor structure |
| US6245609B1 (en) * | 1999-09-27 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High voltage transistor using P+ buried layer |
| JP3748744B2 (ja) | 1999-10-18 | 2006-02-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| WO2007020694A1 (ja) * | 2005-08-18 | 2007-02-22 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US8598637B2 (en) * | 2009-09-18 | 2013-12-03 | Monolithic Power Systems, Inc. | High voltage junction field effect transistor with spiral field plate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63311723A (ja) * | 1987-06-15 | 1988-12-20 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPH03126256A (ja) * | 1989-10-12 | 1991-05-29 | Olympus Optical Co Ltd | 半導体装置及びその製造方法 |
| JPH0423147A (ja) * | 1990-05-18 | 1992-01-27 | Fujitsu Ltd | バンク切り換え方式 |
| KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| JPH05198754A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5376816A (en) * | 1992-06-24 | 1994-12-27 | Nec Corporation | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors |
-
1997
- 1997-03-03 JP JP09047878A patent/JP3077742B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-03 US US09/033,675 patent/US6150699A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242295A (ja) | 1998-09-11 |
| US6150699A (en) | 2000-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4921811A (en) | Semiconductor integrated circuit device and a method for manufacturing the same | |
| US7449388B2 (en) | Method for forming multiple doping level bipolar junctions transistors | |
| US5872037A (en) | Method for manufacturing a vertical mosfet including a back gate electrode | |
| US6194763B1 (en) | Semiconductor device having SOI-MOSFET | |
| US4825275A (en) | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias | |
| JPH1070266A (ja) | 半導体装置およびその製造方法 | |
| EP0178991B1 (en) | A complementary semiconductor device having high switching speed and latchup-free capability | |
| JPH10214907A (ja) | 半導体装置およびその製造方法 | |
| KR940003378B1 (ko) | 전하전송 디바이스를 포함하는 반도체장치 및 그 제조방법 | |
| JPH0410226B2 (ja) | ||
| US5306938A (en) | Lateral MOSFET | |
| JP3077742B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03214666A (ja) | 電荷転送デバイスを含む半導体装置およびその製造方法 | |
| JP2549726B2 (ja) | 半導体集積回路とその製造方法 | |
| JPH0770703B2 (ja) | 電荷転送デバイスを含む半導体装置およびその製造方法 | |
| JPH08213478A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100294775B1 (ko) | 반도체장치및그의제조방법 | |
| JP2576128B2 (ja) | 集積回路装置 | |
| JPH09129763A (ja) | 半導体集積回路 | |
| JPH05251647A (ja) | 半導体集積回路装置 | |
| JP2738602B2 (ja) | 半導体装置 | |
| JP2730334B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001156181A (ja) | 半導体装置 | |
| KR100321700B1 (ko) | 래치업방지를 위한 소자분리막을 갖는 합체된 바이폴라 트랜지스터와 모스트랜지스터 | |
| KR0147651B1 (ko) | 바이 씨 모스 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000517 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080616 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090616 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110616 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120616 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120616 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130616 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130616 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140616 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |