WO2007020694A1 - 半導体装置及びその製造方法 - Google Patents

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WO2007020694A1
WO2007020694A1 PCT/JP2005/015072 JP2005015072W WO2007020694A1 WO 2007020694 A1 WO2007020694 A1 WO 2007020694A1 JP 2005015072 W JP2005015072 W JP 2005015072W WO 2007020694 A1 WO2007020694 A1 WO 2007020694A1
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well region
semiconductor substrate
impurity
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PCT/JP2005/015072
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Takuji Tanaka
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Fujitsu Limited
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the present invention relates to a semiconductor device having a transistor and a method for manufacturing the same, and more particularly to a semiconductor device and a method for manufacturing the same that achieves stability of transistor characteristics in a triple well of a semiconductor device having a triple-well structure. .
  • CMOS circuit In order to realize low power consumption design of a circuit (LSKLarge scale Integration), a CMOS circuit is generally used in an LSI circuit.
  • the CMOS circuit consists of a P-type MOS transistor and an N-type MOS transistor.
  • the P-type MOS transistor is arranged in the N-type well region, and the N-type MOS transistor is arranged in the P-type well region. Then, it is necessary to suppress the noise from the semiconductor substrate other than the P-type wel region to the P-type wel region, and the minority carrier single current in the semiconductor substrate other than the P-type wel region is injected into the P-type wel region.
  • a triple well structure that surrounds the P type well region in the P type semiconductor substrate with the N type well region is adopted.
  • the N-type well region surrounding the P-type well region provides electrical insulation between the P-type substrate and the P-type well region, thereby suppressing noise in the semiconductor substrate force and injecting a minority carrier current in the semiconductor substrate. This is to prevent this.
  • Examples of such a semiconductor device include a memory-related semiconductor device and a semiconductor device that handles a plurality of signals having different logic levels.
  • a contact region for supplying a potential to the P-type wel region is provided as a MOS transistor. Apart from the area, it was necessary to secure it on the surface of the P-type well area in the semiconductor substrate, resulting in a problem of increasing the chip area.
  • Patent Document 1 For example, Patent Document 1
  • Patent Document 1 JP-A-10-199993
  • An object of the present invention is to provide a semiconductor device having a structure.
  • a semiconductor device in order to solve the above problems, has a first conductivity type semiconductor substrate, and a second conductivity type second substrate formed from the surface of the semiconductor substrate toward the semiconductor substrate. 1 uel area.
  • the semiconductor device includes a surface force of the semiconductor substrate, a second conductivity region of the first conductivity type formed in the semiconductor substrate, and formed in the first well region. And a transistor formed in the 2-well region.
  • the semiconductor device includes a through-hole region formed through the first well region and electrically connecting the second well region and the semiconductor substrate at a bottom portion of the second well. .
  • the semiconductor device is characterized in that a boundary of the through-hole region is arranged away from the transistor in a plan view.
  • a method for manufacturing a semiconductor device includes a first conductivity type first well in the semiconductor substrate including the surface of the first conductivity type semiconductor substrate as a whole. Forming a region and forming a second conductivity region of the first conductivity type in the first well region from the surface of the semiconductor substrate into the semiconductor substrate.
  • the method for manufacturing the semiconductor device includes a step of forming a transistor in the first well region, and a formation of the second well at the bottom of the second well, which is formed through the first well region. Forming a through-hole region that electrically connects the region and the semiconductor substrate.
  • the semiconductor device manufacturing method is characterized in that the boundary of the through hole region is arranged away from the transistor in a plan view.
  • the present invention has the following effects.
  • the second conductivity type first well region is disposed so as to surround the first conductivity type second well region, and the transistor is disposed in the second well region.
  • a through-hole region is formed at the bottom of the second well region and is electrically connected to the semiconductor substrate in the first well region.
  • the boundary of the through-hole region is a transition region. They are arranged more than a certain distance apart from each other. Therefore, according to the first invention, the transistors in the second well region are not affected by the electrical influence from the semiconductor substrate by the first well region, and the through hole region for supplying power to the second well region. As a result, the semiconductor device with stable transistor characteristics can be provided.
  • the second invention it is possible to provide a method for manufacturing a semiconductor device having a well structure according to the first invention.
  • FIG. 1 is also a diagram for explaining the details of the conventional triple-well structure and its problems, including the force of FIG. 1A, FIG. 1B, and FIG. 1C.
  • Example 2 is a cross-sectional view and a plan view of the semiconductor device of Example 1, which is composed of FIG. 2A and FIG. 2B.
  • FIG. 3 is a cross-sectional view 3A, a cross-sectional view 3B, a cross-sectional view 3C, and a cross-sectional view 3D force, and is a diagram showing an outline of the manufacturing process of the semiconductor device shown in FIG.
  • FIG. 4 is composed of a cross-sectional view 4A, a cross-sectional view 4B, a cross-sectional view 4C, and a cross-sectional view 4D, and shows an outline of the manufacturing process of the semiconductor device shown in FIG. is there.
  • FIG. 5 shows a plan view and a cross-sectional view of the semiconductor device of Example 2.
  • FIG. 6 shows a plan view and a cross-sectional view of a semiconductor device according to a modification of the second embodiment described in FIG.
  • FIG. 7 is a plan view for explaining the layout of the SRAM cell of the third embodiment.
  • FIG. 8 is a diagram showing the arrangement of through-hole regions for the SRAM cell of FIG.
  • FIG. 9 is a diagram showing a semiconductor device of Example 4.
  • Example 1 Example 1, Example 2, Example 3, and Example 4 of the present invention will be described. [0012] (Example 1)
  • Example 1 using FIGS. 1A, 1B, 1C, 2A, 2B, 3A, 3B, 3C, 3D, 4A, 4B, 4C, 5A, and 5B explain. And, Example 1 of the present invention Is related to the triple-well structure of a semiconductor device having a CMOS transistor.
  • Figure 1A shows the N-type well region 1 where the impurity implantation depth is shallow, the p-type well region 2a that forms the triple-well structure, and the P-type well region 2b that does not form the triple-well structure.
  • FIG. 1B shows a cross section of a semiconductor substrate 15 and the resist 16, 5E15 / cm 3 to indicate to such concentrations line 11, 2.5E16 / cm 3 equidensity line 12 indicating a constant indicating the 7.5E16 / cm 3 concentration line 13, 2.
  • FIG. 1C shows an impurity on the surface of the semiconductor substrate 15 in a region along the region where the resist 16 exists, the positions of the dotted lines 17a and 17b, the arrow 18 on the semiconductor surface shown in FIG. 1B, and the arrow 18 on the semiconductor surface.
  • a graph showing the concentration and a broken line 20 showing the impurity concentration in the graph are shown.
  • Figure 1A shows a triple-well structure in the N-type well region 3 where the impurity implantation depth is deep and the N-well region 1 where the impurity implantation depth is shallow.
  • P-well region 2a is shown.
  • FIG. 1A shows that a MOS transistor and an element isolation region 7 are formed in the P-type well region 2a constituting the triple-well structure.
  • the MOS transistor is the gate electrode And a channel region 5 and a source region and a drain region 6. Then, the MOS transistor is shown above the through-hole region 8.
  • FIG. 1A shows that the element isolation region 7 and the well tap 9 are formed in the P-type well region 2b, which is not a triple-well structure.
  • the well tap 9 has a role of supplying a potential to the P-type well region 2b which is not a triple-well structure.
  • the potential supplied from the well tap 9 is also supplied to the P-type well region 2 a constituting the triple-well structure through the through-hole region 8.
  • FIG. 1B shows the resist 16 disposed at the boundary of the through-hole region 8 as an impurity implantation mask during the impurity implantation process for forming the N-type well region 3 and the through-hole region 8 having a deep impurity implantation depth.
  • a cross section of the semiconductor substrate 15 is shown.
  • FIG. 1B also shows the concentration distribution of the impurities after the impurities are implanted from the normal direction of the semiconductor substrate in order to form the N-type well region 3 and the through-hole region 8 where the impurity implantation depth is deep. Concentration lines 11, 12, 13, and 14 are shown.
  • the dotted line 17a in FIG. 1B represents the edge of the resist 16.
  • the dotted line 17b in FIG. 1B represents the boundary between the region where the thickness of the resist 16 is not uniform and the region where the resist 16 is uniform.
  • an arrow 18 in FIG. 1B indicates a horizontal range shown in the graph of FIG. 1C.
  • the semiconductor substrate 15 has a depth from the surface of the semiconductor substrate 15 surrounded by the isoconcentration line 14 indicating 2.25E17 / cm 3. is 1.5 mu position of about m there is a high concentration impurity region shape centered around, the upper and lower direction so as to sandwich the high-concentration impurity region of its, 7.5E16 / cm 3 the equal density line 1 3 shown, There is an impurity region surrounded by an isoline 12 indicating 2.5E16 / cm 3 and an isoline 11 indicating 5E15 / cm 3 .
  • the impurity region as described above is formed for the following reason.
  • the thickness of the resist 16 is not uniform and gradually increases. That is, the cross-sectional shape of the resist 16 is oblique. Then it collides with the resist Since the impurity implantation energy decreases with the thickness of the resist 16, the impurity mainly stays in the resist 16 when the resist 16 is sufficiently thick, but the impurity mainly penetrates the resist when the resist 16 is thin. And reach the substrate. Then, the average value of the implantation depth of impurities into the semiconductor substrate 15 varies depending on the implantation energy reduced by the resist 16.
  • the impurities reaching the substrate are dispersed from the depth of 1.5 ⁇ m to the surface where the high concentration impurity region exists in the region where the resist 16 is not present, so that a vertical impurity region is formed. become.
  • the impurities remaining in the oblique portion at the end of the resist 16 are also distributed along the shape of the oblique portion, a vertical impurity region is formed in the resist 16.
  • the thickness of the resist 16 is substantially uniform.
  • the impurities stop in the resist, and a strip-like high-concentration impurity region centered at a position of about 2.0 m from the surface of the resist 16 surrounded by the equiconcentration line 14 of 2.25E17 / cm 3 is formed in the resist 16. .
  • the upper and lower direction so as to sandwich the high concentration impurity regions, etc.
  • the concentration which gave 7.5E16 / cm 3 equidensity line 13 indicating a constant density line 12 shows the 2.5E16 / cm 3, and 5E15 / cm 3
  • An impurity region surrounded by line 11 is formed.
  • the graph of FIG. 1C is a graph showing the impurity distribution on the surface of the semiconductor substrate 15 in the range of the arrow 18 in FIG. 1B.
  • the horizontal axis of the graph in Fig. 1C shows the intersection of the dotted line 17a in Fig. 1B and the surface of the semiconductor substrate 10 as the origin of the horizontal axis, and the horizontal distance from the origin is in the range of -3.0 m force and +1.0 ⁇ m It shows with.
  • the vertical axis of the graph of FIG. 1C shows a range of impurity concentrations from lE15 / cm 3 lE18 / cm 3 .
  • the polygonal line 20 shows the impurity concentration at the apex 8E 16 / cm 3 when the impurity concentration starts at 1.5E15 / cm 3 at the point of -1.5 ⁇ m, gradually rises to the origin, and the origin force enters the positive region. It shows that it decreases rapidly with increasing distance from the origin. Since the range of the arrow 18 includes the region between the dotted line 17a and the dotted line 17b forming the vertical impurity region, reflect the situation that the impurity concentration is higher near the boundary of the presence or absence of the resist 16. It is the power that becomes.
  • N-type impurity implantation into the semiconductor substrate is performed as follows. Through hole Since it cannot be completely cut off at the boundary of region 8, the impurity distribution shown in the graph of FIG. 1C is formed on the surface of P-type well region 2a constituting the triple-well structure. Then, in the conventional triple-well structure, the characteristics of the MOS transistor in the P-type well area 2a that forms the triple-well structure that overlaps the boundary of the through-hole area 8 are compared with those of other MOS transistors. There is a problem that becomes unstable.
  • the leakage characteristics between the source terminal and the drain terminal are poor among the characteristics of the MOS transistor in the P-type well region 2a that forms the triple-well structure that overlaps the boundary of the through region 8
  • problems such as.
  • the function of the P-type impurity in the P-type well region 2a is offset by the N-type impurity, so that the P-type impurity concentration in the P-type well region 2a is reduced.
  • the electrical breakdown voltage of the P—N junction formed by the portion of the P-type well region 2 a at the boundary portion of the through-hole region 8 and the source and drain region 6 deteriorates.
  • the power supply to the P-type well region becomes unstable, and the P-type well region The characteristics of the upper transistor become unstable.
  • FIG. 2A is a plan view of the semiconductor device of Example 1
  • FIG. 2B is a cross-sectional view of the semiconductor device of Example 1.
  • FIG. Fig. 2A shows a P-type semiconductor substrate 21, an N-type impurity region 22 with a deep impurity implantation depth, and a shallow N-type impurity region 24 with an N-type impurity region 24 and a triple well structure P Type well area 23a, P type well area 23b, through hole area 25, STI (snailow
  • FIG. 2A shows a field region 28 defining a MOS transistor 34 inside the through hole region 25, a gate electrode 29 of the MOS transistor 34, It shows that the STI 30 that electrically insulates the MOS transistor 34 and the well tap 32 is formed.
  • the N-type well region is formed in the P-type semiconductor substrate 21.
  • the P-type wel region 23 is formed inside the N-type wel region, that is, surrounded by the N-type wel region.
  • the through-hole region 25 is disposed inside the P-type well region 23 a and is a region that electrically connects the P-type well region 23 a and the P-type semiconductor substrate 21.
  • the boundary region 33 between the N-type impurity region 22 and the through-hole region 25 where the impurity implantation depth is deep and the MOS transistor 34 are spaced apart in a plane.
  • the distance between the boundary region 33 of the through-hole region 25 and the MOS transistor 34 is the distance until the origin force N-type impurity concentration shown in FIG. 1C decreases to a predetermined concentration.
  • the distance to the predetermined concentration is the distance at which the N-type impurity does not affect the MOS transistor 34 and decreases to the concentration!
  • the origin force N-type impurity concentration shown in FIG. 1C is about 2E16 / It refers to the distance to the point to be reduced to cm 3.
  • FIG. 2B is a cross-sectional view of the location indicated by the dotted line between AB in FIG. 2A.
  • the N-type well region extends from the surface of the P-type semiconductor substrate 21 into the P-type semiconductor substrate 21.
  • the N-type impurity region 24 having a shallow impurity implantation depth is disposed at the surface of the N-type well region, and the N-type impurity region 22 having a deep impurity implantation depth is disposed at the bottom of the N-type well region.
  • the P-type well region 23 a extends inside the N-type well region of the surface force of the P-type semiconductor substrate 21.
  • the through-hole region 25 is a through-hole connected to the P-type semiconductor substrate through the N-type well region from the bottom of the P-type well region.
  • the periphery of the through hole region 25 is a boundary region 25.
  • the P-type semiconductor substrate 21, the N-type well region, and the P-type well region 23a have a so-called triple-well structure.
  • FIG. 2B shows a cross section of the field region 29 defining the MOS transistor 34, the electrode 28 of the MOS transistor 34, the STI 30 and the source / drain 31 of the MOS transistor 34 formed in the P-type well region 23a. It is shown.
  • FIG. 2B shows that the element isolation region 30 and the well tap 32 are formed in the P-type well region 23b which is not a triple-well structure.
  • the well tap 32 has a role of supplying a potential to the P-type well region 23b which does not have a triple well structure.
  • the electric potential supplied from the well tap 32 is also supplied to the P-type well region 23a constituting the triple-well structure through the through-hole region 25.
  • 3A, FIG. 3B, FIG. 3C, and FIG. 3D are cross-sectional views schematically showing manufacturing steps of the semiconductor device shown in FIG. 4A, FIG. 4B, FIG. 4C, and FIG. 4D are cross-sectional views schematically showing the manufacturing process of the semiconductor device shown in FIG. 2 after the process shown in FIG. 3D.
  • 3A, 3B, 3C, 3D, 4A, 4B, 4C, and 4D show a semiconductor substrate 35, an N-type impurity region 36 with a deep impurity implantation depth 36, a resist opening pattern 37, an STI 38, Resist opening pattern 39, N-type impurity region 40 with shallow impurity implantation depth 40, polysilicon layer and gate oxide film 41, resist pattern 42, MOS transistor gate electrode 43, MOS transistor source and drain 44, through The mouth region 45, the P-type well region 46a constituting the triple-well structure, the P-type well region 46b not constituting the triple-well structure, the resist pattern 47, and the well tap 48 are shown.
  • FIG. 3A shows the STI 38 formed for element isolation.
  • STI38 is formed as follows. First, a groove of about 0.5 m is formed in the semiconductor substrate 35. Next, the surface of the semiconductor substrate 35 is oxidized. Next, an insulating layer is deposited on the semiconductor substrate 35 so that the groove is filled with an insulator. Next, CMP (chemi cal
  • a resist is applied onto the semiconductor substrate 35, and a photolithography process is performed to form a resist opening pattern 37.
  • the through-hole region 45 and the impurity implantation depth are deep N
  • the formation of the type impurity region 36 is shown.
  • the resist opening pattern 37 has an opening corresponding to the N-type impurity region 36 where the impurity implantation depth is deep. That is, the resist opening pattern 37 does not have a resist pattern on the N-type well region, but has a resist pattern in a portion corresponding to the through-hole region 45. Accordingly, the through-hole region 45 is formed by the impurity implantation being shielded by the resist pattern.
  • the through-hole region 45 can be formed even if the resist opening pattern 37 does not have a resist pattern portion that shields the through-hole region 45.
  • the through-hole region 45 is formed as follows. First, an N-type impurity is ion-implanted into the N-type impurity region 36 where the impurity implantation depth is deep. At this time, N-type impurities are also introduced into the through-hole region 45. Then, again, a resist is applied and a photolithography process is performed to form the through-hole region 45. A resist pattern is formed with the corresponding part opened, and P-type impurities are implanted to compensate for N-type impurities. As a result, the through-hole region 45 is formed by compensating the P-type impurity in the N-type impurity region 36 where the impurity implantation depth is deep.
  • FIG. 3C is a diagram showing an N-type impurity region 40 having a shallow impurity implantation depth and an N-type well region.
  • a resist is applied and a photolithography process is performed to overlap the N-type impurity region 36 with a deep impurity implantation depth in a plane.
  • a resist opening pattern 39 is formed.
  • an N-type impurity region 40 having a shallow impurity implantation depth is formed by ion implantation.
  • the N-type impurity region 36 having a deep impurity implantation depth and the N-type impurity region 40 having a shallow impurity implantation depth are connected to form an N-type well region.
  • a P-type well region surrounded by an N-type well region is also formed.
  • FIG. 3D is a diagram showing the formation of the P-type wel region 46a constituting the triple-well structure and the P-type wel region 46b not constituting the triple-well structure.
  • a resist pattern 47 covering the N-type impurity region 40 is formed by applying a resist and performing a photolithography process.
  • P-type impurities are ion-implanted. Thereafter, the resist pattern 47 is removed.
  • FIG. 4A is a diagram showing a resist pattern 42 used for forming the gate electrode 43 of the MOS transistor.
  • the resist opening pattern 39 is removed, gate oxidation is performed, a polysilicon layer is deposited, and a polysilicon layer and a gate oxide film 41 are formed.
  • a resist is applied and a photolithography process is performed to form a resist pattern 42 used for forming the gate electrode 43 of the MOS transistor.
  • FIG. 4B is a diagram showing the formation of the gate electrode 43 of the MOS transistor.
  • the gate electrode 43 of the MOS transistor is formed by etching a polysilicon layer and a gate oxide film 41 using the resist pattern 42 as a mask.
  • FIG. 4C is a diagram showing a source / drain 44 of a MOS transistor formed.
  • a resist is applied and a photolithography process is performed to form a resist pattern for forming the source / drain 44.
  • Impurities for forming the source and drain 44 are ion-implanted using the resist pattern as a mask.
  • the resist pattern is removed and heat treatment is performed to activate the impurities in the source and drain 44, thereby completing the source and drain regions.
  • FIG. 4D is a diagram showing a well tap 48 formed in the P-type well region 46b.
  • a resist is applied, and a photolithography process is performed to form a resist pattern for forming the well tap 48.
  • impurities for forming the well tap 48 are ion-implanted using the resist pattern as a mask.
  • the resist pattern is removed and heat treatment is performed to form a well tap 48.
  • the semiconductor device of Example 1 has an N-type well region formed in a P-type semiconductor substrate and a P-type well region formed in the N-type well region.
  • the bottom portion of the P-type well region has a through-hole region penetrating the N-type well region.
  • the MOS transistor in the through-hole region is separated from the boundary of the through-hole region. Therefore, in the semiconductor device of the first embodiment, as in the conventional example of FIG. 1, the MOS transistor operates stably without the impurities at the boundary of the through-hole region affecting the MOS transistor.
  • the N-type impurity at the boundary of the through-hole region is effective because the leakage characteristics between the source terminal and the drain terminal of the MOS transistor are not adversely affected.
  • the size of the through-hole region that penetrates the N-type well region at the bottom of the P-type well region is large enough to include MOS transistors.
  • the location of the through-hole area is directly below the MOS transistor. Therefore, the feed to the P-well region where the through-hole region cannot be closed due to the spread of the depletion layer due to the PN junction is stabilized.
  • the stability of the power supply stabilizes the characteristics of the transistor on the P-well region.
  • a through-hole region can be placed directly under the transistor, and the p-type well region can be made smaller by overlapping the transistor and the through-hole region in a plane, compared to the case where the through-hole region is provided independently. Is easy.
  • Example 1 the MOS transistor is formed in the P-type well region constituting the triple-well structure, and the boundary region of the through-hole region adversely affects the characteristics of the MOS transistor. It is described.
  • the boundary of the through-hole region of Example 1 The field region may have an adverse effect on the operation of transistors other than MOS transistors, for example, bipolar transistors.
  • the decrease in the breakdown voltage of the P—N junction due to the action of the N-type impurity at the boundary of the through-hole in the P-type well area is a negative effect on the leakage characteristics between the terminals even for bipolar transistors. It can be a cause.
  • it goes without saying that, as in the first embodiment, it is effective for a transistor other than a MOS transistor to have a planar separation of the boundary region between the transistor and the through-hole region.
  • the second embodiment is an embodiment in which a plurality of N-type MOS transistors are formed in the P-type well region, and the boundary of the through-hole region is disposed between the N-type MOS transistors.
  • FIG. 5A is a plan view of the semiconductor device of Example 2, and FIG. 5B is a cross-sectional view of the semiconductor device of Example 2.
  • FIG. FIG. 5A shows a region 50 in which an N-type impurity region with a deep impurity implantation depth and a shallow N-type impurity region with a shallow impurity implantation depth 50, an N-type MOS transistor 51, a through-hole region 52, and P Regions 53 in which the p-type well region and the N-type impurity region where the impurity implantation depth is deep overlap each other in a plane are shown. Note that the gate electrode, source and drain structures of the N-type MOS transistor 51 are omitted, and the entire N-type MOS transistor 51 is represented by a rectangle.
  • FIG. 5B is a cross-sectional view taken along the line A-B shown in the plan view of FIG. 5A.
  • the N-type impurity region 56 which has a shallow impurity implantation depth extending from the surface of the P-type semiconductor substrate 57, and the P-type semiconductor P-type well region 54 extending from the surface of body substrate 57 to the inside, N-type impurity region 56 and impurity region 55 at the bottom of P-type well region 54 having a deep impurity implantation depth, and P-type well region A through-hole region 52 penetrating through the impurity region 55 where the impurity implantation depth is deep and a N-type MOS transistor 51 on the P-type well region 54 are shown.
  • the impurity implantation depth is shallow, the N-type impurity region 56 and the impurity implantation depth are deep, and the impurity region 55 forms an N-type well region and surrounds the P-type well region 54! /,
  • the impurity implantation depth is shallow,
  • the semiconductor device of Example 2 includes an N-type well region formed in a P-type semiconductor substrate 57 and a P-type well region 54 formed in the N-type well region. Possess In order to electrically connect the P-type well region 54 and the P-type semiconductor substrate 57, a through-hole region 52 that penetrates the N-type well region from the bottom of the P-type well region 54 is provided. A plurality of N-type MOS transistors exist in the P-type well region 54, and N-type MOS transistors also exist in the through-hole region 52. Therefore, the boundary of the through hole region 52 is arranged between the N type MOS transistor in the through hole region 52 and the N type MOS transistor outside the through hole region 52.
  • the boundary of the through-hole region 52 and the N-type MOS transistor are spaced apart in a plane. Note that the distance between the boundary of the through-hole region 52 and the N-type MOS transistor is the distance between the origin of the graph in FIG. 1C and the point where the N-type impurity concentration decreases to about 2E16 / cm 3 , as in Example 1. It is desirable to be.
  • MOS transistor in which impurities at the boundary of the through-hole region do not affect the MOS transistor, as in the conventional example of FIGS. 1A, 1B, and 1C. Operates stably. For example, the leakage characteristics between the source and drain terminals of the MOS transistor are not adversely affected.
  • the MOS transistor region and the through-hole region can be overlapped, it is not necessary to provide a separate through-hole region.
  • the area of the P-type well region 54 including both the MOS transistor region and the through-hole region is reduced. be able to.
  • FIG. 6A, FIG. 6B, and FIG. 6C are a plan view and a cross-sectional view of a semiconductor device according to a modification of the second embodiment described in FIG. 5A and FIG. 5B.
  • FIG. 6A is a plan view in which the impurity implantation depth is deep, the N-type impurity region and the impurity implantation depth are shallow, the region 60 where the N-type impurity region overlaps in plane, the N-type MOS transistor 61, A P-type MOS transistor 62, a through-hole region 63, and a region 64 where the N-type impurity region overlaps the P-type well region and the N-type impurity region in a planar manner are shown.
  • FIG. 6B is a cross-sectional view taken along line A—B in FIG. 6A.
  • the depth of implantation of impurities extending from the surface of the P-type semiconductor substrate 68 to the inside is shallow.
  • P-type well region 65 extending inside, impurity region 66 having a deep impurity implantation depth at the bottom of N-type impurity region 67 and P-type well region 65, and the bottom of P-type well region 65 A through-hole region 63 penetrating through the impurity region 55 having a deep implantation depth and an N-type MOS transistor 61 on the P-type well region 65 are shown.
  • the impurity implantation depth is shallow.
  • the impurity implantation depth of the V and N-type impurity regions 67 is deep, and the impurity region 66 forms an N-type well region and surrounds the P-type well region 65.
  • FIG. 6C is a cross-sectional view taken along line CD in FIG. 6A. 6A and 6B, when the P-type well region 65 is not shown, and the N-type MOS transistor 61 on the P-type well region 65 is replaced with the impurity implantation depth. The difference is that a P-type MOS transistor 62 on the shallow N-type impurity region 67 is shown. In other respects, FIG. 6A is similar to FIG. 6B.
  • Example 6A, 6B, and 6C are different from Example 2 in that the through-hole region 63 includes a P-type MOS transistor.
  • the through-hole region 63 includes a P-type MOS transistor.
  • other structures and arrangements are the same as those in the second embodiment.
  • the characteristics of the MOS transistor are not affected by the impurities in the boundary portion of the through hole region as in the conventional example of FIG.
  • the P-type MOS transistor operates stably as well as the N-type MOS transistor operates stably.
  • the leakage characteristics between the source and drain terminals of a P-type MOS transistor arranged at the boundary of the through-hole region become normal.
  • the MOS transistor region and the through-hole region can be overlapped, the area of the P-type well region 54 including both the MOS transistor region and the through-hole region can be reduced.
  • Example 3 will be described with reference to FIGS.
  • Embodiment 3 is an embodiment relating to a semiconductor device having an SRAM cell in which MOS transistor power is also configured.
  • FIG. 7 is a plan view for explaining the layout of the SRAM cell of the semiconductor device of the third embodiment. 7 shows the word line 70, VDD line 71, bit line 72, GND line 73, MOS transistor gate electrode 74, field region 75, contact 76, N-type MOS transistor 77, N-type MOS transistor 78, P-type. MOS transistor 79, P-type MOS transistor 80, N-type MOS transistor 81, N-type MOS transistor 82, P-type well region 83, N-type well region 84, and SRAM cell 85 are shown.
  • a predetermined field region 75 and a gate electrode 74 of a predetermined MOS transistor are fixed to each other. By arranging them regularly, MOS transistors can be arranged in a matrix state with a certain regularity.
  • MOS transistors arranged in a matrix state for example, P-type MOS transistors 79 and 80 in the N-type well region 84 and N-type MOS transistors 77, 78, and 81 in the P-type well region 83 are used.
  • 82 are connected by a wiring layer as shown by a thick line in FIG. 7, an SRAM cell 85 can be configured.
  • the MOS transistor channel is formed at the intersection of the field region 75 and the MOS transistor gate electrode 74 except where the contact 76 is disposed.
  • field region 75 and MOS transistor gate electrode 74 are electrically connected.
  • the N-type MOS transistor 78 and the P-type MOS transistor 79 form an inverter circuit.
  • N-type MOS transistor 81 and P-type MOS transistor 80 form an inverter circuit. Both inverter circuits are cross-connected.
  • the N-type MOS transistor 77 and the N-type MOS transistor 82 form a transfer gate of the SRAM cell.
  • the N-type uel region 84 and the P-type wel region 83 are rectangular regions that are long in the column direction in plan view, and are alternately arranged in plan view.
  • the width of the N-type well region 84 is about 0.5 ⁇ m, for example.
  • the width of the P-type well region 83 is, for example, about 0.7 ⁇ m. Accordingly, the N-type wel region 84 is separated into the P-type wel region 83 in plan view.
  • the P-type well region 83 is formed in the N-type well region 84, and the N-type well region 84 is connected by a region where the implantation depth of the N-type impurity at the bottom of the P-type well region 83 region is deep. It is. That is, the N-type well region 84 surrounds the entire SRAM cell matrix including the SRAM cell 85.
  • the pattern of the field region 75 of Example 3 is a continuous bar pattern that continuously extends in the column direction and whose width periodically changes, and a short bar pattern.
  • the regular arrangement of the field regions 75 is defined as a short rod-like pattern with respect to the array A in which continuous bar-shaped patterns are arranged in the column direction, the array B in which short bar-shaped patterns are arranged in the column direction, and the array B. Arrangement in which short and bar-shaped patterns are arranged so that the arrangement of patterns is different from each other. It is the one that repeats column C and is arranged in the column direction.
  • the pattern of the gate electrode 74 of the MOS transistor of the third embodiment is a long bar-shaped pattern having a length that intersects with two columns of the field region 75.
  • the regular arrangement of the gate electrodes means that long bar-shaped patterns are arranged in the row direction so as to intersect the two columns of field regions 75.
  • the VDD line 71 is represented by a thick line and a rectangular parallelepiped wiring layer pattern, and is a wiring that plays a role of transmitting a power supply voltage on the high voltage side to the SRAM cell 85.
  • the rectangular parallelepiped wiring layer pattern is a pattern for connection to the field region 75 and is connected to the sources of the P-type MOS transistors 79 and 80 constituting the SRAM cell 85.
  • a thick line of the VDD line 71 is composed of a wiring layer, and represents a wiring for connecting a rectangular parallelepiped pattern in the column direction of the matrix.
  • the bit line 72 is represented by a thick line and a rectangular parallelepiped wiring layer pattern, and serves to transmit a bit line signal to the SRAM cell 85.
  • the rectangular parallelepiped pattern is a wiring layer pattern for connection to the field region 75.
  • the thick line of the bit line 72 is composed of a wiring layer and represents a wiring that connects a rectangular parallelepiped pattern in the column direction of the matrix.
  • the GND line 73 is similarly represented by a thick line and a rectangular parallelepiped pattern, and plays a role of transmitting the power supply voltage on the low voltage side to the SRAM cell 85.
  • the rectangular parallelepiped wiring layer pattern is a pattern for connection to the field region 75 and is connected to the drains of the N-type MOS transistors 78 and 81 constituting the SRAM cell 76.
  • the thick line of the GND line 73 is a wiring for connecting a rectangular parallelepiped pattern in the matrix column direction.
  • the word line 70 is composed of a wiring layer, and is connected to the gate electrode 74 of the N-type MOS transistor 77 and the gate electrode 74 of the N-type MOS transistor 82 constituting the SRAM cell 85.
  • the word line 70 plays a role of transmitting a decode signal for taking in a bit line signal to the storage portion of the SRAM cell through the N-type MOS transistor 77 and the N-type MOS transistor 82.
  • FIG. 8 is a diagram showing the arrangement of through-hole regions with respect to the SRAM cell of FIG. 7 in the semiconductor device of Example 3.
  • Figure 8 shows the field region 87, the gate electrode 88, the low voltage power supply 89, the high voltage power supply 90, 91, N-type MOS transistor 92, N-type MOS transistor 93, P-type MOS transistor 96, P-type MOS transistor 97, N-type MOS transistor 98, N-type MOS transistor 99, through-hole region 100, P-type A uel region 101 and an N-type wel region 102 are shown.
  • the field region 87 and the gate electrode 88 constitute a MOS transistor as in FIG. Also, low voltage power supply 89, high voltage power supply 90, bit line 91, N-type MOS transistor 92, N-type MOS transistor 93, P-type MOS transistor 96, P-type MOS transistor 97, N-type MOS transistor 98, and N
  • the type MOS transistor 99 constitutes an SRAM cell, as in FIG.
  • the through hole region 100 is set so as to include two target SRAM cell regions at the top and bottom.
  • the reason for including two SRAM cells is to align the characteristics of the upper and lower SRAM cells.
  • the size of the through-hole region 100 is, for example, a rectangle of about lO ⁇ m ⁇ l.4 ⁇ m.
  • the width of the N-type well region 101 is about 0.5 ⁇ m, for example.
  • the width of the P-type well region 102 is, for example, about 0.7 m.
  • the boundary portion of the through hole region 100 is disposed between the MOS transistors constituting the SRAM cell. Furthermore, it is desirable that the distance between the boundary portion of the through-hole region 100 and the MOS transistor is a distance from the origin shown in FIG.
  • the distance to the predetermined concentration is the distance to which the N-type impurity does not affect the MOS transistor.
  • the N-type impurity concentration from the origin shown in FIG. 1C is about 2E16 / The distance to the point where it drops to cm 3 .
  • the N-type MOS transistor configuring the SRAM cell is arranged in the P-type well region, and the P-type MOS transistor is in the N-type well region. Is arranged.
  • the P-type wel region is disposed inside the N-type wel region, and a region having a deep N-type impurity implantation depth is disposed at the bottom of the P-type wel region.
  • the through hole region 100 is provided so as to include two SRAM cells, and the boundary portion of the through hole region 100 is disposed between the MOS transistors constituting the SRAM cell.
  • the MOS transistor is arranged so as to avoid the region where the impurity distribution at the boundary of the through-hole region 100 is unstable, and the operation of the MOS transistor is stabilized. As a result, from the MOS transistor The operation of the configured SRAM cell is also stable.
  • the N-well region includes the entire SRAM cell matrix and occupies a larger area than the through-hole region 100.
  • the P-type well area occupies almost one row of SRAM cells and occupies a larger area than the through-hole area 100.
  • the penetrating region 100 only occupies a part of the P-type well region. Therefore, the triple-well structure of Example 3 can suppress the injection of a minority carrier current from the semiconductor substrate to the P-type well region, and the P-type well region can be fed from the through-hole region 100. it can. As a result, the entire SRAM cell matrix is protected from a minority carrier current injection.
  • the SRAM cell and the through-hole region 100 can be planarly overlapped, it is possible to reduce the area of the P-type well region that does not require the through-hole region 100 to be provided independently.
  • Example 4 will be described with reference to FIG.
  • Example 4 is an example related to a semiconductor device having an SRAM cell, similar to Example 3, but the structure of the SRAM cell is different.
  • FIG. 9 is a diagram illustrating a semiconductor device according to the fourth embodiment. 9 shows field regions 105 and 106, gate electrodes 107 and 108, N-type well region 109, P-type well region 110, P-type MOS transistors 111 and 112, and N-type MOS transistors 113, 114, 115, and 116. The through-hole region 117 is shown.
  • the MOS transistor By arranging the predetermined field region 105 and the gate electrodes 107 and 108 of the predetermined MOS transistor in a certain rule, the MOS transistor can be laid in a matrix state with a certain regularity. In the region where the gate electrodes 107 and 108 and the field regions 105 and 106 overlap, a MOS transistor is formed.
  • the MOS transistors for example, P-type MOS transistors 111 and 112, and N-type MOS transistors 113, 114, 115, and 116 are connected by a wiring layer as shown by the thick lines in FIG. Thus, an SRAM cell is configured.
  • the P-type MOS transistors 111 and 112 are arranged in the N-type well region 109.
  • N-type MOS transistors 103, 104, 105, 106 are arranged in p-type well region 110.
  • the N-type MOS transistor 113 and the P-type MOS transistor 111 form an inverter circuit.
  • N-type MOS transistor 114 and P-type MOS transistor 112 form an inverter circuit. Both inverter circuits are Loss connection.
  • the N-type MOS transistors 115 and 116 form an SRAM cell transfer gate.
  • the N-type wel region 109 and the P-type wel region 110 are rectangular regions that are long in the row direction in a plane and are alternately arranged in a plane. In plane, it is separated into P-type wel region 110. However, the P-type well region 110 region is formed in the N-type well region 109, and the N-type well region 109 is connected to the bottom of the P-type well region 110 by a region where the implantation depth of the N-type impurity is deep. Yes. That is, the N-type well region 109 is a region surrounding the entire SRAM cell matrix.
  • the width of the N-type uel region 109 is about 0.6 m, for example. Further, the width of the P-type wel region 110 is, for example, about 1.1 m.
  • the field region 105 of Example 4 is a shape approximated by a shape in which two are arranged side by side with the C opening side in English as an axis.
  • the field region 106 of Example 4 is a shape that is approximated by a shape in which two are arranged side by side with the back side of C in English as an axis.
  • the field regions 105 are continuously arranged in the row direction, forming the field region 105 rows.
  • the field regions 106 are continuously arranged in the row direction, forming 106 rows of field regions.
  • the field region 105 rows and the field region 106 rows are alternately arranged.
  • the gate electrode 107 includes a bar-like pattern having a length that intersects both the adjacent field region 105 and the field region 106. Then, they are arranged so as to intersect with both the adjacent field region 105 and field region 106, and are arranged continuously in the row direction.
  • N-type impurities are diffused except for the overlapping portion of the gate electrodes 107 and 108, and constitutes the source or drain of the N-type MOS transistors 113, 114, 115, 116.
  • P-type impurities are diffused, and constitute the source or drain of the P-type MOS transistors 111 and 112.
  • the through hole region 117 has a quadrangular shape including four SRAM cells, and the boundary of the through hole region 97 is arranged between the MOS transistors constituting the SRAM cell.
  • the size of the through-hole region 117 is, for example, a rectangle of about 1.7 m ⁇ 1.7 / zm.
  • the boundary of the mouth region 117 is arranged between the MOS transistors constituting the SRAM cell!
  • the distance between the boundary portion of the through-hole region 117 and the MOS transistor is a distance until the origin force N-type impurity concentration shown in FIG.
  • the distance to a predetermined concentration is the distance to which the N-type impurity does not affect the MOS transistor.
  • the origin force N-type impurity concentration shown in Fig. Lc is about 2E16 / cm. The distance to the point where it falls to 3 .
  • the gate electrodes 108 are continuously connected in the row direction and serve as the word lines of the SRAM cells.
  • the bit line is a wiring formed of a wiring layer.
  • the bit line is a wiring that runs on the SRAM cell in parallel with the word line while connecting the field region 105 sandwiched between the gate electrodes 108.
  • the low-voltage power supply line is a wiring formed of a wiring layer.
  • the low-voltage power line is a wiring that runs on the SRAM cell in parallel with the bit line and the node line while connecting the field region 106 sandwiched between the gate electrodes 107.
  • the high-voltage power line is a wiring formed of a wiring layer.
  • the high-voltage power supply line is a wiring that runs on the SRAM cell in parallel with the low-voltage power supply line while connecting the field region 106 surrounded by the gate electrodes 107.
  • the N-type MOS transistor configuring the SRAM cell is arranged in the P-type well region, and the P-type MOS transistor is in the N-type well region. Is arranged.
  • the P-type wel region is disposed inside the N-type wel region, and a region having a deep N-type impurity implantation depth is disposed at the bottom of the P-type wel region.
  • the through-hole region 117 is provided so as to include four SRAM cells, and the boundary portion of the through-hole region 117 is disposed between the MOS transistors constituting the SRAM cell.
  • the MOS transistor is disposed so as to avoid the boundary portion of the through-hole region 117, that is, the region where the impurity distribution is unstable, and the operation of the MOS transistor is stabilized. As a result, the operation of the SRAM cell that also has the MOS transistor power becomes stable.
  • the Nwell area includes the entire SRAM cell matrix and occupies a larger area than the through-hole area 117.
  • the P-type well region is also equivalent to almost one row of SRAM cells. Occupies an area and occupies a larger area than the through-hole area 117.
  • penetrating region 117 occupies only a part of P-type well region. Therefore, the triple-well structure of Example 4 can suppress the injection of a minority carrier current from the semiconductor substrate to the P-type well region, and the P-type well region can be fed from the through-hole region 117. it can. As a result, the entire SRAM cell matrix is protected from a minority carrier current injection.
  • the SRAM cell and the through-hole region 117 overlap in a plane, it is possible to reduce the area of the P-type well region where it is not necessary to provide the through-hole region 117 independently. Industrial applicability
  • the transistor in the second wel region is not affected by the electrical force of the semiconductor substrate due to the first wel region, and supplies power to the second wel region. Since it is not affected by the influence of the through-hole region, it is possible to provide a semiconductor device with stable transistor characteristics.
  • the second invention it is possible to provide a method for manufacturing a semiconductor device having a well structure according to the first invention.
  • Impurity implantation depth is shallow N-type impurity region Through-hole region
  • Impurity implantation depth is deep with the P-type well region, and the N-type impurity region overlaps in a plane
  • Impurity implantation depth is deep, N-type impurity region and impurity implantation depth are shallow, and N-type impurity region overlaps planarly

Landscapes

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Abstract

（課題） 本発明は、半導体素子の特性の安定に好適な半導体装置及びその製造方法に関し、トリプルウエル構造を有する半導体装置のトリプルウエル内のトランジスタの特性の安定化を図った半導体装置及びその製造方法を提供することを課題とする。 （解決手段） 上記の課題を解決するため、本発明係る半導体装置は、半導体基板内に第１ウエル領域と第２ウエル領域と、前記第2ウエル領域に形成された複数のトランジスタとを備える。また、半導体装置は、前記第1ウエル領域を貫通して形成され、前記第２ウエルの底部において、前記第2ウエル領域と前記半導体基板とを電気的に導通する貫通口領域とを備える。そして、上記の半導体装置は、前記貫通口領域の境界が、前記トランジスタ間に配置され、前記トランジスタから、平面的にはなれて配置されていることを特徴とする。                  

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、トランジスタを有する半導体装置及びその製造方法に関し、特に、トリプ ルゥエル構造を有する半導体装置のトリプルゥエル内におけるトランジスタの特性の 安定ィ匕を図った半導体装置及びその製造方法に関する。
背景技術
[0002] LSKLarge scale Integration)回路の低消費電力設計を実現するため、 LSI回路に おいて、一般的に CMOS回路が使用される。その CMOS回路は P型 MOSトランジ スタ及び N型 MOSトランジスタから構成されており、 P型 MOSトランジスタは N型ゥェ ル領域に、 N型 MOSトランジスタは P型ゥエル領域に、それぞれ配置されている。 そして、 P型ゥエル領域以外の半導体基板から P型ゥエル領域へのノイズの抑制を する必要がある半導体装置及び P型ゥエル領域以外の半導体基板中の少数キヤリャ 一電流の P型ゥエル領域への注入を抑制する必要がある半導体装置にぉ 、て、 P型 の半導体基板内の P型ゥエル領域の周囲を N型ゥエル領域で取り囲むトリプルゥェ ル構造が採用されている。
[0003] P型ゥエル領域の周囲を囲む N型ゥエル領域が P型基板と P型ゥエル領域の電気 的な絶縁を果たし、半導体基板力 のノイズの抑制及び半導体基板中の少数キヤリ ヤー電流の注入の防止を行う為である。
そのような半導体装置の例としては、例えば、メモリ関連の半導体装置、及び、論理 レベルが異なる複数の信号を扱う半導体装置等がある。
[0004] し力し、 P型ゥエル領域のすべてを、 N型ゥエル領域に内包するトリプルゥエル構造 をとつた場合には、 P型ゥエル領域へ電位を供給するためのコンタクト領域を、 MOS トランジスタ領域とは別に、半導体基板内の P型ゥエル領域の表面に確保する必要 があり、チップ面積が増大する問題が生じていた。
[0005] そこで、 N型ゥエル領域に囲まれた P型ゥエル領域への電位の供給のため、 P型ゥ エル領域の底部と半導体基板を電気的に接続するため、 N型ゥエル領域を貫通する 貫通口を設けることが提案されて 、る。
その結果、上記のようなチップ面積が増加するという問題が生じることがなぐ半導 体基板からのノイズ及び半導体基板中の少数キヤリヤー電流の注入の防止の効果 は維持しつつ、 P型ゥエル領域に所定の電位レベルが半導体基板力 供給されて!、 る。（例えば、特許文献 1)
特許文献 1 :特開平 10— 199993
発明の開示
(発明が解決しょうとする課題）
特許文献 1に記載したように、 N型ゥエル領域を貫通する貫通口を形成する場合に は、その貫通口領域への N型不純物の導入を行わないようにする必要がある（ケース D o或いは、貫通口領域へ導入した N型不純物を補償するため、 P型不純物を貫通 口領域へ導入する必要がある（ケース 2)。
そして、 N型ゥエル領域を貫通する貫通口を作成するために導入する不純物が、 上部にある P型ゥエル表面に影響をしな 、ようにするためには、以下の要件を満たす 必要がある。ケース 1の場合では、貫通口領域の境界線の外側では完全に不純物の 導入を妨げない必要があり、一方、境界線の内側では完全に不純物の導入を遮断 する必要がある。ケース 2の場合では、上記の逆で、貫通口領域の境界線の外側で は完全に不純物の導入を遮断する必要があり、一方、境界線の内側では完全に不 純物の導入を妨げな 、ようにする必要がある。
しかし、貫通口領域の境界に配置した、不純物導入防止のためのパターユングさ れたレジストをマスクとして、上記のようにするのは困難である。その結果、貫通ロ領 域の境界部分にぉ 、て、不完全に導入された不純物が P型ゥエル領域の底部から P 型ゥエル領域の表面までのあいだに分布する。従って、貫通口領域の境界部分の P 型ゥエル領域の不純物濃度は一定の濃度ではなくなる。その結果、貫通口領域の境 界部分の不純物濃度の影響により、その貫通口領域の境界部分に形成されたトラン ジスタの特性は、トランジスタの端子間の電流リーク特性等に、悪影響を受ける。 そこで、本発明は、上記のような問題に鑑みてなされたものであり、その主目的は、 トランジスタの特性、例えば、端子間のリーク特性等を安定させる、トリプルゥエルの 構造を有する半導体装置を提供することにある。
[0007] (課題を解決するための手段）
上記の問題を解決するため、本発明に係る半導体装置は、全体として第 1導電型 の半導体基板と、前記半導体基板の表面から前記半導体基板内に向けて形成され た前記第 2導電型の第 1ゥエル領域とを備える。また、上記の半導体装置は、前記半 導体基板の表面力 前記半導体基板内に向けて形成され、かつ、前記第 1ゥエル領 域内に形成された第 1導電型の第 2ゥエル領域と、前記第 2ゥエル領域に形成された トランジスタとを備える。また、上記の半導体装置は、前記第 1ゥエル領域を貫通して 形成され、前記第 2ゥエルの底部において、前記第 2ゥエル領域と前記半導体基板と を電気的に導通する貫通口領域とを備える。そして、上記の半導体装置は、前記貫 通口領域の境界が、前記トランジスタから、平面的にはなれて配置されていることを 特徴とする。
[0008] 上記の問題を解決するため、本発明に係る半導体装置の製造方法は、全体として 第 1導電型の前記半導体基板の表面を含む前記半導体基板内に、第 1導電型の第 1ゥエル領域を形成する工程と、前記半導体基板の表面から前記半導体基板内に 向かって、前記第 1ゥエル領域内に第 1導電型の第 2ゥエル領域を形成する工程とを 備える。上記の半導体装置の製造方法は、前記第 1ゥエル領域内にトランジスタを形 成する工程と、前記第 1ゥエル領域を貫通して形成され、前記第 2ゥエルの底部にお いて、前記第 2ゥエル領域と前記半導体基板とを電気的に導通する貫通口領域を形 成する工程とを備える。そして、上記の半導体装置の製造方法は、前記貫通口領域 の境界が、前記トランジスタから、平面的にはなれて配置されていることを特徴とする
[0009] (発明の効果）
以上より、本発明には以下の効果がある。
第 1の発明によれば、半導体基板中に、第 2導電型の第 1ゥエル領域が第 1導電型 の第 2ゥエル領域を取り囲むように配置されており、第 2ゥエル領域内にトランジスタ が配置されている。また、第 2ゥエル領域の底部であって、第 1ゥエル領域中に半導 体基板と導通する貫通口領域が形成されており、その貫通口領域の境界はトランジ スタ間に一定の距離以上離れて配置されている。従って、第 1の発明によれば、第 2 ゥエル領域内のトランジスタは第 1ゥエル領域により、半導体基板からの電気的な影 響を受けなくなるとともに、第 2ゥエル領域の電源を供給する貫通口領域の境力もの 影響も受けなくなるため、トランジスタの特性が安定した半導体装置を提供できる効 果がある。
第 2の発明によれば、第 1の発明に係るゥエル構造を有する半導体装置の製造方 法を提供できる効果がある。
図面の簡単な説明
[0010] [図 1]図 1は、図 1A、図 1B、及び、図 1C力も構成されており、従来のトリプルゥエル 構造とその問題点について詳細を説明するための図である。
[図 2]図 2は、図 2A及び図 2Bから構成されており、実施例 1の半導体装置の断面図 及び平面図を示す。
[図 3]図 3は断面図 3A、断面図 3B、断面図 3C、及び、断面図 3D力 構成されてお り、図 2に示した半導体装置の製造工程の概略をしめした図である。
[図 4]図 4は断面図 4A、断面図 4B、断面図 4C、及び、断面図 4Dカゝら構成されてお り、図 2に示した半導体装置の製造工程の概略をしめした図である。
[図 5]図 5は実施例 2の半導体装置の平面図及び断面図を示す。
[図 6]図 6は、図 5に記載した実施例 2の変形例の半導体装置の平面図及び断面図 を示す。
[図 7]図 7は実施例 3の SRAMセルのレイアウトについて説明する平面図である。
[図 8]図 8は、実施例 3において、図 7の SRAMセルに対する貫通口領域の配置を示 す図である。
[図 9]図 9は実施例 4の半導体装置を示す図である。
発明を実施するための最良の形態
[0011] 以下、本発明の実施例 1、実施例 2、実施例 3、及び、実施例 4について説明する [0012] (実施例 1)
図 1A、図 1B、図 1C、図 2A、図 2B、図 3A、図 3B、図 3C、図 3D、図 4A、図 4B、 図 4C、図 5A、及び、図 5Bを用いて実施例 1を説明する。そして、本発明の実施例 1 は CMOSトランジスタを有する半導体装置のトリプルゥエル構造に関するものである はじめに、図 1A、図 1B、及び、図 1Cを用いて従来の半導体装置の問題点の詳細 を説明する。そして、図 1Aは、不純物の注入深さが浅い N型ゥエル領域 1、トリプル ゥエル構造を構成する p型ゥエル領域 2a、トリプルゥエル構造ではな ヽ P型ゥエル領 域 2b、不純物の注入深さが深い N型ゥエル領域 3、 P型半導体基板 4、 MOSトランジ スタのゲート電極及びチャネル領域 5、ソース及びドレイン領域 6、厚い酸化膜からな る素子分離領域 7、 P型ゥエル領域と半導体基板を導通するための貫通口領域 8、及 び、トリプルゥエル構造ではな 、P型ゥエル領域 2bに電位を供給するウェルタップ 9 を示す。また、図 1Bは半導体基板 15とレジスト 16の断面を示しており、 5E15/cm3を示 す等濃度線 11、 2.5E16/cm3を示す等濃度線 12、 7.5E16/cm3を示す等濃度線 13、 2. 25E17/cm3を示す等濃度線 14、半導体基板 15、レジスト 16、レジスト 16の断面形状が 斜め形状である領域を示す点線 17a、 17b,及び、半導体表面の一定の範囲を示す 矢印 18をそれぞれ示す。また、図 1Cは、レジスト 16が存在する領域、点線 17a、 17bの 位置、図 1Bで示した半導体表面の矢印 18、その半導体表面の矢印 18にそった範囲 において、半導体基板 15の表面の不純物濃度を示したグラフ、及び、そのグラフ中 の不純物濃度を示す折れ線 20、をそれぞれ示す。なお、モンテカルロ法を使用した、 計算機によるシミュレーションにより、不純物分布を求めた結果に基づいて、 5E15/c m3を示す等濃度線 11、 2.5El6/cm3を示す等濃度線 I2、 7.5El6/cm3を示す等濃度線 13、 2.25E17/cm3を示す等濃度線 14、及び、不純物濃度を示す折れ線 20を導出した 図 1 Aは全体として P型の P型半導体基板 4中に、不純物の注入深さが深い N型ゥ エル領域 3と不純物の注入深さが浅い N型ゥエル領域 1とが形成されているところを 示している。さらに、図 1 Aは不純物の注入深さが深い N型ゥエル領域 3と不純物の 注入深さが浅 ヽ N型ゥエル領域 1とカゝらなる N型ゥエル領域中に、トリプルゥエル構造 を構成する P型ゥエル領域 2aが形成されているところを示している。また、図 1Aは、 上記のトリプルゥエル構造を構成する P型ゥエル領域 2a中に MOSトランジスタ及び 素子分離領域 7が形成されているところを示す。その MOSトランジスタはゲート電極 及びチャネル領域 5、及び、ソース領域及びドレイン領域 6から形成されている。そし て、貫通口領域 8の上部に MOSトランジスタが配置されているところを示す。図 1Aは トリプルゥエル構造ではな ヽ P型ゥエル領域 2b中に素子分離領域 7及びウェルタップ 9が形成されているところを示す。なお、ウェルタップ 9はトリプルゥエル構造ではない P型ゥエル領域 2bに電位を供給する役割を有する。また、ウェルタップ 9から供給さ れた電位は、貫通口領域 8を通じて、トリプルゥエル構造を構成する P型ゥエル領域 2 aへも供給される。
図 1Bは、不純物の注入深さが深い N型ゥエル領域 3及び貫通口領域 8を形成する 不純物注入工程時に、不純物の注入マスクとして、その貫通口領域 8の境界部分に 配置されたレジスト 16と半導体基板 15の断面を示している。また、図 1Bは、不純物の 注入深さが深い N型ゥエル領域 3及び貫通口領域 8を形成するために、不純物を半 導体基板の法線方向から注入した後に、不純物が示す濃度分布を等濃度線 11、 12 、 13、及び、 14で示している。さらに、図 1Bの点線 17aはレジスト 16の端を表す。図 1B の点線 17bはレジスト 16の厚さが不均一な領域と均一な領域の境目を表す。また、図 1Bの矢印 18は図 1Cのグラフに示す横方向の範囲を示す。
そして、図 1Bが示す半導体基板 15の表面上にレジスト 16が存在しない領域では、 半導体基板 15中に、 2.25E17/cm3を示す等濃度線 14で囲まれた、半導体基板 15の 表面から深さ 1.5 μ m程度の位置を中心とした帯状の高濃度不純物領域が存在し、そ の高濃度不純物領域を挟むようにその上下方向には、 7.5E16/cm3を示す等濃度線 1 3、 2.5E16/cm3を示す等濃度線 12、及び 5E15/cm3を示す等濃度線 11で囲まれた不 純物領域が存在している。
一方、図 1Bが示す点線 17aと点線 17bで挟まれる領域では、レジスト 16中及び半導 体基板中 15に、縦方向に 7.5E16/cm3を示す等濃度線 13で囲まれた不純物領域が存 在し、その不純物領域の両側に 2.5E16/cm3等濃度線 12で囲まれる不純物領域が存 在する。
ここで、上記のような不純物領域は以下の理由により形成される。まず、点線 17aと 点線 17bで挟まれる領域では、レジスト 16の厚さは不均一であり、徐々に厚くなつてい る。すなわち、レジスト 16の断面形状は斜めとなっている。そうすると、レジストに衝突 した不純物の注入エネルギーはレジスト 16の厚さに応じて減少するため、レジスト 16 が充分厚い場所では、不純物は主にレジスト 16にとどまるものの、レジスト 16が薄い 場所では、不純物は主にレジストを透過して基板に達する。そして、レジスト 16により 減少した注入エネルギーに応じて、不純物の半導体基板 15への注入深さの平均値 は異なるものとなる。従って、基板に達した不純物は、レジスト 16がない領域における 高濃度不純物領域がある 1.5 μ mの深さから表面までの間に分散することになるため 、縦方向の不純物領域が形成されることになる。一方、レジスト 16の端の斜め部分に とどまった不純物も、斜め部分の形状に沿って分布することとなるため、レジスト 16中 に縦方向の不純物領域を形成することとなる。
半導体基板 15の表面上にレジスト 16が存在する領域であり、かつ、点線 17aと点線 1 7bで挟まれる領域以外の領域では、ほぼ、レジスト 16の厚さは均一である。そうすると 、不純物はレジスト中で止まり、レジスト 16中に、 2.25E17/cm3の等濃度線 14で囲まれ た、レジスト 16表面から 2.0 m程度の位置を中心とした帯状の高濃度不純物領域が できる。また、その高濃度不純物領域を挟むようにその上下方向には、 7.5E16/cm3を 示す等濃度線 13、 2.5E16/cm3を示す等濃度線 12、及び 5E15/cm3を示す等濃度線 11 で囲まれた不純物領域ができる。
図 1Cのグラフは図 1Bの矢印 18の範囲にある、半導体基板 15の表面の不純物分布 を示すグラフである。そして、図 1Cのグラフの横軸は、図 1Bの点線 17aと半導体基板 10の表面との交点を横軸の原点とし、原点からの横方向の距離を- 3.0 m力も +1.0 μ mの範囲で示す。図 1Cのグラフの縦軸は lE15/cm3から lE18/cm3の不純物濃度 の範囲を示す。折れ線 20は、不純物濃度が、 -1.5 μ mの点において 1.5E15/cm3から 上昇を始め、原点まで徐々に立ち上り、原点力も正領域にはいったところで、頂点 8E 16/cm3の不純物濃度を示し、原点から離れるに従って急激に減少することを示す。 矢印 18の範囲が、縦方向の不純物領域を形成する点線 17aと点線 17bで挟まれる領 域を含むため、レジスト 16の有無の境界付近程、不純物濃度が高いという状況を反 映すること〖こなる力らである。
図 1A、図 1B、及び、図 1Cによれば、不純物の注入深さが深い N型ゥエル領域 3の 中に貫通口領域 8を形成するときに、半導体基板への N型の不純物注入を、貫通口 領域 8の境目において、完全に遮断することはできないため、トリプルゥエル構造を 構成する P型ゥエル領域 2aの表面には図 1Cのグラフに示す不純物分布が形成され る。そうすると、従来のトリプルゥエル構造では、貫通口領域 8の境界部分と重なった 、トリプルゥエル構造を構成する P型ゥエル領域 2a中の MOSトランジスタの特性が、 他の MOSトランジスタの特性と比較して不安定となる問題がある。例えば、貫通ロ領 域 8の境界部分と重なった、トリプルゥエル構造を構成する P型ゥエル領域 2a中の M OSトランジスタの特性の内、ソース端子とドレイン端子間のリーク特性が悪ィ匕する等 の問題がある。 P型ゥエル領域 2aの P型不純物の働きは、 N型不純物により相殺され るため、 P型ゥエル領域 2a中の P型不純物濃度が低下したのと同様な状態となる。そ の結果、貫通口領域 8の境界部分にある P型ゥエル領域 2aの部分とソース及びドレイ ン領域 6とで形成される P— Nジャンクションの電気的な耐圧が劣化するからである。 また、 P型ゥエル領域の底部にある、 N型ゥエル領域を貫通する貫通口領域の大き さ、貫通口領域の配置場所により、 P型ゥエル領域への給電が不安定となり、 P型ゥ エル領域上のトランジスタの特性が不安定となる。
さらに、深い N型ゥエル領域と貫通口領域を形成するには、深い N型ゥエル領域に 高工ネルギ一で N型不純物を注入することになり、微細パターンを形成することは困 難である。従って、一般的に貫通口領域の大きさはトランジタ全体の大きさと比較して 大きくなることは避けがたい。そこで、特許文献 1に記載したように、トランジスタの直 下を避けて貫通口領域を配置すると、 P型ゥエル領域を貫通口領域の分だけ大きく することになり、 P型ゥエル領域の小型化が困難である。
図 2Aは実施例 1の半導体装置の平面図、図 2Bは実施例 1の半導体装置の断面 図を示す。図 2Aは P型半導体基板 21、不純物の注入深さが深い N型不純物領域 22 と不純物の注入深さが浅 、N型不純物領域 24と力 なる N型ゥエル領域、トリプルゥ エル構造を構成する P型ゥエル領域 23a、 P型ゥエル領域 23b、貫通口領域 25、 STI ( snailow
trench isolation) 30、ウェルタップ 32、貫通口領域の境界 33、及び、 MOSトランジスタ 34の配置を平面的に示したものである。また、図 2Aは貫通口領域 25の内側には MO Sトランジスタ 34を画定するフィールド領域 28、 MOSトランジスタ 34のゲート電極 29、 MOSトランジスタ 34、及び、ウェルタップ 32の電気的な絶縁を行う STI30が形成され ていることを示す。そして、上記の N型ゥエル領域は P型半導体基板 21内に形成され ている。 P型ゥエル領域 23は N型ゥエル領域の内側に形成されている、すなわち、 N 型ゥエル領域に囲まれている。貫通口領域 25は P型ゥエル領域 23aの内側に配置さ れており、 P型ゥエル領域 23aと P型半導体基板 21を電気的に接続する領域である。 さらに、不純物の注入深さが深い N型不純物領域 22及び貫通口領域 25の境界領域 33と MOSトランジスタ 34は平面的に離間している。ここで、貫通口領域 25の境界領 域 33と MOSトランジスタ 34との距離は、図 1Cに示す原点力 N型不純物濃度が所 定の濃度まで低下するまでの距離である。なお、所定の濃度まで低下する距離とは、 N型不純物が MOSトランジスタ 34に影響を与えな ヽ濃度まで低下する距離を! 、、 例えば、図 1Cに示す原点力 N型不純物濃度が約 2E16/cm3に低下する点までの 距離をいう。
図 2Bは図 2Aの A-B間の点線で示した場所の断面図である。そして、 N型ゥエル 領域は P型半導体基板 21の表面から P型半導体基板 21内に広がる。なお、不純物の 注入深さが浅 ヽ N型不純物領域 24は N型ゥエル領域の表面に、不純物の注入深さ が深い N型不純物領域 22は N型ゥエル領域の底部に配置されている。また、 P型ゥ エル領域 23aは P型半導体基板 21の表面力 N型ゥエル領域の内部に広がっている 。貫通口領域 25は P型ゥエル領域の底部から N型ゥエル領域を貫通して P型半導体 基板につながる貫通口である。そして、貫通口領域 25の周囲は境界領域 25となって いる。また、 P型半導体基板 21、 N型ゥエル領域、及び、 P型ゥエル領域 23aは、いわ ゆる、トリプルゥエル構造をなしている。さらに、図 2Bは、 P型ゥエル領域 23a内に形 成された、 MOSトランジスタ 34を画定するフィールド領域 29、 MOSトランジスタ 34の 電極 28、 STI30、及び、 MOSトランジスタ 34のソース'ドレイン 31の断面が示されてい る。図 2Bはトリプルゥエル構造ではない P型ゥエル領域 23b中に素子分離領域 30及 びウェルタップ 32が形成されているところを示す。なお、ウェルタップ 32はトリプルゥェ ル構造ではない P型ゥエル領域 23bに電位を供給する役割を有する。また、ウェルタ ップ 32から供給された電位は、貫通口領域 25を通じて、トリプルゥエル構造を構成す る P型ゥエル領域 23aへも供給される。 [0018] 図 3A、図 3B、図 3C、及び、図 3Dは図 2に示した半導体装置の製造工程の概略を 示した断面図である。また、図 4A、図 4B、図 4C、及び、図 4Dは、図 3Dに示す工程 以降の図 2に示した半導体装置の製造工程の概略を示した断面図である。
図 3A、図 3B、図 3C、図 3D、図 4A、図 4B、図 4C、及び、図 4Dは半導体基板 35、 不純物の注入深さが深い N型不純物領域 36、レジスト開口パターン 37、 STI38、レジ スト開口パターン 39、不純物の注入深さが浅い N型不純物領域 40、ポリシリコン層及 びゲート酸化膜 41、レジストパターン 42、 MOSトランジスタのゲート電極 43、 MOSトラ ンジスタのソース'ドレイン 44、貫通口領域 45、トリプルゥエル構造を構成する P型ゥェ ル領域 46a、トリプルゥエル構造を構成しない P型ゥエル領域 46b、レジストパターン 47 、及び、ウェルタップ 48をそれぞれ示す。
[0019] 図 3Aは素子分離のため、 STI38を形成したところを示す。 STI38は、以下のように して形成する。まず、半導体基板 35中に 0.5 m程度の溝を形成する。次に、半導体 基板 35の表面を酸化する。次に、半導体基板 35上に、上記の溝が絶縁物で埋まるよ うに、絶縁層を堆積させる。次に、上記の溝以外の場所にある絶縁層を CMP (chemi cal
mechanical polishing)にて除去すると STI38が完成する。
[0020] 図 3Bは半導体基板 35の上にレジストを塗布し、フォトリソグラフィー工程をおこなつ て、レジスト開口パターン 37を形成し、イオン注入により、貫通口領域 45及び不純物 の注入深さが深い N型不純物領域 36を形成したところを示す。レジスト開口パターン 37は不純物の注入深さが深い N型不純物領域 36に対応した開口を有する。すなわ ち、レジスト開口パターン 37は、 N型ゥエル領域上にはレジストパターンを有しないが 、貫通口領域 45に対応する部分にはレジストパターンを有する。従って、貫通口領域 45は不純物の注入が上記のレジストパターンで遮蔽されたことにより出来上がる。 ただし、レジスト開口パターン 37が貫通口領域 45を遮蔽するレジストパターン部分を 有しなくても、貫通口領域 45を形成することができる。その際、貫通口領域 45の形成 は以下のようにして行う。まず、不純物の注入深さが深い N型不純物領域 36に N型不 純物をイオン注入する。その際、貫通口領域 45にも、 N型不純物が導入される。そこ で、再び、レジストを塗布し、フォトリソグラフィー工程をおこなって、貫通口領域 45に 対応する部分が開口されている、レジストパターンを形成し、 N型不純物を補償する P型の不純物を注入する。その結果、不純物の注入深さが深い N型不純物領域 36中 に P型の不純物の補償により、貫通口領域 45が出来上がる。
[0021] 図 3Cは不純物の注入深さが浅い N型不純物領域 40を形成し、 N型ゥエル領域を 形成したところを示す図である。不純物の注入深さが浅 ヽ N型不純物領域 40を形成 するには、まず、レジストを塗布し、フォトリソグラフィー工程を行って、不純物の注入 深さが深い N型不純物領域 36と平面的に重なるように、レジスト開口パターン 39を形 成する。次に、イオン注入により、不純物の注入深さが浅い N型不純物領域 40を形 成する。その結果、不純物の注入深さが深い N型不純物領域 36と不純物の注入深さ が浅い N型不純物領域 40とが接続して、 N型ゥエル領域が形成される。また、 N型ゥ エル領域に囲まれた P型ゥエル領域も形成される。
[0022] 図 3Dは、トリプルゥエル構造を構成する P型ゥエル領域 46a及びトリプルゥエル構造 を構成しな ヽ P型ゥエル領域 46bを形成したところを示す図である。 P型ゥエル領域 46 a及び 46bを形成するためには、はじめに、 N型不純物領域 40を覆うレジストパターン 4 7を、レジストを塗布し、フォトリソグラフィー工程を行って形成する。次に、レジストパタ ーン 47をマスクとして、 P型不純物をイオン注入する。その後、レジストパターン 47を 除去する。
図 4Aは、 MOSトランジスタのゲート電極 43の形成に用いるレジストパターン 42を作 成したところを示す図である。レジストパターン 42を作成する前に、レジスト開ロパタ ーン 39を除去し、ゲート酸化を行い、ポリシリコン層を堆積させ、ポリシリコン層及びゲ ート酸化膜 41を形成する。次に、レジストを塗布し、フォトリソグラフィー工程を行って 、 MOSトランジスタのゲート電極 43の形成に用いるレジストパターン 42を作成する。
[0023] 図 4Bは、 MOSトランジスタのゲート電極 43を形成したところを示す図である。 MOS トランジスタのゲート電極 43はポリシリコン層及びゲート酸化膜、 41を、レジストパター ン 42をマスクにエッチングすることにより形成する。
[0024] 図 4Cは、 MOSトランジスタのソース'ドレイン 44を形成したところを示す図である。ソ ース'ドレイン 44を形成するには、まず、レジストを塗布し、フォトリソグラフィー工程を 行うことにより、ソース'ドレイン 44形成のためのレジストパターンを形成する。そして、 そのレジストパターンをマスクにソース'ドレイン 44形成のための不純物をイオン注入 する。次に、レジストパターンを除去し、熱処理を行って、ソース'ドレイン 44の不純物 を活性ィ匕して、ソース'ドレイン領域は完成する。
図 4Dは、 P型ゥエル領域 46bにウェルタップ 48を形成したところを示す図である。ゥ エルタップ 48を形成するには、まず、レジストを塗布し、フォトリソグラフィー工程を行う ことにより、ウェルタップ 48形成するためのレジストパターンを形成する。そして、その レジストパターンをマスクにウェルタップ 48形成のための不純物をイオン注入する。次 に、レジストパターンを除去し、熱処理を行って、ウェルタップ 48を形成する。
実施例 1によれば、実施例 1の半導体装置は、 P型半導体基板中に作成された N 型ゥエル領域及び N型ゥエル領域中に形成された P型ゥエル領域を有し、 P型ゥェ ル領域と P型半導体基板を電気的に接続するため、 P型ゥエル領域の底部であって 、 N型ゥエル領域を貫通する貫通口領域を有する。そして、その貫通口領域内の M OSトランジスタと貫通口領域の境界とは離間している。従って、実施例 1の半導体装 置では、図 1の従来例のように、貫通口領域の境界の不純物が MOSトランジスタに 影響することはなぐ MOSトランジスタが安定に動作する。例えば、貫通口領域の境 界の N型不純物により、 MOSトランジスタのソース端子とドレイン端子間のリーク特性 等が悪影響を受けな 、効果がある。
また、 P型ゥエル領域の底部にある、 N型ゥエル領域を貫通する貫通口領域の大き さは、 MOSトランジスタを含む程に大きい。また、貫通口領域の配置場所は MOSト ランジスタの直下にある。従って、貫通口領域が P—Nジャンクションに起因する空乏 層の広がりにより、閉じることがなぐ P型ゥエル領域への給電が安定する。また、給電 が安定することにより、 P型ゥエル領域上のトランジスタの特性が安定となる。
さらに、トランジスタの直下に貫通口領域を配置することができ、トランジスタと貫通 口領域とを平面的に重ねることにより、貫通口領域を独立に設ける場合に比較して、 p型ゥエル領域の小型化が容易である。
なお、上記の実施例 1においては、トリプルゥエル構造を構成する P型ゥエル領域 内に MOSトランジスタが形成されており、貫通口領域の境界領域が、 MOSトランジ スタの特性に、悪影響を及ぼすと記載している。一方、実施例 1の貫通口領域の境 界領域は、 MOSトランジスタ以外のトランジスタ、例えば、ノイポーラトランジスタの動 作にも悪影響を及ぼすことが考えられる。 P型ゥエル領域の貫通口の境界部分にお いて、 N型不純物の作用による、 P— Nジャンクションの耐圧の低下は、バイポーラト ランジスタ等に対しても、端子間のリーク特性の悪ィ匕の原因となり得るからである。そ こで、実施例 1のように、トランジスタと貫通口領域の境界領域を平面的に離間させる ことは、 MOSトランジスタ以外のトランジスタに対しても有効であることはいうまでもな い。
[0026] (実施例 2)
図 5A、図 5B、図 6A、図 6B、及び、図 6Cを用いて、実施例 2を説明する。実施例 2 は複数の N型 MOSトランジスタが P型ゥエル領域内に作成されており、貫通口領域 の境界が N型 MOSトランジスタの間に配置されている実施例である。
図 5Aは実施例 2の半導体装置の平面図であり、図 5Bは実施例 2の半導体装置の 断面図を示す。図 5Aは不純物の注入深さが深い N型不純物領域と不純物の注入 深さが浅い N型不純物領域が平面的に重なっている領域 50、 N型 MOSトランジスタ 51、貫通口領域 52、及び、 P型ゥエル領域と不純物の注入深さが深い N型不純物領 域が平面的に重なっている領域 53をそれぞれ示す。なお、 N型 MOSトランジスタ 51 のゲート電極、ソース'ドレイン等の構造は省略し、 N型 MOSトランジスタ 51全体は長 方形で代表した。
図 5Bは、図 5Aの平面図に示した A— B線における断面図であり、 P型半導体基板 57の表面から内部に広がる不純物の注入深さが浅い N型不純物領域 56、 P型半導 体基板 57の表面から内部に広がる P型ゥエル領域 54、 N型不純物領域 56と P型ゥェ ル領域 54の底部にある不純物の注入深さが深い不純物領域 55、及び、 P型ゥエル領 域 54の底部にあって、不純物の注入深さが深い不純物領域 55を貫通する貫通ロ領 域 52、及び、 P型ゥエル領域 54上にある N型 MOSトランジスタ 51をそれぞれ示す。な お、不純物の注入深さが浅 、N型不純物領域 56と不純物の注入深さが深!、不純物 領域 55とは N型ゥエル領域を形成し、 P型ゥエル領域 54を取り囲んで!/、る。
[0027] 図 5A及び図 5Bによれば、実施例 2の半導体装置は、 P型半導体基板 57中に作成 された N型ゥエル領域及び N型ゥエル領域中に形成された P型ゥエル領域 54を有し 、 P型ゥエル領域 54と P型半導体基板 57を電気的に接続するため、 P型ゥエル領域 5 4の底部から N型ゥエル領域を貫通する貫通口領域 52を有する。そして、その P型ゥ エル領域 54内には複数の N型 MOSトランジスタが存在し、貫通口領域 52内にも N型 MOSトランジスタが存在する。そこで、貫通口領域 52内の N型 MOSトランジスタと貫 通口領域 52外の N型 MOSトランジスタの間に貫通口領域 52の境界が配置されてい る。また、その貫通口領域 52の境界と N型 MOSトランジスタとは平面的に離間してい る。なお、貫通口領域 52の境界と N型 MOSトランジスタとの距離は、実施例 1と同様 、図 1Cのグラフの原点から N型不純物濃度が 2E16/cm3程度まで低下する点間の距 離であることが望ましい。
[0028] 従って、実施例 2の半導体装置では、図 1A、図 1B、及び、図 1Cの従来例のように 、貫通口領域の境界の不純物が MOSトランジスタに影響することはなぐ MOSトラン ジスタが安定に動作する。例えば、 MOSトランジスタのソース'ドレイン端子間のリー ク特性等に悪影響が及ぶことはない。
また、 MOSトランジスタ領域と貫通口領域とを重ねることができるため、別に貫通口 領域を独立してとる必要はなぐ MOSトランジスタ領域と貫通口領域の双方を含む P 型ゥエル領域 54の面積を縮小することができる。
[0029] 図 6A、図 6B、及び、図 6Cは、図 5A及び図 5Bに記載した実施例 2の変形例の半 導体装置の平面図及び断面図である。図 6Aは平面図であり、不純物の注入深さが 深 、N型不純物領域と不純物の注入深さが浅 、N型不純物領域が平面的に重なつ ている領域 60、 N型 MOSトランジスタ 61、 P型 MOSトランジスタ 62、貫通口領域 63、 及び、 P型ゥエル領域と不純物の注入深さが深!ヽ N型不純物領域が平面的に重なつ ている領域 64を示す。
図 6Bは図 6Aの A— B線部分の断面図であり、 P型半導体基板 68の表面から内部 に広がる不純物の注入深さが浅 、N型不純物領域 67、 P型半導体基板 68の表面か ら内部に広がる P型ゥエル領域 65、 N型不純物領域 67と P型ゥエル領域 65の底部に ある不純物の注入深さが深い不純物領域 66、及び、 P型ゥエル領域 65の底部にあつ て、不純物の注入深さが深い不純物領域 55を貫通する貫通口領域 63、及び、 P型ゥ エル領域 65上にある N型 MOSトランジスタ 61を示す。なお、不純物の注入深さが浅 V、N型不純物領域 67と不純物の注入深さが深!、不純物領域 66とは N型ゥエル領域 を形成し、 P型ゥエル領域 65を取り囲んでいる。
図 6Cは図 6Aの C— D線部分の断面図である。そして、図 6Aと図 6Bとを比較する と、 P型ゥエル領域 65が示されていない点、及び、 P型ゥエル領域 65上にある N型 M OSトランジスタ 61に代わって、不純物の注入深さが浅い N型不純物領域 67上にある P型 MOSトランジスタ 62が示されている点で異なる。し力し、その他の点では、図 6A は図 6Bと同様である。
そして、図 6A、図 6B、及び、図 6Cに示す実施例 2の変形例は P型 MOSトランジス タを貫通口領域 63に含む点で、実施例 2とは異なる。しかし、その他の構造、配置に ついては、実施例 2と同様である。
[0030] 従って、実施例 2の変形例の半導体装置では、図 1の従来例のように、 MOSトラン ジスタの特性は、貫通口領域の境界部分の不純物に影響されることはない。また、 N 型 MOSトランジスタが安定に動作するだけでなぐ P型 MOSトランジスタも安定動作 する。例えば、貫通口領域の境界部分に配置されている P型 MOSトランジスタのソー ス 'ドレイン端子間のリーク特性等は正常なものとなる。
また、 MOSトランジスタ領域と貫通口領域とを重ねることができるため、 MOSトラン ジスタ領域と貫通口領域の双方を含む P型ゥエル領域 54の面積を縮小することがで きる。
[0031] (実施例 3)
図 7及び図 8を用いて実施例 3を説明する。実施例 3は MOSトランジスタ力も構成さ れる SRAMセルを有する半導体装置に関する実施例である。
図 7は実施例 3の半導体装置の SRAMセルのレイアウトについて説明する平面図 である。そして、図 7はワード線 70、 VDD線 71、ビット線 72、 GND線 73、 MOSトランジ スタのゲート電極 74、フィールド領域 75、コンタクト 76、 N型 MOSトランジスタ 77、 N型 MOSトランジスタ 78、 P型 MOSトランジスタ 79、 P型 MOSトランジスタ 80、 N型 MOS トランジスタ 81、 N型 MOSトランジスタ 82、 P型ゥエル領域 83、 N型ゥエル領域 84、及 び、 SRAMセル 85を示す。
[0032] 所定のフィールド領域 75、及び、所定の MOSトランジスタのゲート電極 74を一定の 規則に配置することにより、 MOSトランジスタを一定の規則性をもって、マトリックス状 態に敷きつめることができる。そして、マトリックス状態に配置された MOSトランジスタ の中から、例えば、 N型ゥエル領域 84にある P型 MOSトランジスタ 79、 80と、 P型ゥェ ル領域 83にある N型 MOSトランジスタ 77、 78、 81、 82を、図 7の太線で示したように配 線層で接続をすることにより、 SRAMセル 85を構成することができる。なお、コンタクト 76が配置されて!、る箇所を除き、フィールド領域 75と MOSトランジスタのゲート電極 7 4との交差部分に MOSトランジスタのチャネルが形成される。一方、フィールド領域 75 と MOSトランジスタのゲート電極 74との交差部分であって、コンタクト 76が配置されて いる箇所では、フィールド領域 75と MOSトランジスタのゲート電極 74が電気的に接続 されている。
ここで、上記の接続により、 N型 MOSトランジスタ 78と P型 MOSトランジスタ 79はィ ンバータ回路を形成する。 N型 MOSトランジスタ 81と P型 MOSトランジスタ 80はイン バータ回路を形成する。そして、双方のインバータ回路はクロス接続をしている。また 、 N型 MOSトランジスタ 77及び N型 MOSトランジスタ 82は SRAMセルのトランスファ 一ゲートを形成する。
N型ゥエル領域 84と P型ゥエル領域 83は、平面的には列方向に長!、長方形の領域 であり、平面的には交互に配置されている。ここで、 N型ゥエル領域 84の幅は、例え ば、約 0.5 μ m程度である。また、 P型ゥエル領域 83の幅は、例えば、約 0.7 μ m程度で ある。従って、 N型ゥエル領域 84は平面的には P型ゥエル領域 83に分離されている。 し力し、 P型ゥエル領域 83は N型ゥエル領域 84内に形成されており、 N型ゥエル領域 84は P型ゥエル領域 83領域の底部の N型不純物の注入深さが深い領域により接続さ れている。すなわち、 N型ゥエル領域 84は SRAMセル 85を含む SRAMセルマトリック ス全体を囲む領域である。
なお、実施例 3のフィールド領域 75のパターンは、連続して列方向へ延伸し、かつ、 幅が周期的に変化する連続棒状パターン、及び、短い棒状のパターンである。そし て、フィールド領域 75の規則的な配置とは、連続棒状パターンを列方向に配置した 配列 A、短い棒状のパターンを列方向に並べた配列 B、及び、配列 Bに対して、短い 棒状のパターンの配置が互 、違いになるように、短 、棒状のパターンを配置した配 列 Cを繰り返し、列方向へ配置したものをいう。また、実施例 3の MOSトランジスタの ゲート電極 74のパターンは、フィールド領域 75の 2列分と交差する程度の長さを持つ 、長い棒状パターンである。そして、ゲート電極の規則的な配置とは、長い棒状バタ ーンを、行方向へ、 2列のフィールド領域 75と交差するように配置することをいう。
[0034] VDD線 71は太線及び直方体形状の配線層パターンで表されており、 SRAMセル 8 5へ、高電圧側の電源電圧を伝える役割を果たす配線である。直方体形状の配線層 パターンはフィールド領域 75と接続するためのパターンであり、 SRAMセル 85を構成 する P型 MOSトランジスタ 79、 80のソースと接続する。 VDD線 71の太線は、配線層か らなり、直方体形状パターンをマトリックスの列方向に接続する配線を表したものであ る。ビット線 72は太線及び直方体形状の配線層パターンで表されており、 SRAMセ ル 85へ、ビット線信号を伝える役割を果たす配線である。直方体形状のパターンはフ ィールド領域 75と接続するための配線層パターンであり、 SRAMセル 85を構成する N型 MOSトランジスタ 77のソース'ドレイン領域、及び、 N型 MOSトランジスタ 82のソ ース'ドレイン領域と接続する。ビット線 72の太線は、配線層から構成されており、直 方体形状パターンをマトリックスの列方向に接続する配線を表す。
[0035] GND線 73は太線及び直方体形状のパターンにより表されているのは同様であり、 S RAMセル 85へ、低電圧側の電源電圧を伝える役割を果たす。直方体形状の配線 層パターンはフィールド領域 75と接続するためのパターンであり、 SRAMセル 76を構 成する N型 MOSトランジスタ 78、 81のドレインと接続する。 GND線 73の太線は直方 体形状のパターンをマトリックスの列方向に接続する配線である。
ワード線 70は、配線層から構成されており、 SRAMセル 85を構成する N型 MOSトラ ンジスタ 77のゲート電極 74、及び、 N型 MOSトランジスタ 82のゲート電極 74と接続す る。そして、ワード線 70は、 SRAMセルの記憶部分へ、 N型 MOSトランジスタ 77及び N型 MOSトランジスタ 82を通じて、ビット線信号を取り込むためのデコード信号を伝 える役割を果たす。
[0036] 図 8は、実施例 3の半導体装置において、図 7の SRAMセルに対する貫通口領域 の配置を示す図である。
そして、図 8はフィールド領域 87、ゲート電極 88、低電圧電源 89、高電圧電源 90、ビ ット線 91、 N型 MOSトランジスタ 92、 N型 MOSトランジスタ 93、 P型 MOSトランジスタ 9 6、 P型 MOSトランジスタ 97、 N型 MOSトランジスタ 98、 N型 MOSトランジスタ 99、貫 通口領域 100、 P型ゥエル領域 101及び N型ゥエル領域 102を示す。
そして、フィールド領域 87とゲート電極 88とは MOSトランジスタを構成する点は図 6 と同様である。また、低電圧電源 89、高電圧電源 90、ビット線 91、 N型 MOSトランジス タ 92、 N型 MOSトランジスタ 93、 P型 MOSトランジスタ 96、 P型 MOSトランジスタ 97、 N型 MOSトランジスタ 98、及び、 N型 MOSトランジスタ 99は SRAMセルを構成する 点は図 7と同様である。
そこで、貫通口領域 100は上下に対象な 2つの SRAMセル領域を包含するように設 定されている。 2つの SRAMセルを包含するようにしたのは、上下の SRAMセルの 特性を揃えるためである。ここで、貫通口領域 100の大きさは、例えば、 l.O ^ m X l.4 μ m程度の矩形である。また、 N型ゥエル領域 101の幅は、例えば、約 0.5 μ m程度で ある。また、 P型ゥエル領域 102の幅は、例えば、約 0.7 m程度である。そして、貫通 口領域 100の境界部分は SRAMセルを構成する MOSトランジスタ間に配置されて いる。さらに、貫通口領域 100の境界部分と MOSトランジスタとの距離は、図 1Cに示 す原点から N型不純物濃度が所定の濃度まで低下するまでの距離であることが望ま しい。なお、所定の濃度まで低下する距離とは、 N型不純物が MOSトランジスタに影 響を与えない濃度まで低下する距離をいい、例えば、図 1Cに示す原点から N型不 純物濃度が約 2E16/cm3に低下する点までの距離をいう。
実施例 3の MOSトランジスタ力 構成される SRAMセルを有する半導体装置によ れば、 SRAMセルを構成する N型 MOSトランジスタは P型ゥエル領域に配置されて おり、 P型 MOSトランジスタは N型ゥエル領域に配置されている。そして、 P型ゥエル 領域は N型ゥエル領域の内部に配置されており、 P型ゥエル領域の底部には、 N型 不純物の注入深さが深い領域が配置されている。そして、貫通口領域 100が 2つの S RAMセルを包含するように設けられており、貫通口領域 100の境界部分が SRAMセ ルを構成する MOSトランジスタ間に配置されている。貫通口領域 100の境界部分に ある不純物分布が不安定な領域を避けるように、 MOSトランジスタが配置されること になり、 MOSトランジスタの動作が安定する。その結果、その MOSトランジスタから 構成される SRAMセルの動作も安定したものとなる。
また、 Nゥエル領域は SRAMセルマトリック全体を含み、貫通口領域 100に比較し て、大きな領域を占めている。さらに、 P型ゥエル領域も SRAMセルのほぼ一列分の 面積を占めており、貫通口領域 100に比較して大きい領域を占める。一方、貫通ロ領 域 100は P型ゥエル領域の一部を占めるにすぎない。従って、実施例 3のトリプルゥェ ル構造によって、半導体基板から、 P型ゥエル領域への少数キヤリヤー電流の注入を 抑制することができ、かつ、 P型ゥエル領域の給電を貫通口領域 100から行うことがで きる。その結果、 SRAMセルマトリックス全体は少数キヤリヤー電流の注入カゝら保護さ れる。また、 SRAMセルと貫通口領域 100とは平面的に重なることが可能となるため、 貫通口領域 100を独立に設ける必要がなぐ P型ゥエル領域の面積を縮小することが できる。
(実施例 4)
図 9を用いて、実施例 4を説明する。実施例 4は実施例 3と同様に SRAMセルを有 する半導体装置に関する実施例であるが、 SRAMセルの構造が異なるものである。 図 9は実施例 4の半導体装置を示す図である。そして、図 9はフィールド領域 105、 1 06、ゲート電極 107、 108、 N型ゥエル領域 109、 P型ゥエル領域 110、 P型 MOSトラン ジスタ 111、 112、 N型 MOSトランジスタ 113、 114、 115、 116、貫通口領域 117を示す。 所定のフィールド領域 105、及び、所定の MOSトランジスタのゲート電極 107、 108を 一定の規則に配置することにより、 MOSトランジスタを一定の規則性をもって、マトリ ックス状態に敷きつめることができる。ゲート電極 107、 108とフィールド領域 105、 106 の重なる領域には MOSトランジスタが構成される力 である。
そして、上記の MOSトランジスタ、例えば、 P型 MOSトランジスタ 111、 112、及び、 N型 MOSトランジスタ 113、 114、 115、 116は、図 8の太線で示したように、配線層によ り接続することで、 SRAMセルを構成する。そして、 P型 MOSトランジスタ 111、 112は N型ゥエル領域 109内に配置されている。 N型 MOSトランジスタ 103、 104、 105、 106 は p型ゥエル領域 110内に配置されている。なお、 N型 MOSトランジスタ 113と P型 M OSトランジスタ 111はインバータ回路を形成する。 N型 MOSトランジスタ 114と P型 M OSトランジスタ 112はインバータ回路を形成する。そして、双方のインバータ回路はク ロス接続をしている。また、 N型 MOSトランジスタ 115、 116は SRAMセルのトランスフ ァーゲートを形成する。
[0039] N型ゥエル領域 109と P型ゥエル領域 110は、平面的には行方向に長い長方形の領 域であり、平面的には交互に配置されていることから、 N型ゥエル領域 109は平面的 には P型ゥエル領域 110に分離されている。しかし、 P型ゥエル領域 110領域は N型ゥ エル領域 109内に形成されており、 N型ゥエル領域 109は P型ゥエル領域 110の底部 において N型不純物の注入深さが深い領域により接続されている。すなわち、 N型ゥ エル領域 109は SRAMセルマトリックス全体を囲む領域である。ここで、 N型ゥエル領 域 109の幅は、例えば、約 0.6 m程度である。また、 P型ゥエル領域 110の幅は、例え ば、約 1.1 m程度である。
なお、実施例 4のフィールド領域 105は、英語の Cの開口側を軸として、左右対象的 に 2つ並べた形状で近似される形状である。また、実施例 4のフィールド領域 106は、 英語の Cの背面側を軸として、左右対象的に 2つ並べた形状で近似される形状であ る。そして、フィールド領域 105は行方向に連続的に並べられており、フィールド領域 1 05行を形成する。また、フィールド領域 106は行方向に連続的に並べられており、フィ 一ルド領域 106行を形成する。さらに、フィールド領域 105行とフィールド領域 106行は 交互に配列されている。
ゲート電極 107は隣接するフィールド領域 105とフィールド領域 106の双方に交差す る程度の長さの棒状のパターンを含む。そして、隣接するフィールド領域 105とフィー ルド領域 106の双方に交差する向きに配置され、かつ、行方向に連続して配置されて いる。
[0040] フィールド領域 105はゲート電極 107、 108の重なり部分以外は、 N型不純物が拡散 されており、 N型 MOSトランジスタ 113、 114、 115、 116のソース又はドレインを構成す る。フィールド領域 106は、ゲート電極 107の重なり部分以外は、 P型不純物が拡散さ れており、 P型 MOSトランジスタ 111、 112のソース又はドレインを構成する。
貫通口領域 117は 4つの SRAMセルを含む四角形の形状をしており、 SRAMセル を構成する MOSトランジスタ間に貫通口領域 97の境界が配置されている。ここで、貫 通口領域 117の大きさは、例えば、 1.7 m X 1.7 /z m程度の矩形である。そして、貫通 口領域 117の境界は SRAMセルを構成する MOSトランジスタ間に配置されて!、る。 さらに、貫通口領域 117の境界部分と MOSトランジスタとの距離は、図 lcに示す原点 力 N型不純物濃度が所定の濃度まで低下するまでの距離であることが望ま 、。な お、所定の濃度まで低下する距離とは、 N型不純物が MOSトランジスタに影響を与 えない濃度まで低下する距離をいい、例えば、図 lcに示す原点力 N型不純物濃度 が約 2E16/cm3に低下する点までの距離をいう。
ゲート電極 108は行方向に連続的に、連結されており、 SRAMセルのワード線の役 割を果たす。また、ビット線は、配線層で形成されている配線である。また、ビット線は ゲート電極 108間に挟まれたフィールド領域 105を接続しながら、上記のワード線に平 行に SRAMセル上を走る配線である。
低電圧の電源線は、配線層で形成されている配線である。また、低電圧の電源線 は、ゲート電極 107間に挟まれたフィールド領域 106を接続しながら、ビット線及びヮー ド線に平行に SRAMセル上を走る配線である。高電圧の電源線は、配線層で形成さ れている配線である。また、高電圧の電源線は、ゲート電極 107間に囲まれたフィー ルド領域 106を接続しながら、低電圧の電源線に平行に SRAMセル上を走る配線で ある。
実施例 4の MOSトランジスタ力 構成される SRAMセルを有する半導体装置によ れば、 SRAMセルを構成する N型 MOSトランジスタは P型ゥエル領域に配置されて おり、 P型 MOSトランジスタは N型ゥエル領域に配置されている。そして、 P型ゥエル 領域は N型ゥエル領域の内部に配置されており、 P型ゥエル領域の底部には、 N型 不純物の注入深さが深い領域が配置されている。そして、貫通口領域 117が 4つの S RAMセルを包含するように設けられており、貫通口領域 117の境界部分が SRAMセ ルを構成する MOSトランジスタ間に配置されている。貫通口領域 117の境界部分、 すなわち、不純物分布が不安定な領域を避けるように、 MOSトランジスタが配置され ることになり、 MOSトランジスタの動作が安定する。その結果、その MOSトランジスタ 力も構成される SRAMセルの動作も安定したものとなる。
また、 Nゥエル領域は SRAMセルマトリック全体を含み、貫通口領域 117に比較し て、大きな領域を占めている。さらに、 P型ゥエル領域も SRAMセルのほぼ一列分の 面積を占めており、貫通口領域 117に比較して大きい領域を占める。一方、貫通ロ領 域 117は P型ゥエル領域の一部を占めるにすぎない。従って、実施例 4のトリプルゥェ ル構造によって、半導体基板から、 P型ゥエル領域への少数キヤリヤー電流の注入を 抑制することができ、かつ、 P型ゥエル領域の給電を貫通口領域 117から行うことがで きる。その結果、 SRAMセルマトリックス全体は少数キヤリヤー電流の注入カゝら保護さ れる。また、 SRAMセルと貫通口領域 117とは平面的に重なることとなるため、貫通口 領域 117を独立に設ける必要がなぐ P型ゥエル領域の面積を縮小することができる。 産業上の利用の可能性
[0042] 第 1の発明によれば、第 2ゥエル領域内のトランジスタは第 1ゥエル領域により、半 導体基板力ゝらの電気的な影響を受けなくなるとともに、第 2ゥエル領域の電源を供給 する貫通口領域の境力 の影響も受けなくなるため、トランジスタの特性が安定した 半導体装置を提供できる効果がある。
第 2の発明によれば、第 1の発明に係るゥエル構造を有する半導体装置の製造方 法を提供できる効果がある。
[0043] (符号の説明）
1 不純物の注入深さが浅い N型ゥエル領域
2a トリプルゥエル構造を構成する P型ゥエル領域
2b トリプルゥエル構造ではない P型ゥエル領域
3 不純物の注入深さが深い N型ゥエル領域
4 P型半導体基板
5 MOSトランジスタのゲート電極及びチャネル領域
6 ソース及びドレイン領域
7 厚い酸化膜からなる素子分離領域
8 貫通口領域
9 ウェルタップ
11 5E15/cm3を示す等濃度線
12 2.5E16/cm3を示す等濃度線
13 7.5E16/cm3を示す等濃度線 2.25E17/cm3を示す等濃度線
半導体基板
レジスト
aゝ 17b 点線
矢印
不純物濃度を示したグラフ
不純物濃度を示す折れ線
P型半導体基板
不純物の注入深さが深い N型不純物領域a, 23b P型ゥエル領域
不純物の注入深さが浅い N型不純物領域 貫通口領域
MOSトランジスタを画定するフィールド領域 MOSトランジスタのゲート電極
S丄 Ί (shallow trench isolation;
境界領域
MOSトランジスタ
半導体基板
不純物の注入深さが深い N型不純物領域 、 39 レジスト開口パターン
STI
不純物の注入深さが浅い N型不純物領域 ポリシリコン層及びゲート酸化膜
、 47 レジストパターン
ゲート電極
ソース'ドレイン
貫通口領域
a, 46b P型ゥエル領域 47 レジストパターン
48 ウェルタップ
50 N型不純物領域と不純物の注入深さが浅い N型不純物領域が平面的に重なつ ている領域
51 N型 MOSトランジスタ
52 貫通口領域
53 P型ゥエル領域と不純物の注入深さが深!、N型不純物領域が平面的に重なって いる領域
54 P型ゥエル領域
55 不純物の注入深さが深い不純物領域
56 N型不純物領域
57 P型半導体基板
58 平面図
59 断面図
60 不純物の注入深さが深!、N型不純物領域と不純物の注入深さが浅!、N型不純 物領域が平面的に重なっている領域
61 N型 MOSトランジスタ
62 P型 MOSトランジスタ
63 貫通口領域
64 P型ゥエル領域と不純物の注入深さが深!、N型不純物領域が平面的に重なって いる領域
65 P型ゥエル領域
66 不純物の注入深さが深い不純物領域
67 N型不純物領域
68 P型半導体基板
70 ワード線
71 VDD線
72 ビット線 73 GND線
74 MOSトランジスタのゲート電極 75 フィールド領域
76 コンタクト
77、 78、 81、 82 N型 MOSトランジスタ 79、 80 P型 MOSトランジスタ
83 P型ゥエル領域
84 N型ゥエル領域
85 SRAMセル
87 フィールド領域
88 ゲート電極
89 低電圧電源
90 高電圧電源
91 ビット線
92、 93、 98、 99 N型 MOSトランジスタ 92
96、 97 P型 MOSトランジスタ
100 貫通口領域
101 P型ゥエル領域
102 N型ゥエル領域
105、 106 フィールド領域
107、 108 ゲート電極
109 N型ゥエル領域
110 P型ゥエル領域
111、 112 P型 MOSトランジスタ
113、 114、 115、 116 N型 MOSトランジスタ
117 貫通口領域

Claims

請求の範囲
[1] 第 1導電型の半導体基板と、
前記半導体基板の表面層にカゝら形成された第 2導電型の第 1ゥエル領域と、 前記半導体基板の表面層に形成され、かつ、前記第 1ゥエル領域に接して形成され た第 1導電型の第 2ゥエル領域と、
前記第 2ゥエル領域に形成された複数のトランジスタと、
前記第 1ゥエル領域を貫通して形成され、前記第 2ゥエル領域の底部において、前記 第 2ゥエル領域と前記半導体基板とを電気的に導通する貫通口領域とを備え、 前記貫通口領域の境界が、前記トランジスタ間に配置され、前記トランジスタから、平 面的にはなれて配置されていることを特徴とする半導体装置。
[2] 全体として第 1導電型の半導体基板と、
前記半導体基板の表面層に形成された前記第 2導電型の第 1ゥエル領域と、 前記半導体基板の表面層に形成され、かつ、前記第 1ゥエル領域に接して形成され た第 1導電型の第 2ゥエル領域と、
前記第 2ゥエル領域に形成されたトランジスタと、
前記第 1ゥエル領域を貫通して形成され、前記第 2ゥエル領域の底部において、前記 第 2ゥエル領域と前記半導体基板とを電気的に導通する貫通口領域とを備え、 前記貫通口領域内に前記トランジスタが配置され、前記貫通口領域の境界が、前記 トランジスタから、平面的にはなれて配置されていることを特徴とする半導体装置。
[3] 前記トランジスタは MOSトランジスタであることを特徴とする請求項 1又は請求項 2に 記載された半導体装置。
[4] 前記第 1ゥエル領域は、
前記半導体基板の表面層に形成された前記第 2の導電型の不純物を含む第 1の不 純物領域と、
前記第 1の不純物領域とは別の工程により、前記第 2ゥエル領域の底部から前記半 導体基板内に向けて形成された前記第 2の導電型の不純物を含む第 2の不純物領 域とを備えることを特徴とする請求項 1又は請求項 2に記載された半導体装置。
[5] 前記トランジスタと前記貫通口領域の境は、前記第 2ゥエル領域の表面において、前 記貫通口領域を形成するために注入した不純物の不純物濃度が、前記貫通口領域 の境界における不純物濃度に比較し、所定の不純物濃度まで低下するまではなれ ていることを特徴とする請求項 1又は請求項 2に記載した半導体装置。
[6] (ィ)第 1導電型の半導体基板を準備する工程と、
(口)第 2導電型の不純物を前記半導体基板の第 1ゥエル領域に注入する工程と、 (ハ)第 1導電型の不純物を前記第 1ゥエル領域の底部に接した第 2ゥエル領域へ注 入する工程とを含む半導体装置の製造方法であって、
前記第 2ゥエル領域は、前記半導体基板と同電位の貫通口領域を有することを特徴 とする半導体装置の製造方法。
[7] 請求項 7に記載の半導体装置の製造方法において、さらに、
(二)前記貫通口領域に第 1導電型の不純物を注入する工程を含む半導体装置の製 造方法。
[8] 第 1導電型の前記半導体基板の表面を含む前記半導体基板内に、第 1導電型の第 1ゥエル領域を形成する工程と、
前記半導体基板の表面を含む前記半導体基板内に、前記第 1ゥエル領域内に第 1 導電型の第 2ゥエル領域を形成する工程と、
前記第 1ゥエル領域内に複数のトランジスタを形成する工程と、
前記第 1ゥエル領域を貫通して形成され、前記第 2ゥエル領域の底部において、前記 第 2ゥエル領域と前記半導体基板とを電気的に導通する貫通口領域を形成する工程 とを備え、
前記貫通口領域の境界が、前記トランジスタ間に配置され、前記トランジスタから、平 面的にはなれて配置されていることを特徴とする半導体装置の製造方法。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4819548B2 (ja) * 2006-03-30 2011-11-24 富士通セミコンダクター株式会社 半導体装置
JP5705053B2 (ja) 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US10445547B2 (en) 2016-05-04 2019-10-15 Invensense, Inc. Device mountable packaging of ultrasonic transducers
US10670716B2 (en) 2016-05-04 2020-06-02 Invensense, Inc. Operating a two-dimensional array of ultrasonic transducers
US10315222B2 (en) * 2016-05-04 2019-06-11 Invensense, Inc. Two-dimensional array of CMOS control elements
US10656255B2 (en) 2016-05-04 2020-05-19 Invensense, Inc. Piezoelectric micromachined ultrasonic transducer (PMUT)
US10325915B2 (en) * 2016-05-04 2019-06-18 Invensense, Inc. Two-dimensional array of CMOS control elements
CN109314175B (zh) * 2016-05-04 2023-07-25 应美盛公司 Cmos控制元件的二维阵列
US10408797B2 (en) 2016-05-10 2019-09-10 Invensense, Inc. Sensing device with a temperature sensor
US11673165B2 (en) 2016-05-10 2023-06-13 Invensense, Inc. Ultrasonic transducer operable in a surface acoustic wave (SAW) mode
US10452887B2 (en) 2016-05-10 2019-10-22 Invensense, Inc. Operating a fingerprint sensor comprised of ultrasonic transducers
US10539539B2 (en) 2016-05-10 2020-01-21 Invensense, Inc. Operation of an ultrasonic sensor
US10441975B2 (en) 2016-05-10 2019-10-15 Invensense, Inc. Supplemental sensor modes and systems for ultrasonic transducers
US10632500B2 (en) 2016-05-10 2020-04-28 Invensense, Inc. Ultrasonic transducer with a non-uniform membrane
US10706835B2 (en) 2016-05-10 2020-07-07 Invensense, Inc. Transmit beamforming of a two-dimensional array of ultrasonic transducers
US10600403B2 (en) 2016-05-10 2020-03-24 Invensense, Inc. Transmit operation of an ultrasonic sensor
US10562070B2 (en) 2016-05-10 2020-02-18 Invensense, Inc. Receive operation of an ultrasonic sensor
US10891461B2 (en) 2017-05-22 2021-01-12 Invensense, Inc. Live fingerprint detection utilizing an integrated ultrasound and infrared sensor
US10474862B2 (en) 2017-06-01 2019-11-12 Invensense, Inc. Image generation in an electronic device using ultrasonic transducers
US10643052B2 (en) 2017-06-28 2020-05-05 Invensense, Inc. Image generation in an electronic device using ultrasonic transducers
US10984209B2 (en) 2017-12-01 2021-04-20 Invensense, Inc. Darkfield modeling
US10997388B2 (en) 2017-12-01 2021-05-04 Invensense, Inc. Darkfield contamination detection
US10936841B2 (en) 2017-12-01 2021-03-02 Invensense, Inc. Darkfield tracking
US11151355B2 (en) 2018-01-24 2021-10-19 Invensense, Inc. Generation of an estimated fingerprint
US10755067B2 (en) 2018-03-22 2020-08-25 Invensense, Inc. Operating a fingerprint sensor comprised of ultrasonic transducers
US10936843B2 (en) 2018-12-28 2021-03-02 Invensense, Inc. Segmented image acquisition
US11188735B2 (en) 2019-06-24 2021-11-30 Invensense, Inc. Fake finger detection using ridge features
US11216681B2 (en) 2019-06-25 2022-01-04 Invensense, Inc. Fake finger detection based on transient features
US11216632B2 (en) 2019-07-17 2022-01-04 Invensense, Inc. Ultrasonic fingerprint sensor with a contact layer of non-uniform thickness
US11176345B2 (en) 2019-07-17 2021-11-16 Invensense, Inc. Ultrasonic fingerprint sensor with a contact layer of non-uniform thickness
US11232549B2 (en) 2019-08-23 2022-01-25 Invensense, Inc. Adapting a quality threshold for a fingerprint image
US11392789B2 (en) 2019-10-21 2022-07-19 Invensense, Inc. Fingerprint authentication using a synthetic enrollment image
WO2021183457A1 (en) 2020-03-09 2021-09-16 Invensense, Inc. Ultrasonic fingerprint sensor with a contact layer of non-uniform thickness
US11243300B2 (en) 2020-03-10 2022-02-08 Invensense, Inc. Operating a fingerprint sensor comprised of ultrasonic transducers and a presence sensor
US11328165B2 (en) 2020-04-24 2022-05-10 Invensense, Inc. Pressure-based activation of fingerprint spoof detection
US11995909B2 (en) 2020-07-17 2024-05-28 Tdk Corporation Multipath reflection correction

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267606A (ja) * 1992-03-19 1993-10-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005142321A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体集積回路装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10199993A (ja) * 1997-01-07 1998-07-31 Mitsubishi Electric Corp 半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置
JP3077742B2 (ja) * 1997-03-03 2000-08-14 日本電気株式会社 半導体装置及びその製造方法
JP3419672B2 (ja) * 1997-12-19 2003-06-23 富士通株式会社 半導体装置及びその製造方法
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
JP3546783B2 (ja) * 1999-06-09 2004-07-28 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
KR100607649B1 (ko) * 2002-07-19 2006-08-01 주식회사 하이닉스반도체 삼중웰 구조를 갖는 반도체소자의 제조 방법
JP2004103613A (ja) * 2002-09-04 2004-04-02 Toshiba Corp 半導体装置とその製造方法
US20040053439A1 (en) * 2002-09-17 2004-03-18 Infineon Technologies North America Corp. Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits
JP2005159245A (ja) * 2003-11-28 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法
JP4447415B2 (ja) * 2004-09-22 2010-04-07 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7282771B2 (en) * 2005-01-25 2007-10-16 International Business Machines Corporation Structure and method for latchup suppression
JP2006245276A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体集積回路装置
JP4819548B2 (ja) * 2006-03-30 2011-11-24 富士通セミコンダクター株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267606A (ja) * 1992-03-19 1993-10-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005142321A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体集積回路装置およびその製造方法

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