JP2005159245A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 従来のトリプルウェルであるN型ウェルは、2つのPMOSトランジスタ用N型ウェルに跨って延在しており、2つのPMOSトランジスタ用N型ウェルがN型トリプルウェルを介して相互に導通することから、2つのPMOSトランジスタ用N型ウェルに、異なる電位を設定することができなかった。
【解決手段】 本発明に係る半導体装置は、P型基板と、相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、第1、第2のNMOSトランジスタ用P型ウェルがP型基板を介して相互に導通することを阻止すべく、第1のNMOSトランジスタ用P型ウェル及び第1のPMOSトランジスタ用N型ウェルに跨り第2のPMOSトランジスタ用N型ウェルに跨らない第1のN型ウェルとを含む。
【選択図】 図1
【解決手段】 本発明に係る半導体装置は、P型基板と、相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、第1、第2のNMOSトランジスタ用P型ウェルがP型基板を介して相互に導通することを阻止すべく、第1のNMOSトランジスタ用P型ウェル及び第1のPMOSトランジスタ用N型ウェルに跨り第2のPMOSトランジスタ用N型ウェルに跨らない第1のN型ウェルとを含む。
【選択図】 図1
Description
本発明は、同一の基板に形成されたアナログ回路及びデジタル回路間でのノイズの伝播を阻止する等のためのトリプルウェルを含む半導体装置及びその製造方法に関する。
図6は、従来のトリプルウェルを含む半導体装置を示す断面図である。従来の半導体装置100は、アナログ回路110におけるNMOSトランジスタ用P型ウェル111、112と、デジタル回路120におけるNMOSトランジスタ用P型ウェル121との間でのP型シリコン基板130を介したノイズの伝播を阻止すべく、例えば、NMOSトランジスタ用P型ウェル111、112に跨って延びるトリプルウェルであるN型ウェル140が形成されている。
しかしながら、上記した従来の半導体装置100では、N型ウェル140は、アナログ回路110におけるPMOSトランジスタ用N型ウェル113、114にも跨って延在しており、これにより、PMOSトランジスタ用N型ウェル113、114がN型ウェル140を介して相互に導通することから、PMOSトランジスタ用N型ウェル113、114に異なる電位を設定することができないという問題があった。
本発明に係る第1の半導体装置は、上記した課題を解決すべく、相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、前記第1、第2のNMOSトランジスタ用P型ウェルが前記P型基板を介して相互に導通することを阻止すべく、前記第1のNMOSトランジスタ用P型ウェル及び前記第1のPMOSトランジスタ用N型ウェルに跨り前記第2のPMOSトランジスタ用N型ウェルに跨らない第1のN型ウェルとを含む。
本発明に係る第2の半導体装置は、P型基板と、相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、前記第1、第2のNMOSトランジスタ用P型ウェルが前記P型基板を介して相互に導通することを阻止すべく、前記第1のPMOSトランジスタ用N型ウェル、前記第2のPMOSトランジスタ用N型ウェル、及び前記第1のNMOSトランジスタ用P型ウェルに跨る前記P型基板の一部を、相互に協働して囲む第1のN型ウェル及びN型領域とを含む。
本発明に係る第1の半導体装置によれば、前記第1のN型ウェルが、前記第1のPMOSトランジスタ用N型ウェル、及び前記第2のPMOSトランジスタ用N型ウェルの両方に跨らず、本発明に係る第2の半導体装置によれば、前記P型基板の一部が、前記第1のPMOSトランジスタ用N型ウェル、及び前記第2のPMOSトランジスタ用N型ウェルの両方に跨ることから、本発明に係る第1、第2の半導体装置は、前記第1、第2のPMOSトランジスタ用N型ウェルに、それぞれ異なる電位を設定することができる。
上記した本発明に係る半導体装置は、前記第2のPMOSトランジスタ用N型ウェルをリング状に囲むP型ウェルを更に含み、前記P型ウェルの幅は、2um以下であることが望ましい。
上記した本発明に係る半導体装置は、前記第1、第2のNMOSトランジスタを相互に導通させることを阻止すべく、第1のNMOSトランジスタおよび周辺トランジスタを含む領域を囲み、かつ、第2のNMOSトランジスタを囲わない、N型ウェルを更に有し、前記N型ウェルの幅は、5um以下であることが望ましい。
上記した本発明に係る半導体装置は、前記第1、第2のNMOSトランジスタ用P型ウェルを絶縁するための第2のN型ウェルを更に含み、前記第1の、第2のN型ウェルは、相互に接続されていることが望ましい。
本発明に係る第1の半導体装置の製造方法は、本発明に係る第1の半導体装置の前記P型基板に前記第1のN型ウェルを形成する第1の工程と、前記P型基板に前記第1、第2のPMOSトランジスタ用N型ウェルを形成する工程と、前記P型基板に前記第1、第2のNMOSトランジスタ用P型ウェルを形成する工程と、前記第1、第2のPMOSトランジスタ用N型ウェルに当該第1、第2のPMOSトランジスタを形成する工程と、前記第1、第2のNMOSトランジスタ用P型ウェルに当該第1、第2のNMOSトランジスタを形成する工程とを含む。
上記した本発明に係る第2の半導体装置の製造方法では、本発明に係る第2の半導体装置の前記P型基板に前記第1、第2のPMOSトランジスタのN型ウェルと接触しない領域に第1のN型ウェルを形成する第1の工程と、前記P型基板に前記第1、第2のPMOSトランジスタ用N型ウェルを形成する工程と、前記P型基板に前記第1、第2のNMOSトランジスタ用P型ウェルを形成する工程と、前記第1、第2のPMOSトランジスタ用N型ウェルに当該第1、第2のPMOSトランジスタを形成する工程と、前記第1、第2のNMOSトランジスタ用P型ウェルに当該第1、第2のNMOSトランジスタを形成する工程とを含む。
上記した本発明に係る半導体装置の製造方法は、前記第1、第2のNMOSトランジスタ用P型ウェルを絶縁するための第2のN型ウェルを形成する工程を更に含むことが望ましい。
本発明に係る半導体装置の実施例について図面を参照して説明する。
図1は、実施例1の半導体装置の構成を示す断面図である。実施例1の半導体装置10は、アナログ回路11及びデジタル回路12を同一基板上に形成すべく、P型シリコン基板13と、N型ウェル14と、第1のPMOSトランジスタ15と、第2のPMOSトランジスタ16と、第1のNMOSトランジスタ17と、第2のNMOSトランジスタ18と、N型ウェル・リング19、20と、P型ウェル・リング21とを有する。
また、第1のPMOSトランジスタ15、第2のPMOSトランジスタ16、第1のNMOSトランジスタ17、及び第2のNMOSトランジスタ18は、それぞれ、第1のPMOSトランジスタ用N型ウェル23、第2のPMOSトランジスタ用N型ウェル24、第1のNMOSトランジスタ用P型ウェル25、及び第2のNMOSトランジスタ用P型ウェル26を備える。
アナログ回路11は、P型シリコン基板13の表面に形成された、第2のPMOSトランジスタ16、P型ウェル・リング21、N型ウェル・リング20、第1のPMOSトランジスタ15、及び、第1のNMOSトランジスタ17を含み、他方で、デジタル回路12は、P型シリコン基板13の表面に形成された第2のNMOSトランジスタ18を含む。
第1のPMOSトランジスタ用N型ウェル23及び第2のPMOSトランジスタ用N型ウェル24には、その用途に応じて相互に異なる電位(不定を含む。)を設定する必要があることから、少なくとも第1のPMOSトランジスタ15は、第1のPMOSトランジスタ用N型ウェル23の電位を設定するためのタップ27を有する。また、第1のNMOSトランジスタ17は、独自に第1のNMOSトランジスタ用P型ウェル25の電位を設定するためのタップ28を有する。
N型ウェル・リング19は、第1のNMOSトランジスタ用P型ウェル25と第2のNMOSトランジスタ用P型ウェル26とを絶縁すべく、両ウェル25、26間に設けられ、N型ウェル・リング19と実質的に同一であるN型ウェル・リング20と協働して、少なくとも第1のNMOSトランジスタ17と第1のPMOSトランジスタ15の周囲をリング状に囲むように形成される。また、P型ウェル・リング21は、同様にして、少なくとも第2のPMOSトランジスタ用N型ウェル24の周囲を囲むように形成されている。
N型ウェル14は、、即ち、第1のNMOSトランジスタ用P型ウェル25及び第2のNMOSトランジスタ用P型ウェル26が、P型シリコン基板13を介して相互に導通することを阻止すべく、P型シリコン基板13中で、第1のNMOSトランジスタ用P型ウェル25に接しつつ延在しており、かつ、N型ウェル・リング19に接続されている。より詳細には、N型ウェル14は、第1のNMOSトランジスタ用P型ウェル25の底部に接しつつ延在し、かつ、N型ウェル・リング19、の底部に接続されている。これにより、第1のNMOSトランジスタ用P型ウェル25で発生したノイズは、第2のNMOSトランジスタ用P型ウェル26に回り込まず、同様にして、第2のNMOSトランジスタ用P型ウェル26で発生したノイズは、第1のNMOSトランジスタ用P型ウェル25に回り込まない。
N型ウェル14は、さらに、第1のPMOSトランジスタ用N型ウェル23に接して延在し、他方で、第2のPMOSトランジスタ用N型ウェル24にまでは跨って延在していない。換言すれば、第2のPMOSトランジスタ用N型ウェル24は、P型ウェル・リング21やP型シリコン基板13により包囲され、これにより、第1のPMOSトランジスタ用N型ウェル23から絶縁されている。
上述したように、実施例1の半導体装置10では、アナログ回路11内の第1のNMOSトランジスタ用P型ウェル25及びデジタル回路12内の第2のNMOSトランジスタ用P型ウェル26間でP型シリコン基板13を介してノイズが伝播することを阻止するためのトリプルウェルであるN型ウェル14が、第1のNMOSトランジスタ用P型ウェル25とP型シリコン基板13とを絶縁すべく、第1のNMOSトランジスタ用P型ウェル25に接して延在し、しかも、アナログ回路11内における、相互に異なる電位を与えられるべき第1のPMOSトランジスタ用N型ウェル23及び第2のPMOSトランジスタ用N型ウェル24のうちの一方の第1のPMOSトランジスタ用N型ウェル23のみに接しつつ、他方の第2のPMOSトランジスタ用N型ウェル24に接することなく延在することから、第1のPMOSトランジスタ用N型ウェル23と第2のPMOSトランジスタ用N型ウェル24とはN型ウェル14の存在により相互に導通しないことから、第1のPMOSトランジスタ用N型ウェル23及び第2のPMOSトランジスタ用N型ウェル24のそれぞれに異なる電位を設定することが可能になる。
なお、後述される半導体装置の製造方法でのマスクの位置合わせの精度やマスクのパターンの精度の制限下で半導体装置10の加工精度をより向上させるためには、P型ウェル・リング21の横方向の長さ(幅)Bは、2um以下がであることが望ましく、また、N型ウェル・リング20の横方向の長さ(幅)Aは、5um以下であることが望ましい。
図2は、実施例2の半導体装置の構成を示す断面図である。実施例2の半導体装置30は、アナログ回路31及びデジタル回路32を同一基板上に形成すべく、P型シリコン基板33と、N型ウェル34と、第1のPMOSトランジスタ35と、第2のPMOSトランジスタ36と、第1のNMOSトランジスタ37と、第2のNMOSトランジスタ38と、N型ウェル・リング39、P型ウェル・リング42とを有する。
さらに、実施例1の半導体装置10と同様に、第1のPMOSトランジスタ35、第2のPMOSトランジスタ36、第1のNMOSトランジスタ37、及び第2のNMOSトランジスタ38は、それぞれ、第1のPMOSトランジスタ用N型ウェル43、第2のPMOSトランジスタ用N型ウェル44、第1のNMOSトランジスタ用P型ウェル45、及び第2のNMOSトランジスタ用P型ウェル46を備える。
アナログ回路31は、第1のPMOSトランジスタ35、第1のNMOSトランジスタ37、第2のPMOSトランジスタ36、及びP型ウェル・リング42を含み、他方で、デジタル回路32は、第2のNMOSトランジスタ38を含む。
第1のPMOSトランジスタ用N型ウェル43及び第2のPMOSトランジスタ用N型ウェル44は、その用途に応じて相互に異なる電位(不定を含む。)を設定する必要があることから、少なくとも第1のPMOSトランジスタ35には、第1のPMOSトランジスタ用N型ウェル43の電位を設定するためのタップ47を有する。また、第1のNMOSトランジスタ37は、独自に第1のNMOSトランジスタ用P型ウェル45の電位を設定するためのタップ48を有する。
N型ウェル39は、実施例1と同様に、第1のNMOSトランジスタ用P型ウェル45と第2のNMOSトランジスタ用P型ウェル46とを絶縁すべく、両ウェル45、46間に設けられ、少なくとも第1のPMOSトランジスタ35と第1のNMOSトランジスタ37を囲み、P型ウェルリング42に接触している。P型ウェル・リング42は、第1のPMOSトランジスタ用N型ウェル43と第2のPMOSトランジスタ用N型ウェル44とを絶縁すべく、両ウェル43、44間に設けられ、少なくとも第2のPMOSトランジスタ36の周囲を囲むように形成されている。
N型ウェル34は、第1のNMOSトランジスタ用P型ウェル45及び第2のNMOSトランジスタ用P型ウェル46が、P型シリコン基板33を介して相互に導通することを阻止すべく、第1のNMOSトランジスタ用P型ウェル45に接しつつ延在しており、かつ、N型ウェル・リング39及び第1のPMOSトランジスタ用N型ウェル43に接し、かつP型ウェルリング42に接して、延在している。これにより、実施例1の半導体装置10と同様に、第1のNMOSトランジスタ用P型ウェル45で発生したノイズが第2のNMOSトランジスタ用P型ウェル46に回り込むことを阻止することができ、第2のNMOSトランジスタ用P型ウェル46で発生したノイズが第1のNMOSトランジスタ用P型ウェル45に回り込むことを阻止することができる。
なお、N型ウェル34は、さらに、P型ウェル・リング42に接して延在しつつも、第2のPMOSトランジスタ用N型ウェル44にまでは跨って延在していない。言い換えれば、第2のPMOSトランジスタ用N型ウェル44は、P型ウェル・リング42及びP型シリコン基板33の存在により、N型ウェル34から絶縁されており、即ち、第1のPMOSトランジスタ用N型ウェル43から絶縁されている。
上述したように、実施例2の半導体装置30では、アナログ回路31内の第1のNMOSトランジスタ用P型ウェル45及びデジタル回路32内の第2のNMOSトランジスタ用P型ウェル46間でP型シリコン基板33を介してノイズが伝播することを阻止するためのトリプルウェルであるN型ウェル34が、第1のNMOSトランジスタ用P型ウェル45とP型シリコン基板33とを絶縁すべく、第1のNMOSトランジスタ用P型ウェル45に接して延在し、しかも、アナログ回路31内における、互いに相違する電位を与えられべき第1のPMOSトランジスタ用N型ウェル43及び第2のPMOSトランジスタ用N型ウェル44のうちの一方の第1のPMOSトランジスタ用N型ウェル43のみに接しつつ、他方の第2のPMOSトランジスタ用N型ウェル44に接することなく延在することから、第1のPMOSトランジスタ用N型ウェル43と第2のPMOSトランジスタ用N型ウェル44とはN型ウェル34の存在により相互に導通せず、この結果、実施例1の半導体装置10と同様にして、第1のPMOSトランジスタ用N型ウェル43及び第2のPMOSトランジスタ用N型ウェル44のそれぞれに異なる電位を設定することができる。
実施例2の半導体装置30では、また、実施例1におけるP型ウェル・リング21に相当するリングが存在しないことから、回路面積を実施例1の半導体装置10に比較して低減することが可能になる。
実施例2の半導体装置30では、実施例1の半導体装置10と同様に、P型ウェル・リング42の幅は、5umであることが望ましい。
図3は、実施例3の半導体装置の構成を示す断面図である。実施例3の半導体装置50は、アナログ回路51及びデジタル回路52を同一基板上に形成すべく、P型シリコン基板53と、N型ウェル54と、第1のPMOSトランジスタ55と、第2のPMOSトランジスタ56と、第1のNMOSトランジスタ57と、第2のNMOSトランジスタ58と、第3のNMOSトランジスタ70と、N型ウェル・リング59とを有する。
さらに、第1のPMOSトランジスタ55、第2のPMOSトランジスタ56、第1のNMOSトランジスタ57、第2のNMOSトランジスタ58、及び第3のNMOSトランジスタ70は、それぞれ、第1のPMOSトランジスタ用N型ウェル63、第2のPMOSトランジスタ用N型ウェル64、第1のNMOSトランジスタ用P型ウェル65、第2のNMOSトランジスタ用P型ウェル66、及び第3のNMOSトランジスタ用P型ウェル71を備える。
アナログ回路51は、第1のPMOSトランジスタ55、第2のPMOSトランジスタ56、第1のNMOSトランジスタ57、第3のNMOSトランジスタ70、及びを含み、他方で、デジタル回路52は、第2のNMOSトランジスタ58を含む。
第1のPMOSトランジスタ用N型ウェル63及び第2のPMOSトランジスタ用N型ウェル64は、その用途に応じて相互に相違する電位(不定を含む。)を設定する必要があることから、少なくとも、第1のPMOSトランジスタ55は、第1のPMOSトランジスタ用N型ウェル63の電位を設定するためのタップ67を有する。また、第1のNMOSトランジスタ57は、独自に第1のNMOSトランジスタ用P型ウェル55を設定するためのタップ68を有する。
N型ウェル・リング59は、第1のNMOSトランジスタ用P型ウェル65と第2のNMOSトランジスタ用P型ウェル66とを絶縁すべく、両ウェル65、66間に設けられ、アナログ回路51周囲を囲むように形成されている。ここで、N型ウェル59は、P型シリコン基板53の最も深い位置に形成されたN型ウェル54と接続すべく、第1、第2のPMOSトランジスタ用N型ウェル63、64、第1、第2、第3のNMOSトランジスタ用P型ウェル65、66、71に電気的に接触ないように深く形成されている。
P型領域74は、P型シリコン基板53の一部であり、相互に異なる電位を与えられるべき第1のPMOSトランジスタ用N型ウェル63及び第2のPMOSトランジスタ用N型ウェル64に接して延在する。P型領域74は、さらに、第1のPMOSトランジスタ55及び第2のPMOSトランジスタ56に接して設けられた第1のNMOSトランジスタ用P型ウェル65及び第2のNMOSトランジスタ用P型ウェル71、並びに、P型ウェル・リング72にも接して延在する。
N型ウェル54は、第1のNMOSトランジスタ用P型ウェル65と第2のNMOSトランジスタ用P型ウェル66とが、及び第3のNMOSトランジスタ用P型ウェル71と第2のNMOSトランジスタ用P型ウェル66とが、P型領域74及びP型シリコン基板53を介して相互に導通することを阻止すべく、第1のNMOSトランジスタ用P型ウェル65、第3のNMOSトランジスタ用P型ウェル71、第1のPMOSトランジスタ用N型ウェル63、及び第2のPMOSトランジスタ用N型ウェル64の下方においてP型ウェル74に沿って延在し、しかも、N型ウェル・リング59、接続されている。これにより、アナログ回路51における第1のNMOSトランジスタ用P型ウェル65及び第3のNMOSトランジスタ用P型ウェル71で発生したノイズが、デジタル回路52における第2のNMOSトランジスタ用P型ウェル66に回り込むことを阻止することができ、同様にして、デジタル回路52における第2のNMOSトランジスタ用P型ウェル66で発生したノイズが、アナログ回路51における第1のNMOSトランジスタ用P型ウェル65及び第3のNMOSトランジスタ用P型ウェル71に回り込むことを阻止することができる。
上述したように、実施例3の半導体装置50では、P型領域74が、アナログ回路51において相互に異なる電位を与えられるべき第1のPMOSトランジスタ用N型ウェル63及び第2のPMOSトランジスタ用N型ウェル64に接して延在することにより、両N型ウェル63、64を絶縁することから、両N型ウェル63、64に、互いに異なる電位を設定することができる。
実施例3の半導体装置50では、また、N型ウェル54が、第1、第2のPMOSトランジスタ用N型ウェル63、64、第1、第3のNMOSトランジスタ用P型ウェル65、71、の下方においてP型ウェル74に沿って延在し、しかも、N型ウェル59、と接続されていることから、アナログ回路51内の第1のNMOSトランジスタ用P型ウェル65及び第3のNMOSトランジスタ用P型ウェル71とデジタル回路52内の第2のNMOSトランジスタ用P型ウェル66との間でP型シリコン基板53及びP型領域74を介してノイズが伝播することを阻止することができる。
[実施例1〜3の半導体装置の製造方法]
図4、5は、実施例1〜3の半導体装置の製造方法を模式的に示す図である。以下、図4、5に沿って実施例1〜3の半導体装置の10、30、50製造方法について説明する。
図4、5は、実施例1〜3の半導体装置の製造方法を模式的に示す図である。以下、図4、5に沿って実施例1〜3の半導体装置の10、30、50製造方法について説明する。
工程1:P型シリコン基板13、33、53上に、熱酸化処理及び熱窒化処理により窒化酸化シリコン膜(SiON)80を形成し、さらに、窒化酸化シリコン膜80上に、熱窒化処理により窒化シリコン膜(SiN)81を形成する。
工程2:窒化シリコン膜(SiN)81の表面全体にフォトレジスト82を塗布した後、マスク(図示せず)を被せて紫外線等を照射することにより、素子分離膜85のためのフォトレジスト82のパターンを形成する。
工程3:フォトレジスト82のパターンに従って、窒化シリコン膜(SiN)81及び窒化酸化シリコン膜(SiON)80をエッチングし、さらに、P型シリコン基板13、33、53をもエッチングすることにより、素子分離膜85のための溝部83を形成する。
工程4:高温下で酸素の雰囲気中に晒すことにより酸化膜(SiO2)84を堆積し、これにより、素子分離膜85のための溝部83に酸化膜(SiO2)84を充填する。
工程5:化学的機械的研磨(CMP: Chemical Mechanical Polishing)により、不要な酸化膜(SiO2)84を除去し、ウェットエッチングにより、窒化シリコン膜(SiN)81、及び窒化酸化シリコン膜(SiON)80を除去することにより、溝部83のみに酸化膜(SiO2)を残留させる。
工程6:マスク86を基にリン(P)を打ち込むことにより、N型ウェル14、34、54を形成する。ここで、実施例3の半導体装置50については、N型ウェル59、73については、打ち込みの場所や深度を調整することにより、N型ウェル14、34、54と同一な工程、及び別個の工程のいずれでも形成することができる。また、実施例3の半導体装置50のP型領域74については、P型シリコン基板53の一部を用いるときには、実質的には何らの処理を行なうことなくP型領域74を得ることができる。
工程7:マスク87を基にリン(P)を打ち込むことにより、N型ウェル24、44、64を形成する。
工程8:マスク88を基にホウ素(B)を打ち込むことにより、P型ウェル21、42、71を形成する。
工程9:N型ウェル24、44、64の表面に酸化膜(図示せず)を形成した後、当該酸化膜上にポリシリコンを積層することによりゲート電極88を形成する。さらに、N型ウェル24、44、64にホウ素(B)を打ち込むことにより、P型領域、即ち、ソース89及びドレイン90を形成する。これにより、例えば、第2のPMOSトランジスタ16、36、56を形成する。同様な手順により、P型ウェル25、45、65を基に第1のNMOSトランジスタ17、37、57を形成する。この様にして、図1、2、3に図示した実施例3の半導体装置10、30、50が完成する。
10 半導体装置 11 アナログ回路 12 デジタル回路 23 第1のPMOSトランジスタ用N型ウェル 24 第2のPMOSトランジスタ用N型ウェル 25 第1のNMOSトランジスタ用P型ウェル 26 第2のNMOSトランジスタ用P型ウェル 14 N型ウェル。
Claims (8)
- P型基板と、
相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、
相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、
前記第1、第2のNMOSトランジスタ用P型ウェルが前記P型基板を介して相互に導通することを阻止すべく、前記第1のNMOSトランジスタ用P型ウェル及び前記第1のPMOSトランジスタ用N型ウェルに跨り前記第2のPMOSトランジスタ用N型ウェルに跨らない第1のN型ウェルとを含むことを特徴とする半導体装置。 - P型基板と、
相互に異なる電位をそれぞれが与えられるべき第1、第2のPMOSトランジスタ用N型ウェルと、
相互に絶縁されるべき第1、第2のNMOSトランジスタ用P型ウェルと、
前記第1、第2のNMOSトランジスタ用P型ウェルが前記P型基板を介して相互に導通することを阻止すべく、前記第1のPMOSトランジスタ用N型ウェル、前記第2のPMOSトランジスタ用N型ウェル、及び前記第1のNMOSトランジスタ用P型ウェルに跨る前記P型基板の一部を、相互に協働して囲む第1のN型ウェル及びN型領域とを含むことを特徴とする半導体装置。 - 前記第2のPMOSトランジスタ用N型ウェルをリング状に囲むP型ウェルを更に含み、前記P型ウェルの幅は、2um以下であることを特徴とする請求項1記載の半導体装置装置。
- 前記第1、第2のNMOSトランジスタを相互に導通させることを阻止すべく、第1のNMOSトランジスタおよび周辺トランジスタを含む領域を囲み、かつ、第2のNMOSトランジスタを囲わない、N型ウェルを更に有し、
前記N型ウェルの幅は、5um以下であることを特徴とする請求項1記載の半導体装置。 - 前記第1、第2のNMOSトランジスタ用P型ウェルを絶縁するための第2のN型ウェルを更に含み、
前記第1の、第2のN型ウェルは、相互に接続されていることを特徴とする請求項1又は請求項2記載の半導体装置。 - 請求項1記載の半導体装置の前記P型基板に前記第1のN型ウェルを形成する第1の工程と、
前記P型基板に前記第1、第2のPMOSトランジスタ用N型ウェルを形成する工程と、
前記P型基板に前記第1、第2のNMOSトランジスタ用P型ウェルを形成する工程と、
前記第1、第2のPMOSトランジスタ用N型ウェルに当該第1、第2のPMOSトランジスタを形成する工程と、
前記第1、第2のNMOSトランジスタ用P型ウェルに当該第1、第2のNMOSトランジスタを形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の前記P型基板に前記第1、第2のPMOSトランジスタのN型ウェルと接触しない領域に第1のN型ウェルを形成する第1の工程と、
前記P型基板に前記第1、第2のPMOSトランジスタ用N型ウェルを形成する工程と、
前記P型基板に前記第1、第2のNMOSトランジスタ用P型ウェルを形成する工程と、
前記第1、第2のPMOSトランジスタ用N型ウェルに当該第1、第2のPMOSトランジスタを形成する工程と、
前記第1、第2のNMOSトランジスタ用P型ウェルに当該第1、第2のNMOSトランジスタを形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第1、第2のNMOSトランジスタ用P型ウェルを絶縁するための第2のN型ウェルを形成する工程を更に含むことを特徴とする請求項6又は請求項7記載の半導体装置の製造方法。
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