JP4888390B2 - 半導体装置、半導体システム、および半導体装置の製造方法 - Google Patents
半導体装置、半導体システム、および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4888390B2 JP4888390B2 JP2007520012A JP2007520012A JP4888390B2 JP 4888390 B2 JP4888390 B2 JP 4888390B2 JP 2007520012 A JP2007520012 A JP 2007520012A JP 2007520012 A JP2007520012 A JP 2007520012A JP 4888390 B2 JP4888390 B2 JP 4888390B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- conductivity type
- well
- supply terminal
- deep
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims description 96
- 239000012535 impurity Substances 0.000 claims description 64
- 238000009826 distribution Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 5
- 238000002513 implantation Methods 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101100311260 Caenorhabditis elegans sti-1 gene Proteins 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 102100025292 Stress-induced-phosphoprotein 1 Human genes 0.000 description 1
- 101710140918 Stress-induced-phosphoprotein 1 Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、システムＬＳＩ等を含む半導体装置に関する。
システムＬＳＩ等の半導体装置の消費電力を低減するために、スタンバイ時とアクティブ時で、素子のウェル電圧を変化させる方法が知られている（例えば、特許文献１から３を参照）。
例えば、ＮＭＯＳトランジスタの場合には基板にマイナスの電圧を印加すると、基板（ｐウェル）とｎ型のソース・ドレインとの間が逆バイアスとなる。そのため、ゲート下部の基板の空乏層が拡がり、逆バイアスがない場合と比較して同一量のチャネル電荷（電子）を誘起するのに余分なゲート電圧が必要となるため、ＮＭＯＳトランジスタのしきい値電圧が高くなる。その結果、ゲート電圧がオフのときにソース・ドレイン間に流れるオフ電流が抑制される。ＰＭＯＳトランジスタの場合には逆に、基板（すなわち、ｎウェル）にプラスの電圧を印加すれば、同様にオフ電流が抑制される。
以下、このように、スタンバイ時とアクティブ時で、素子のウェル電圧を変化させて駆動する素子をウェル電圧可変素子という。また、そのようにウェル電圧を変化させて駆動するトランジスタをウェル電圧可変トランジスタという。
通常、ウェル電圧（基板電圧）の制御は回路ブロックごとに行われる。つまり、回路ブロックごとにスタンバイ状態とアクティブ状態を判別してウェル電圧を制御する。このため、複数のトランジスタのウェル電圧を同時に制御することになる。
特開平６−２１６３４６号公報
特開平１０−３４０９９８号公報
特開２００２−１５８２９３号公報
特開２００３−７８０３２号公報
特開平８−２２７９４５号公報
特開平９−２２３７４７号公報
上述した技術では、電圧供給端子とウェル電圧可変素子との距離が離れると、その間の経路上の基板面に存在する素子の影響が無視できなくなる。すなわち、それらの素子の各要素（ゲート、ソース、ドレイン等）の信号の変化に起因してウェル電圧が変動する。これにより、ウェル電圧可変素子の特性が変動して誤動作のおそれがある。本発明の目的は、電圧供給端子を通じてウェル電圧を制御されるウェル電圧可変素子のウェル電圧を安定化させる構造とその製法とを提案することである。
本発明は上記課題を解決するために、以下の手段を採用した。すなわち、本発明は、第１導電型の半導体基板と、上記半導体基板上に設けられた電圧供給端子と、第１導電型とは異なる第２導電型のウェル部を含み上記半導体基板上に配置された１以上の素子と、上記１以上の素子の下層で上記第２導電型のウェル部に接して形成され、上記１以上の素子の第２導電型のウェル部と上記電圧供給端子とを接続する第２導電型の第１導電層と、上記第１導電層の下層に第１導電層に接して形成された第１導電型の第２導電層と、を備える半導体装置である。
本発明によれば、電圧供給端子を通じてウェル電圧を制御されるウェル電圧可変素子のウェル電圧を従来よりも広範囲に安定化させることができる。
１ ＳＴＩ
２ ゲート
５ ＮＭＯＳ
６ ＰＭＯＳ
１０ ｐ型基板
１１ 深いｐウェル
１２ ｐウェル
１３、２３ ソース
１４、２４ ドレイン
１６、２６ 電圧供給端子
２１ 深いｎウェル
２２ ｎウェル
３０ 接合容量
４０ レジスト
５０、５２ システムＬＳＩ
５１、５３ スイッチ回路
２ ゲート
５ ＮＭＯＳ
６ ＰＭＯＳ
１０ ｐ型基板
１１ 深いｐウェル
１２ ｐウェル
１３、２３ ソース
１４、２４ ドレイン
１６、２６ 電圧供給端子
２１ 深いｎウェル
２２ ｎウェル
３０ 接合容量
４０ レジスト
５０、５２ システムＬＳＩ
５１、５３ スイッチ回路
《発明の骨子》
図１に、特許文献３に開示されているＭＯＳトランジスタの構成を示す。図１では、ｐ型基板３１１上に、深いｎウェル３１２が形成され、深いｎウェル３１２が電圧供給端子３４０を基板バイアス可変ＰＭＯＳトランジスタ３２５のｎウェル３１４に接続している。なお、基板バイアス可変ＰＭＯＳトランジスタ３２５は、ゲート電極３２４、ゲート絶縁膜３２３、ソース３１９、ドレイン３２０およびｎウェル３１４を有している。
図１に、特許文献３に開示されているＭＯＳトランジスタの構成を示す。図１では、ｐ型基板３１１上に、深いｎウェル３１２が形成され、深いｎウェル３１２が電圧供給端子３４０を基板バイアス可変ＰＭＯＳトランジスタ３２５のｎウェル３１４に接続している。なお、基板バイアス可変ＰＭＯＳトランジスタ３２５は、ゲート電極３２４、ゲート絶縁膜３２３、ソース３１９、ドレイン３２０およびｎウェル３１４を有している。
また、深いｎウェル３１２より上層に深いｐウェル３１３が形成され、深いｐウェル３１３が電圧供給端子３３０を基板バイアス可変ＮＭＯＳトランジスタ３２６のｐウェル３１５に接続している。なお、基板バイアス可変ＮＭＯＳトランジスタ３２６は、ゲート電極３２４、ゲート絶縁膜３２３、ソース３１７、ドレイン３１８およびｐウェル３１５を有している。
図１のように、電圧供給端子３３０から深いｐウェル３１３を経由して複数の基板バイアス可変ＮＭＯＳトランジスタ３２６のｐウェル３１５のウェル電圧を制御する構成にすることで、ウェル電圧を供給する端子数を減らすことが可能になる。同様に電圧供給端子３４０から深いｎウェルを経由して複数の基板バイアス可変ＰＭＯＳトランジスタ３２５のｎウェル３１４のウェル電圧を制御する構成にすることで、ウェル電圧を供給する端子数を減らすことが可能になる。
ただし、この特許文献３では、図１のように、深いｎウェル３１２が１枚の基板３１１内で共通となっている。このため、１つの電圧供給端子への電圧供給により多数のｐ型の基板バイアス可変トランジスタ３２５のウェル電圧を制御できる。しかし、ｐ型の基板バイアス可変トランジスタ３２５の一部をアクティブにする必要がある場合でもすべての基板バイアス可変トランジスタ３２５がアクティブになってしまい、リーク電流が増加する。
特許文献３は、このような点を解決することを目的とし、ｐ型シリコン基板内に、ｎ型の深いウェル領域とｐ型の深いウェル領域をそれぞれ形成している。すなわち、この技術では、複数のｎ型の基板バイアス可変トランジスタがｐ型のウェル領域を共有し、複数の回路ブロックを構成している。また、複数のｐ型の基板バイアス可変トランジスタがｎ型のウェル領域を共有し、複数の回路ブロックを構成している。このようにして、それぞれの回路ブロックごとに基板バイアスの切り替えを可能にしている。
図２は、図１の構成のうち、深いｎウェル３１２を基板の一部に限定的に構成した半導体装置の断面図である。ここで、ＰＭＯＳトランジスタ３２５のｎウェル３１４Ｂの電圧は電圧供給端子３４０からｎウェル３１４Ａと深いｎウェル３１２とを経由して給電されている。このように、図２の構成においては、１つの電圧供給端子３４０に電圧を供給することで、深いｎウェル３１２を通じて所望の回路ブロック内のＰＭＯＳトランジスタ３２５のｎウェル３１４Ｂのバイアスを制御することができる。
しかしながら、図２の構成において、所望の回路ブロック内の複数のＰＭＯＳトランジスタ３２５のｎウェル３１４Ｂのバイアスを制御するためには、深いｎウェル３１２をその回路ブロック内の全域に渡って形成する必要がある。その結果、電圧供給端子３４０からＰＭＯＳトランジスタ３２５までの距離が長くなり、深いｎウェル３１２の抵抗値が無視できない場合が生じる。
さらに、図２の構成では、電圧供給端子３４０から見てｐウェル３１５の回路ブロックを挟んだ位置に形成されたｎウェル３１４Ｂに電圧を供給している。このため、電圧供給端子３４０からＰＭＯＳトランジスタ３２５までの距離が長くなっている。
このように、電圧供給端子３４０からＰＭＯＳトランジスタ３２５までの距離が長くなればなるほど、その経路を構成する深いｎウェル３１２の抵抗値が大きくなる。そのため、その経路の途中の上層に存在する素子の各部分、例えば、トランジスタのゲート、ソースまたはドレインに流れる信号（流れる電流あるいは印加される電圧）の影響により、深いｎウェル３１２の電圧が変動する。さらに、図１の例では、この範囲はチップ全域に渡る。
そこで、上述の特許文献３では、深いｎウェルによる回路ブロックの範囲を狭く構成している。そして、同一のタイミングでウェル電圧を制御可能な複数の回路ブロックを上部配線で接続する。このような構成をとれば、深いｎウェルの電圧の変動は抑制できるが、深いｎウェルによって電圧を制御できる範囲は狭くなる。そのため、１つの電圧供給端子からより多くの基板バイアス可変トランジスタのウェル電圧するためには、別途、基板外の上部配線を必要とする。
このように、電圧供給端子とウェル電圧可変素子との距離が離れると、その間の経路上の基板面に存在する素子の影響が無視できなくなる。すなわち、それらの素子の各要素（ゲート、ソース、ドレイン等）の信号の変化に起因してウェル電圧が変動する。これにより、ウェル電圧可変素子の特性が変動して誤動作のおそれがある。
そこで、本願発明は、第１導電型の半導体基板と、上記半導体基板上に設けられた電圧供給端子と、第１導電型とは異なる第２導電型のウェル部を含み上記半導体基板上に配置された１以上の素子と、上記１以上の素子の下層で上記第２導電型のウェル部に接して形成され、上記１以上の素子の第２導電型のウェル部と上記電圧供給端子とを接続する第２導電型の第１導電層と、上記第１導電層の下層に第１導電層に接して形成された第１導電型の第２導電層と、を備える半導体装置によって、上記課題を解決できる。
ここで、第１導電層は、１以上の素子の第２導電型のウェル部と上記電圧供給端子とを接続する。したがって、上記第２導電型のウェル部を含み上記半導体基板上に配置された１以上の素子は、電圧供給端子を通じてウェル電圧を制御され、ウェル電圧可変素子として機能する。そして、上記第１導電層の下層に第１導電層に接して形成された第１導電型の第２導電層を備えるので、第２導電型の第１導電層と第１導電型の第２導電層が接合容量を構成する。そのため、上記素子に電圧・電流等の信号成分の変動が発生し、第２導電型のウェル部の電圧が変動しても、その変動分は、接合容量を通じて外部に流出し、第１導電層およびこれに接続される第２導電型のウェル部の電圧が安定化される。
本発明は、以上のような半導体装置と、上記電圧供給端子、供給する電圧を制御する制御装置とを含む半導体システムであってもよい。また、本発明は、以上のような半導体装置を製造する製造方法であってもよい。
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
《第１実施形態》
以下、図３から図８の図面に基づいて、本発明の第１実施形態に係る半導体装置を説明する。
以下、図３から図８の図面に基づいて、本発明の第１実施形態に係る半導体装置を説明する。
図３は、この半導体装置に含まれるＭＯＳトランジスタのチャネルに沿った、半導体装置の断面図である。図３に示すように、この半導体装置は、ｐ型基板１０（本発明の半導体基板に相当）上に構成されている。この半導体装置は、ＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ６を複数個有している。ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ６は、それぞれ他のトランジスタからＳＴＩ（Shallow Trench Isolation）と呼ばれる素子分離絶縁膜１（本発明の素子分離絶縁部に相当）により分離されている。ＳＴＩとＳＴＩに囲まれたＮＭＯＳトランジスタ５、あるいは、ＰＭＯＳトランジスタ６の形成された領域が本発明の素子領域に相当する。
図のように、ＳＴＩの深さ（本発明の所定深さに相当）は、ｐウェル１２とｎウェル２２との接続を分離できる程度であればよい。ただし、ＳＴＩの深さがｐウェル１２の底部よりも深くなると、ｐウェル１２がＳＴＩにより完全に分断され、電圧供給端子１６から複数のＮＭＯＳトランジスタ５のウェル電位を制御することが困難になる。したがって、複数のＮＭＯＳトランジスタ５のウェル電位を１つの電圧供給端子１６から制御する場合には、ＳＴＩの深さは、ｐウェル１２の底部よりも深くないことが望ましい。
ＮＭＯＳトランジスタ５は、ｐ型のウェル（以下、単にｐウェルという。本発明の第３導電層および第１導電型のウェル部に相当）１２上に形成されたｎ型のソース領域２３（高い不純物濃度領域）と、ドレイン領域２４（高い不純物濃度領域）と、ソース領域２３とドレイン領域２４との間の基板表面の不図示のゲート絶縁膜と、ゲート絶縁膜上のゲート２とを有している。なお、ソース領域２３とドレイン領域２４とは、ゲート２に対する位置関係が図３に示す場合と逆であってもよい。ＮＭＯＳトランジスタ５のｐウェル１２は、高濃度のｐ型領域１５を介して電圧供給端子１６に接続されている。したがって、電圧供給端子１６に基板バイアス電圧を供給することで、ＮＭＯＳトランジスタ５は、基板バイアス可変トランジスタとして機能する。
すなわち、ＮＭＯＳトランジスタ５がスタンバイ状態の場合には、電圧供給端子１６に深い負のバイアスを加える。これにより、ＮＭＯＳトランジスタ５のｐウェル１２に深い負のバイアスが加わるので、ＮＭＯＳトランジスタ５のソース２３およびドレイン２４とｐウェル１２が逆バイアスとなり、チャネルの空乏層が拡がり、しきい値電圧が高くなる。その結果、スタンバイ時のオフ電流が低減される。
一方、ＮＭＯＳトランジスタ５がアクティブ状態の場合には、電圧供給端子１６の負のバイアスを浅くする。これにより、ＮＭＯＳトランジスタ５のｐウェル１２のバイアスが低下し、ＮＭＯＳトランジスタ５のソース２３およびドレイン２４と、ｐウェル１２との間の逆バイアスが弱くなり、しきい値電圧が低くなる。したがって、ＮＭＯＳトランジスタ５の駆動電流をスタンバイ時より増加することができ、回路の動作速度を向上できる。
なお、図３では、ｐウェル１２の領域には、ＮＭＯＳトランジスタ５が１つだけ明示されている。しかし、本発明の実施は、図３の構成に限定されるものではなく、ｐウェル１２の領域に複数のＮＭＯＳトランジスタ５を配置してもよい。その場合には、すでに述べたように、ＳＴＩの深さは、ｐウェル１２の底部まで達しないことが望ましい。
ＰＭＯＳトランジスタ６（本発明の素子に相当）は、ｎ型のウェル（以下、単にｎウェルという。本発明の第２導電型のウェル部に相当）２２上に形成されたｐ型のソース領域１３（高い不純物濃度領域）と、ドレイン領域１４（高い不純物濃度領域）と、ソース領域１３とドレイン領域１４との間の基板表面の不図示のゲート絶縁膜と、ゲート絶縁膜上のゲート２とを有している。なお、ソース領域１３とドレイン領域１４とは、ゲート２に対する位置関係が図３に示す場合と逆であってもよい。
また、図３では、ｎウェル２２の領域には、ＰＭＯＳトランジスタ６が１つだけ明示されている。しかし、本発明の実施は、図３の構成に限定されるものではなく、ｎウェル２２の領域に複数のＰＭＯＳトランジスタ６を配置してもよい。
ＮＭＯＳトランジスタ５のｐウェル１２およびＰＭＯＳトランジスタ６のｎウェル２２のさらに下層には、深いｎウェル２１が形成されている。深いｎウェル２１は、１または複数のＰＭＯＳトランジスタ６を含む平面領域の下層部分をなしている。すなわち、深いｎウェル２１は、１または複数のＰＭＯＳトランジスタ６を含む回路ブロックに対して、ＰＭＯＳトランジスタ６のｎウェル２２の底面に接触している。
ここで、深いｎウェル２１がｎウェル２２に接触しているとは、深いｎウェル２１とｎウェル２２との間で、ｎ型の不純物濃度がｐ型基板１１の不純物濃度より高く形成されていることをいう。
また、深いｎウェル２１は、ｎウェル２２および高濃度のｎ型領域２５を介して電圧供給端子２６に接続される。したがって、深いｎウェル２１は、電圧供給端子２６を１または複数のＰＭＯＳトランジスタ６のｎウェル２２に接続する導電層（本発明の第１導電層に相当）として機能する。この構成で、電圧供給端子２６に基板バイアス電圧を供給することで、複数のＰＭＯＳトランジスタ６は、基板バイアス可変トランジスタとして機能する。
すなわち、ＰＭＯＳトランジスタ６がスタンバイ状態の場合には、電圧供給端子２６に高い正のバイアスを加える。これにより、ＰＭＯＳトランジスタ６のｎウェル２２に高い正のバイアスが加わるので、ＰＭＯＳトランジスタ６のソース１３およびドレイン１４と、ｎウェル２２が逆バイアスとなり、チャネルの空乏層が拡がり、しきい値電圧が高くなる。その結果、スタンバイ時のオフ電流が低減される。
一方、ＰＭＯＳトランジスタ６がアクティブ状態の場合には、電圧供給端子２６の正のバイアスを低くする。これにより、ＰＭＯＳトランジスタ６のｎウェル２２のバイアスが低下し、ＰＭＯＳトランジスタ６のソース１３およびドレイン１４と、ｎウェル２２との間の逆バイアスが弱くなり、しきい値電圧が低くなる。したがって、ＰＭＯＳトランジスタ６の駆動電流をスタンバイ時より増加することができ、回路の動作速度を向上できる。
また、図３の例では、深いｎウェル２１の上層には、ｐウェル１２およびｎウェル２２がそれぞれ２箇所に例示されている。ここでは、ｐウェル１２を挟んで２つのｎウェル２２が配置され、深いｎウェル２１は、ｐウェル１２の下層を通って、これら２つのｎウェル２２を接続している。さらに、深いｎウェル２１は、ｎウェル２２および高濃度のｎ型領域２５を介して電圧供給端子２６に接続される。このようにして、深いｎウェル２１は、ｐウェル１２を挟んで位置するｎウェル２１に電圧供給端子２６を接続している。
なお、本発明の実施は、図３の構成に限定されるものではなく、深いｎウェル２１の上層にさらに多数のｐウェル１２およびｎウェル２２を形成してもよい。さらに、本実施形態の半導体装置では、このような深いｎウェル２１は、図３の基板内に複数箇所構成されている。
この半導体装置の特徴は、深いｎウェル２１のさらに下層に、深いｐウェル１１（本発明の第２導電層に相当）を有している点にある。上述のように、電圧供給端子２６には、通常、アース電位より高い電圧が供給される。一方、ｐ型基板１０は、通常、アース電位に設定される。このため、深いｎウェル２１と深いｐウェル１１の間は逆バイアスとなり、接合容量３０が形成される。
このように、図３に示した半導体装置では、ｐ型基板１１に対して、深いｐウェル１１が形成され、その上層に深いｎウェル２１が形成されている。深いｎウェル２１は、ｎウェル２２および高濃度のｎ型領域２５を介して電圧供給端子２６に接続される。また、ｎウェル２１は、ＰＭＯＳトランジスタ６のｎウェル２２に接しているので、電圧供給端子２６をＰＭＯＳトランジスタ６のｎウェル２２に接続する導電層として機能する。さらに、深いｎウェル２１は、深いｐウェル１１と接合容量３０を形成し、この接合容量を通じてｐ型基板１１に接続されることになる。
図４は、図３の断面の深さ方向（図３の直線Ｌに沿って点ｍ１から点ｍ２に向かう方向）の不純物の濃度分布を示す図である。図４で横軸は基板内の深さに対応し、縦軸は、各不純物の濃度をログスケールで示している。図４では、横軸は、ゲート絶縁膜直下のチャネル表面付近の位置から開始して、深いｐウェル１１のさらに下層の本来のｐ型基板１０の深さまでの範囲が示されている。
図４のように、チャネル表面には、チャネル不純物がドープされている。チャネル不純物の濃度は、チャネル表面をピークにして深さ方向に単調に減少する。
チャネル不純物がドープされる表面領域（深さ方向に所定範囲の領域）の下層には、ｎウェル２２の不純物（ドナー）がドープされている。ｎウェル２２の不純物の濃度分布は、概略単峰状である。すなわち、この濃度分布では、チャネル表面から深さ方向に徐々に濃度が増加し、深さＤ１にてピークが形成される。そして、深さＤ１からさらに深い方向にｎウェル２２の不純物の濃度は、急激に減少していく。このピーク（深さＤ１）でのｎウェル２２の不純物の濃度は、典型的には１×１０18個／ｃｍ3程度である。
ｎウェル２２の下層には、深いｎウェル２１の不純物がドープされている。深いｎウェル２１の不純物の濃度分布は、深さＤ２（Ｄ２は、Ｄ１よりさらに深い位置）をピークとして概略単峰状である。すなわち、この濃度分布では、深さＤ１付近から深さ方向に徐々に濃度が増加し、深さＤ２にてピークが形成される。そして、深さＤ２からさらに深い方向に対して、深いｎウェル２１の不純物の濃度は、急激に減少していく。このピーク（深さＤ２）での深いｎウェル２１の不純物の濃度は、典型的には３×１０17個／ｃｍ3程度である。
深いｎウェル２１の下層には、深いｐウェル１１の不純物（アクセプタ）がドープされている。深いｐウェル１１の不純物の濃度分布は、深さＤ３（Ｄ３は、Ｄ２よりさらに深い位置）をピークとして概略単峰状である。すなわち、この濃度分布では、深さＤ２付近から深さ方向に徐々に濃度が増加し、深さＤ３にてピークが形成される。そして、深さＤ３からさらに深い方向に、深いｐウェル１１の不純物の濃度は、減少していく。
このピーク（深さＤ３）での深いｐウェル１１の不純物の濃度は、典型的には３×１０16個／ｃｍ3程度である。すなわち、深いｐウェル１１の不純物濃度は、深いｎウェル２１の不純物濃度よりも低いことが望ましい。なぜなら、深いｐウェル１１の不純物濃度が高くなると、深いｎウェル２１が浸食され、深いｎウェル２１内にｐ型の不純物が進入し、深いｎウェル２１の抵抗値が増加し、さらに、ｎ型の領域として機能しなくなるおそれがあるからである。
なお、図４に示すように、ｐ型基板１０の本来の不純物濃度は、深さによらず概略一定でであり、例えば、１×１０15個／ｃｍ3程度である。
図４に示したように、深いｐウェル１１の不純物濃度のピーク位置Ｄ３は、深いｎウェル２１の不純物濃度のピーク位置Ｄ２よりさらに深い位置に形成することが好ましい。しかし、深いｎウェル２１と深いｐウェル１１との間の部分では、これらの不純物濃度は、いずれもｐ型基板１０の本来の不純物濃度よりも高くすることが望ましい。深いｎウェル２１と深いｐウェル１１との間の部分がｐ型基板１０の本来の不純物濃度よりも低くなると、深いｐウェル１１と深いｎウェル２１との間でｐｎ接合が弱くなり、接合容量３０が減少するからである。
ここで、深いｎウェル２１の不純物濃度をＮｄとし、深いｐウェル１１の不純物濃度をＮａとした場合に、接合容量３０の接合部の単位面積当たりの値Ｃは、１／（１／Ｎｄ＋１／Ｎａ）1/2に比例する。
したがって、例えば、深いｎウェル２１の不純物濃度と深いｐウェル１１の不純物濃度とをそれぞれ１０倍にすることで、接合容量を約３倍に増加することができる。
また、従来のように深いｐウェル１１がない場合には、比例定数をｋとして、接合容量Ｃ０は、以下の値となる。ここで、Ｎsubは、ｐ型基板１０の不純物の濃度である。
（数１） Ｃ０＝ｋ／（１／Ｎｄ＋１／Ｎsub）1/2
また、本実施形態の深いｐウェル１１を設けた場合の接合容量は以下の値になる。
（数２） Ｃ１＝ｋ／（１／Ｎｄ＋１／Ｎａ）1/2
例えば、上述のように、ｐ型基板不純物濃度Ｎsub=１×１０15個／ｃｍ3、Ｎｄ＝３×１０17個／ｃｍ3、Ｎａ＝３×１０16個／ｃｍ3と仮定する。この場合、従来の接合容量に対する本実施形態の半導体装置の接合容量は、以下のようになる。
（数３）
Ｃ１／Ｃ０＝（１／Ｎｄ＋１／Ｎsub）1/2 ／（１／Ｎｄ＋１／Ｎａ）1/2
＝５．２
したがって、上記例示の不純物濃度の分布では、接合容量を５倍に増加させることができる。ただし、本発明の実施は、このような濃度分布に限定されるものではない。
（数１） Ｃ０＝ｋ／（１／Ｎｄ＋１／Ｎsub）1/2
また、本実施形態の深いｐウェル１１を設けた場合の接合容量は以下の値になる。
（数２） Ｃ１＝ｋ／（１／Ｎｄ＋１／Ｎａ）1/2
例えば、上述のように、ｐ型基板不純物濃度Ｎsub=１×１０15個／ｃｍ3、Ｎｄ＝３×１０17個／ｃｍ3、Ｎａ＝３×１０16個／ｃｍ3と仮定する。この場合、従来の接合容量に対する本実施形態の半導体装置の接合容量は、以下のようになる。
（数３）
Ｃ１／Ｃ０＝（１／Ｎｄ＋１／Ｎsub）1/2 ／（１／Ｎｄ＋１／Ｎａ）1/2
＝５．２
したがって、上記例示の不純物濃度の分布では、接合容量を５倍に増加させることができる。ただし、本発明の実施は、このような濃度分布に限定されるものではない。
また、図３に示したようなＰＭＯＳトランジスタ６あるいはＮＭＯＳトランジスタ５のような素子に入力される信号の典型的なクロック周波数ｆから、接合容量のコンダクタンス２πｆＣを算出し、その値が深いｎウェル１２のコンダクタンスと同程度または、そのコンダクタンスより十分大きくなるように、深いｎウェル２１の不純物濃度Ｎｄ、および深いｐウェル１１の不純物濃度Ｎａを設定してもよい。
＜実施例＞
図５から図８の図面により、第１の実施例の製造方法を示す。まず、ｐ型基板１０に深さ３００ｎｍのＳＴＩ１を形成する（図５）。ＳＴＩの形成方法としては、従来から各種の生成方法が提案されている。ＳＴＩとしては、酸化膜でもよいし、窒化膜でもよい。
図５から図８の図面により、第１の実施例の製造方法を示す。まず、ｐ型基板１０に深さ３００ｎｍのＳＴＩ１を形成する（図５）。ＳＴＩの形成方法としては、従来から各種の生成方法が提案されている。ＳＴＩとしては、酸化膜でもよいし、窒化膜でもよい。
次に、基板上にレジストマスク４０を形成する。レジストマスク４０は、例えば、フォトリソグラフィ工程によって形成する。
このようにして所望の領域に、レジストの窓部４０Ａを形成し、イオン注入法により深いｐウェル１１を形成する（図６）。ここでは、イオン種はボロン（Ｂ、ホウ素）、注入エネルギ６００ｋｅＶ、ドーズ量１×１０12ｃｍ-2、注入角０度とする。この場合、不純物のピーク位置の深さは約１．２μｍである。イオン注入の深さは、主としてイオンの種類（質量）、注入エネルギおよびターゲットの基板材質によって決定される。周知のように、質量の大きいイオンは注入の深さが浅く、注入エネルギの大きなイオンは注入の深さが深くなる。また、基板内の不純物濃度の分布は、イオン種、エネルギおよびターゲットによって決まる飛程距離の位置を中心に周知の分布関数となる。
さらに、同じレジストマスクを使って、イオン注入法により深いｎウェル２１を形成する。ここでは、イオン種はリン、注入エネルギ８００ｋｅＶ、ドーズ量１×１０13ｃｍ-2、注入角０度とする。この場合、不純物のピーク位置の深さは約０．９μｍである。
次に、従来の製造方法でｎウェル２２とｐウェル１２を形成する（図７）。これらのウェル領域は、例えば、フォトリソグラフィによるパターンニングとイオン注入により形成できる。
次に、従来の製造方法でゲート２を形成する。これは、例えば、ＣＶＤ（Chemical Vapor Deposition）法による多結晶シリコン膜の形成、フォトリソグラフィによるレジストのパターンニング、および多結晶シリコン膜のエッチングにより形成できる。
さらに、ゲート電極をマスクにしてイオン注入によってソース領域２３（１３）およびドレイン領域２４に不純物を注入する（図８）。ただし、ソース領域２３（１３）およびドレイン領域２４（１４）を窓部とするレジストをパターニングした後、イオン注入してもよい。なお、このとき、図３に示した高濃度のｐ型領域１５あるいは高濃度のｎ型領域２５も、イオン注入により形成する。
ソース・ドレイン領域には、ソース・ドレイン・エクステンションが形成されていてもよい。ソース・ドレイン・エクステンションは、ソース領域２３（１３）およびドレイン領域２４（１４）のそれぞれからゲート酸化膜下のチャネル方向に伸張する領域である。エクステンション領域は、ソース領域２３（１３）およびドレイン領域２４（１４）のそれぞれと同一の導電型の不純物を浅くドープして形成される。次に、電圧供給端子を含む配線を形成することにより、ＭＯＳトランジスタを完成させる（図は省略）。
＜システムＬＳＩへの適用例＞
図９は、本実施形態により構成した半導体装置のシステムＬＳＩへの適用例を示す図である。図９では、システムＬＳＩ５０とスイッチ回路５１（本発明の制御装置に相当）とが例示されている。
図９は、本実施形態により構成した半導体装置のシステムＬＳＩへの適用例を示す図である。図９では、システムＬＳＩ５０とスイッチ回路５１（本発明の制御装置に相当）とが例示されている。
このシステムＬＳＩ５０は、ブロック１（図９にＢＬＯＣＫ１の文字列で示す、以下同様）からブロック４で示される回路ブロックを有している。各回路ブロックでは、深いｎウェル２１と深いｐウェル１１がｐｎ接合を構成している。また、システムＬＳＩ５０のｐ型基板１０は、アース電位に設定されている。なお、図９では、ｐウェル１２およびｎウェル２２は、省略されている。
また、スイッチ回路５１は、制御端子への信号Ｄ１からＤ４により、システムＬＳＩ５０に、電圧Ｖ１またはＶ２を切り替えて供給する。なお、ここでは、システムＬＳＩ５０と、スイッチ回路５１とは異なるチップとして説明するが、これらを単一のシステムＬＳＩチップとして構成してもよい。
図９のように、スイッチ回路５１は、スイッチＳ１からＳ４を有している。これらのスイッチは、入力側の２つの端子がそれぞれ、Ｖ１およびＶ２の定電圧源に接続されている。また、スイッチＳ１からＳ４それぞれの共通端子は、回路ブロック（ブロック１からブロック４）のそれぞれの電圧供給端子２６に接続されている。
これらのスイッチＳ１から４のそれぞれの共通端子は、制御信号Ｄ１からＤ４により、左右いずれかの端子に切り替え可能に構成されている。例えば、Ｄ１＝ＨＩ、Ｄ２＝ＬＯ、Ｄ３＝ＨＩ、Ｄ４＝ＨＩとすることで、スイッチＳ１、Ｓ３およびＳ４の共通端子をＶ１に、スイッチＳ２の共通端子をＶ２に接続できる。このようなスイッチは、一般的なＣＭＯＳ回路で構成できる。この場合、例えば、Ｖ１を正の低いバイアスとし、Ｖ２を正の高いバイアスとする。すなわち、電源電圧をＶｃｃとして、０＜Ｖ１＜Ｖ２＜Ｖｃｃとする。
アクティブな回路ブロックに対しては、電圧供給端子２６にＶ１を供給し、浅くバイアスする。このようにすることで、深いｎウェル２１を通じて、その回路ブロックに含まれるＰＭＯＳトランジスタ６のｎウェル２２の逆バイアスを浅く設定し、しきい値電圧を低くし、回路を高速に動作できる。
スタンバイ状態の回路ブロックに対しては、電圧供給端子２６にＶ２を供給し、深くバイアスする。このようにすることで、深いｎウェル２１を通じて、その回路ブロックに含まれるＰＭＯＳトランジスタ６のｎウェル２２の逆バイアスを深く設定し、しきい値電圧を高くし、オフ電流を低減できる。
いずれにしても、ｐ型基板１０はアースに設定されているので、深いｎウェル２１と深いｐウェル１１が逆バイアスとなり、接合容量が維持される。したがって、システムＬＳＩ５０上の素子に発生した信号により深いｎウェル２１の電位が変動しても、その電位の変動は接合容量を通じてｐ型基板１０からアースに抜ける。このため、システムＬＳＩ５０上の素子の誤動作を低減できる。
また、図９のような回路構成とすることで、回路ブロック（ＢＬＯＣＫ１からＢＬＯＣＫ４）ごとに基板バイアスの設定が可能となり、未使用の素子が無駄にアクティブ状態にバイアスされることによるオフ電流の増加を低減できる。したがって、システムＬＳＩ５０の消費電力を低減できる。
図１０に、他のシステムＬＳＩへの適用例を示す。図１０では、システムＬＳＩ５２とスイッチ回路５２とが例示されている。システムＬＳＩ５２の構成は、図９のシステムＬＳＩ５０と同様である。ただし、システムＬＳＩ５２の回路ブロックは、それぞれ、ＳＲＡＭ、ロジック、およびＩ／Ｏ部である点が図９の場合と相違する。
また、スイッチ回路５３の構成も、図９のシステムＬＳＩ５０と同様である。ただし、スイッチ回路５３は、３つのスイッチＳ１からＤ３を有し、３つの制御信号Ｄ１からＤ３により制御される点が、４つスイッチを有していたスイッチ回路５１と相違する。また、Ｉ／Ｏ部には、深いｐウェル１１が形成されていない。
図１０の例では、ＳＲＡＭおよび２つのロジックの回路ブロックの電圧供給端子２６には、スイッチ回路５３を通じて、電圧Ｖ１またはＶ２が供給される。一方、Ｉ／Ｏ部の回路ブロックの電圧供給端子には、電圧が供給されない。このように、ＳＲＡＭあるいはロジック回路のような高速に駆動される素子を含む回路ブロック、または、消費電力の大きい回路ブロックに絞って基板バイアスを制御してもよい。本実施形態では、そのような回路ブロックの下層に深いｐウェル１１を形成している。
その場合も、ＳＲＡＭおよび２つのロジックの回路ブロックには、スイッチ回路５３を通じて、浅い正のバイアス電圧Ｖ１と深い正のＶ２とが切り替えられて供給される。このため、深いｎウェル２１と深いｐウェル１１が逆バイアスとなり、接合容量が維持される。したがって、システムＬＳＩ５０上の高速の素子に発生した信号により深いｎウェル２１の電位が変動しても、電位の変動は接合容量３０を通じてｐ型基板１０からアースに抜ける。このため、システムＬＳＩ５０上の高速の素子の誤動作を低減できる。
なお、図１０の例では、低速の素子を多く含む回路ブロックであるＩ／Ｏ部の電圧供給端子２６はフローティングとなっているが、例えば、浅いバイアスＶ１または深いバイアスＶ２に固定してもよい。
また、上記図９および図１０では省略したが、ＮＭＯＳトランジスタ５のｐウェル１２に対しては、図３に示したように、電圧供給端子１６を通じて、負の浅いバイアスＶ３と深いバイアスＶ４（−Ｖ４＜−Ｖ３＜０）が供給される。この場合のスイッチ回路の構成は、図９のスイッチ回路５１または図１０のスイッチ回路５３と同様のものを使用できる。この場合、ＮＭＯＳトランジスタ５のｐウェル１２は、深いｎウェル２１に対して逆バイアスとなる。したがって、ＮＭＯＳトランジスタ５のゲート２、ソース２３、ドレイン２４を通る信号に伴う電圧変動についても、逆バイアスの接合容量を通じて深いｎウェル１２に伝達され得る。この電圧変動も、接合容量３０を通じてｐ型基板１０からアースに抜けるので、システムＬＳＩ５０上の素子の誤動作を低減できる。
《第２実施形態》
図１１から図１５の図面を参照して、本発明の第２実施形態に係る半導体装置を説明する。
図１１から図１５の図面を参照して、本発明の第２実施形態に係る半導体装置を説明する。
第１実施形態では、レジストのパターンニングとイオン注入により、複数の素子を含む所望の回路ブロックごとに深いｎウェル２１と深いｐウェル１１を形成した。このような構成により、所望の回路ブロックに対して、ｐ型基板１０と深いｎウェル２１との間に接合容量を形成できる。したがって、例えば、高速の素子を多く有する回路ブロックに対して基板バイアスの制御を行うとともに、深いｎウェル２１の電圧変動を低減できる。
しかし、そのような構成の半導体装置を製造するために、形状を正確に制御して深いｐウェル１１を形成する必要がある。また、深いｐウェル１１を形成するためにはイオン注入時の注入深さを深く設定する必要がる。例えば、同一のイオン種については、高いエネルギで加速して打ち込む必要がある。第１実施形態の場合、イオン種はボロン、注入エネルギ６００ｋｅＶ、注入角０度で注入している。このような、注入の深さの深いイオンがレジストマスク３０を突き抜けないように、レジストマスク３０を十分に厚くする必要がある。
しかし、レジストマスク３０を厚くすると微細化が困難になる。そこで、第２実施形態では、深いｐウェル１１をチップ全面に形成することで、レジストマスク３０の微細化の問題を解決する。本実施形態に係る半導体装置の他の構成および作用は第１実施形態の場合と同様である。そこで、同一の構成要素は、同一の符号を付してその説明を省略する。
＜実施例＞
図１１から図１４に、本実施形態の半導体装置の製造方法を示す。まず、第１実施形態の場合と同様、ｐ型基板１０に、深さ３００ｎｍのＳＴＩ１を形成する（図１１）。次に、ウェーハ全面にイオン注入法により深いｐウェル１１を形成する（図１２）。イオン種はボロン、注入エネルギ６００ｋｅＶ、ドーズ量１×１０12ｃｍ-2、注入角０度とする。
図１１から図１４に、本実施形態の半導体装置の製造方法を示す。まず、第１実施形態の場合と同様、ｐ型基板１０に、深さ３００ｎｍのＳＴＩ１を形成する（図１１）。次に、ウェーハ全面にイオン注入法により深いｐウェル１１を形成する（図１２）。イオン種はボロン、注入エネルギ６００ｋｅＶ、ドーズ量１×１０12ｃｍ-2、注入角０度とする。
次に、レジストマスク４０により所望の領域にイオン注入法により深いｎウェル２１を形成する。イオン種はリン、注入エネルギ８００ｋｅＶ、ドーズ量１×１０13ｃｍ-2、注入角０度とする（図１３）。この場合、リンは、質量が大きいので、注入エネルギがボロンの６００ｋｅＶより高くても、イオン注入の深さは、浅い位置に留まる。このため、レジストの膜圧が薄くても済み、深いｎウェル２１の領域を微細化は、深いｐウェル１１に比べて容易になる。
次に、従来の製造方法でｎウェル２２とｐウェル１２を形成し、ゲート２を形成し、ソース２３（１３）およびドレイン２４（１４）を形成する（図１４）。ソース２３（１３）およびドレイン２４（１４）の領域には、ソース・ドレイン・エクステンションが形成されていてもよい。次に、電圧供給端子を含む配線を形成することにより、ＭＯＳトランジスタを完成させる（図は省略）。
図１５に、以上の工程による第２の実施例の半導体装置の断面図を示す。実施例２でも実施例１と同様の効果が得られる。
以上のように、イオン注入時の注入深さの深いボロンに対してレジストパターンを形成せず、ｐ型基板１０の全面にボロンを注入する。これにより、深いｐウェル１１を形成する。一方、イオン注入時の注入深さがボロンより浅いリンに対してレジストパターンを形成することで、ｐ型基板１０の所望の領域にリンを注入する。これにより、ｐ型基板１０上の所望の領域に深いｎウェル２１を複数箇所形成することができる。
したがって、ｐ型基板１０上の所望の回路ブロックを電圧可変素子として構成し、回路ブロックごとに基板バイアスを設定するとともに、各回路ブロックに対して、深いｐウェル１１と深いｎウェル２１とにより接合容量を形成することができる。この場合、深いｐウェル１１はｐ型基板１０の略全面に形成されるので、レジストパターンを形成する必要がなく、微細化の問題を解消できる。
《変形例》
上記第１実施形態および第２実施形態では、ｐ型の不純物（アクセプタ）として、ボロンを使用した。また、ｎ型の不純物（ドナー）としてリンを使用した。しかし、本発明の実施は、このような構成に限定されるものではない。例えば、シリコン等のIV族の元素を基板に使用する場合には、ｐ型の不純物として、他のIII族の元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等を使用してもよい。また、ｎ型の不純物として、他のV族の元素である砒素（Ａｓ）、アンチモン（Ｓｂ）等を使用してもよい。また、III−V化合物半導体を基板に使用する場合には、ｐ型不純物としてII族の元素、ｎ型不純物としてIV族元素を使用すればよい。
上記第１実施形態および第２実施形態では、ｐ型の不純物（アクセプタ）として、ボロンを使用した。また、ｎ型の不純物（ドナー）としてリンを使用した。しかし、本発明の実施は、このような構成に限定されるものではない。例えば、シリコン等のIV族の元素を基板に使用する場合には、ｐ型の不純物として、他のIII族の元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等を使用してもよい。また、ｎ型の不純物として、他のV族の元素である砒素（Ａｓ）、アンチモン（Ｓｂ）等を使用してもよい。また、III−V化合物半導体を基板に使用する場合には、ｐ型不純物としてII族の元素、ｎ型不純物としてIV族元素を使用すればよい。
上記第１実施形態および第２実施形態では、基板として、ｐ型基板１０を使用し、深いｎウェル２１の電圧の変動を軽減するために、ｐ型基板１０と深いｎウェル２１との間に深いｐウェル１１を形成した。しかし、本発明の実施はこのような構成には限定されない。例えば、上記実施形態とは、導電型を全く逆の構成にしても構わない。すなわち、本発明は、基板として、ｎ型基板を使用し、深いｐウェルにより、ｎウェルを挟んで電圧供給端子から離れた位置に形成されたＮＭＯＳのｐウェルを電圧供給端子に接続する構成の半導体装置であってもよい。そのような半導体装置に対しても、深いｐウェルの電圧の変動を軽減するために、ｎ型基板と深いｐウェルとの間に深いｎウェルを形成することで、本発明を実施できる。
Claims (9)
- 第１導電型の半導体基板と、
前記半導体基板上に設けられた電圧供給端子と、
第１導電型とは異なる第２導電型のウェル部を含み前記半導体基板上に配置された１以上の素子と、
前記１以上の素子の下層で前記第２導電型のウェル部に接して形成され、前記１以上の素子の第２導電型のウェル部と前記電圧供給端子とを接続する第２導電型の第１導電層と、
前記第１導電層の下層に第１導電層に接して形成された第１導電型の第２導電層と、
前記第１導電層の上層に形成された第１導電型の第３導電層と、
前記第３導電層を第１導電型のウェル部とする１以上の素子と、を備え、
前記第２導電型のウェル部と前記電圧供給端子の前記第１導電層への接続位置との間に前記第３導電層が形成され、前記第１導電層は前記第３導電層の下層を通って前記電圧供給端子を前記第２導電型のウェル部に接続する半導体装置。 - 前記素子側から下層方向へ向かう方向の不純物濃度分布については、前記第１導電型の第２導電層を形成する不純物濃度分布のピーク位置は、前記前記第２導電型の第１導電層を形成する不純物濃度分布のピーク位置よりも下層に位置する請求項１に記載の半導体装置。
- 前記第１導電型の第２導電層を形成する不純物の濃度は、前記第２導電型の第１導電層を形成する不純物の濃度よりも低い請求項１または２に記載の半導体装置。
- 前記第２導電層は、前記半導体基板の全面に渡って形成される請求項１から３のいずれかに記載の半導体装置。
- 半導体装置と前記半導体装置を制御する制御装置とを備える半導体システムであり、前記半導体装置は、
第１導電型の半導体基板と、
前記半導体基板上に設けられた電圧供給端子と、
第１導電型とは異なる第２導電型のウェル部を含み前記半導体基板上に１以上配置された素子と、
前記複数の素子の下層で前記第２導電型のウェル部に接して形成され、前記１以上の素子の第２導電型のウェル部と前記電圧供給端子とを接続する第２導電型の第１導電層と、
前記第１導電層の下層に第１導電層に接して形成された第１導電型の第２導電層と、
前記第１導電層の上層に形成された第１導電型の第３導電層と、
前記第３導電層を第１導電型のウェル部とする１以上の素子と、を備え、
前記第２導電型のウェル部と前記電圧供給端子の前記第１導電層への接続位置との間に前記第３導電層が形成され、前記第１導電層は前記第３導電層の下層を通って前記電圧供給端子を前記第２導電型のウェル部に接続し、
前記制御装置は、前記素子の非活性時には前記電圧供給端子を通じて前記第１導電層を導電方向と逆方向に第１の電圧でバイアスし、前記素子の活性時には前記電圧供給端子を通じて前記第１導電層を前記第１の電圧よりも弱い第２の電圧でバイアスする、半導体システム。 - 第１導電型の基板に対して基板表面から所定深さに至るまで、前記基板上に構成される素子と素子とを分離する素子分離絶縁部と前記素子分離絶縁部で区分される素子領域とをそれぞれ１以上形成するステップと、
前記基板上の所望領域に第１導電型の第２導電層を形成するステップと、
前記基板上の前記所望領域で第２導電層の上層に第２導電型の第１導電層を形成するステップと、
前記第１導電層の上層で前記１以上の素子領域に前記第１導電層に接する第２導電型のウェル部を形成するステップと、
前記第２導電型のウェル部に素子を形成するステップと、
前記第１導電層に電圧を供給する電圧供給端子を接続するステップと、
前記第１導電層の上層に第１導電型の第３導電層を形成するステップと、
前記第３導電層を第１導電型のウェル部とする１以上の素子を形成するステップと、を備え、
前記第２導電型のウェル部と前記電圧供給端子の前記第１導電層への接続位置との間に前記第３導電層が形成され、前記第１導電層は前記第３導電層の下層を通って前記電圧供給端子を前記第２導電型のウェル部に接続する半導体装置の製造方法。 - 前記第２導電層を形成する所望領域は前記基板の全面である請求項６に記載の半導体装置の製造方法。
- 前記素子側から下層方向へ向かう方向の不純物分布については、前記第１導電型の第２導電層を形成する不純物分布のピークが、前記第２導電型の第１導電層を形成する不純物分布のピーク位置よりもさらに深い下層に形成される請求項６に記載の半導体装置の製造方法。
- 前記第１導電型の第２導電層を形成する不純物の濃度が、前記第２導電型の第１導電層を形成する不純物の濃度よりも低い濃度で形成される請求項６または７に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2005/010709 WO2006131986A1 (ja) | 2005-06-10 | 2005-06-10 | 半導体装置、半導体システム、および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2006131986A1 JPWO2006131986A1 (ja) | 2009-01-08 |
| JP4888390B2 true JP4888390B2 (ja) | 2012-02-29 |
Family
ID=37498198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007520012A Expired - Fee Related JP4888390B2 (ja) | 2005-06-10 | 2005-06-10 | 半導体装置、半導体システム、および半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7755147B2 (ja) |
| JP (1) | JP4888390B2 (ja) |
| WO (1) | WO2006131986A1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141468B2 (en) * | 2003-10-27 | 2006-11-28 | Texas Instruments Incorporated | Application of different isolation schemes for logic and embedded memory |
| JP2009283867A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体装置 |
| DE102008047850B4 (de) * | 2008-09-18 | 2015-08-20 | Austriamicrosystems Ag | Halbleiterkörper mit einer Schutzstruktur und Verfahren zum Herstellen derselben |
| US7902600B2 (en) * | 2008-12-11 | 2011-03-08 | United Microelectronics Corp. | Metal oxide semiconductor device |
| TWI581430B (zh) * | 2008-12-16 | 2017-05-01 | 聯華電子股份有限公司 | 金氧半導體元件結構 |
| US9184097B2 (en) * | 2009-03-12 | 2015-11-10 | System General Corporation | Semiconductor devices and formation methods thereof |
| JP5372578B2 (ja) | 2009-04-09 | 2013-12-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5605210B2 (ja) * | 2010-12-17 | 2014-10-15 | 富士通セミコンダクター株式会社 | スタティックランダムアクセスメモリ |
| JP2012195326A (ja) * | 2011-03-14 | 2012-10-11 | Ricoh Co Ltd | 半導体装置 |
| JP5875355B2 (ja) * | 2011-12-12 | 2016-03-02 | ルネサスエレクトロニクス株式会社 | 回路シミュレーション方法 |
| US8743647B2 (en) * | 2012-02-21 | 2014-06-03 | Synopsys, Inc. | Static read only memory device which consumes low stand-by leakage current |
| US8664705B2 (en) * | 2012-05-29 | 2014-03-04 | United Microelectronics Corp. | Metal-oxide-semiconductor capacitor |
| US9583564B2 (en) * | 2013-03-15 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure |
| US9917168B2 (en) * | 2013-06-27 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having variable thickness gate dielectric |
| US9171833B2 (en) * | 2013-07-17 | 2015-10-27 | Intersil Americas LLC | Semiconductor structure for enhanced ESD protection |
| JP5594407B2 (ja) * | 2013-07-24 | 2014-09-24 | 富士電機株式会社 | 半導体装置 |
| JP6255915B2 (ja) * | 2013-11-07 | 2018-01-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
| EP3358626B1 (en) * | 2017-02-02 | 2022-07-20 | Nxp B.V. | Method of making a semiconductor switch device |
| US10410934B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure |
| US20200194459A1 (en) * | 2018-12-18 | 2020-06-18 | Vanguard International Semiconductor Corporation | Semiconductor devices and methods for fabricating the same |
| CN109767985B (zh) * | 2019-01-22 | 2022-02-15 | 上海华虹宏力半导体制造有限公司 | 一种绝缘体上硅射频开关器件及其制造方法 |
| CN114373766A (zh) * | 2020-10-15 | 2022-04-19 | 成都锐成芯微科技股份有限公司 | 非易失性存储器装置 |
| CN113160871B (zh) * | 2021-04-23 | 2023-05-30 | 成都锐成芯微科技股份有限公司 | 基于深p阱工艺的非易失性存储器结构 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158293A (ja) * | 2000-11-16 | 2002-05-31 | Sharp Corp | 半導体装置及び携帯電子機器 |
| JP2002208642A (ja) * | 2001-01-09 | 2002-07-26 | Sharp Corp | 半導体装置及びその製造方法と携帯電子機器 |
| JP2002289698A (ja) * | 2001-03-28 | 2002-10-04 | Sharp Corp | 半導体装置及びその製造方法と携帯電子機器 |
| JP2003060071A (ja) * | 2001-08-08 | 2003-02-28 | Seiko Epson Corp | 半導体集積回路装置 |
| JP2005159245A (ja) * | 2003-11-28 | 2005-06-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2007005763A (ja) * | 2005-05-26 | 2007-01-11 | Fujitsu Ltd | 半導体装置及びその製造方法及びに半導体装置の設計方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648281A (en) * | 1992-09-21 | 1997-07-15 | Siliconix Incorporated | Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
| US5374569A (en) * | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
| JPH06216346A (ja) | 1992-11-30 | 1994-08-05 | Sony Corp | 半導体装置 |
| JPH09223747A (ja) | 1996-02-19 | 1997-08-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4253052B2 (ja) | 1997-04-08 | 2009-04-08 | 株式会社東芝 | 半導体装置 |
| JP2003078032A (ja) * | 2001-09-05 | 2003-03-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2005
- 2005-06-10 WO PCT/JP2005/010709 patent/WO2006131986A1/ja active Application Filing
- 2005-06-10 JP JP2007520012A patent/JP4888390B2/ja not_active Expired - Fee Related
-
2007
- 2007-12-07 US US11/952,373 patent/US7755147B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158293A (ja) * | 2000-11-16 | 2002-05-31 | Sharp Corp | 半導体装置及び携帯電子機器 |
| JP2002208642A (ja) * | 2001-01-09 | 2002-07-26 | Sharp Corp | 半導体装置及びその製造方法と携帯電子機器 |
| JP2002289698A (ja) * | 2001-03-28 | 2002-10-04 | Sharp Corp | 半導体装置及びその製造方法と携帯電子機器 |
| JP2003060071A (ja) * | 2001-08-08 | 2003-02-28 | Seiko Epson Corp | 半導体集積回路装置 |
| JP2005159245A (ja) * | 2003-11-28 | 2005-06-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2007005763A (ja) * | 2005-05-26 | 2007-01-11 | Fujitsu Ltd | 半導体装置及びその製造方法及びに半導体装置の設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080128756A1 (en) | 2008-06-05 |
| WO2006131986A1 (ja) | 2006-12-14 |
| JPWO2006131986A1 (ja) | 2009-01-08 |
| US7755147B2 (en) | 2010-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4888390B2 (ja) | 半導体装置、半導体システム、および半導体装置の製造方法 | |
| US8026577B2 (en) | Semiconductor apparatus having a triple well structure and manfacturing method thereof | |
| US9287292B2 (en) | Semiconductor device and method for controlling semiconductor device | |
| JP4664631B2 (ja) | 半導体装置及びその製造方法 | |
| US8552500B2 (en) | Structure for CMOS ETSOI with multiple threshold voltages and active well bias capability | |
| KR0171445B1 (ko) | 반도체 장치, 그 오퍼레이팅 방법 및 제조방법 | |
| US9577063B2 (en) | Bipolar transistor, band-gap reference circuit and virtual ground reference circuit and methods of fabricating thereof | |
| JP2001352077A (ja) | Ｓｏｉ電界効果トランジスタ | |
| JP5762687B2 (ja) | 所望のドーパント濃度を実現するためのイオン注入法 | |
| WO2008042566A2 (en) | Semiconductor device with circuits formed with essentially uniform pattern density | |
| US7521342B2 (en) | Semiconductor structure with high-voltage sustaining capability and fabrication method of the same | |
| KR100723485B1 (ko) | 씨모스 이미지센서 및 그 제조 방법 | |
| US6674127B2 (en) | Semiconductor integrated circuit | |
| US7728386B2 (en) | Semiconductor integrated circuit device | |
| JP4533099B2 (ja) | 半導体装置 | |
| JP2009004800A (ja) | 半導体集積回路装置 | |
| US7902611B1 (en) | Integrated circuit well isolation structures | |
| US20060081940A1 (en) | Semiconductor device | |
| JP2006140539A (ja) | 半導体集積回路装置の製造方法 | |
| US8742497B2 (en) | Semiconductor device | |
| JP2000216347A (ja) | Ｃｍｏｓ半導体装置 | |
| KR0127269B1 (ko) | 밴드갭 차이를 이용한 상보형 모스트랜지스터 | |
| US9337180B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2010226003A (ja) | 半導体装置及びその製造方法 | |
| KR20200083150A (ko) | 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110816 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111013 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111128 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4888390 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |