JP2009283867A

JP2009283867A - 半導体装置

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Publication number: JP2009283867A
Application number: JP2008137104A
Authority: JP
Inventors: Daishin Fukui; 大伸福井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-05-26
Filing date: 2008-05-26
Publication date: 2009-12-03
Also published as: US20090289307A1

Abstract

【課題】ウェル電位を十分な高さに保ちつつ、ウェルとソース・ドレイン領域との間におけるリーク電流の発生を抑えることのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、最近接するＮ型素子領域１１とＰ型素子領域２１との間の第１の領域７ａ下におけるＰ型ウェル１３のＰ型素子領域２１側の少なくとも一部の深さが、Ｎ型素子領域１１とＰ型ウェルコンタクト接続部１２との間の領域下におけるＰ型ウェル１３の深さよりも浅く、第１の領域７ａ下、およびＮ型素子領域１１に隣接する範囲で第１の領域７ａからＮ型素子領域１１およびＰ型素子領域２１の長手方向に延在する第２の領域７ｂ下におけるＮ型ウェル２３のＮ型素子領域１１側の少なくとも一部の深さが、Ｐ型素子領域２１とＮ型ウェルコンタクト接続部２２との間の領域下におけるＮ型ウェル２３の深さよりも浅い。
【選択図】図２

Description

本発明は、半導体装置に関する。

近年の半導体装置の微細化により、素子分離領域を介して隣接する素子領域間でのリーク電流の発生が問題となっている。異なる導電型の素子領域が隣接している場合、一方のソース・ドレイン領域と他方のウェルが同じ導電型を有するため、これらの間でリーク電流が発生するおそれがある。

この問題を回避するためには、異なる導電型の素子領域間の素子分離領域の深さに対して、ウェルの深さを浅くする方法がある。しかし、アスペクト比の大きい領域に絶縁膜を埋め込むことは困難であるため、素子分離領域の素子分離幅を保ったまま深さを深くすることは難しい。また、ウェルの深さを浅くすると、ウェル抵抗が増加するため、ウェル内の電位を均一に保つことが困難となる。また、ウェル抵抗を下げずにウェルの深さを浅くするためには、ウェル濃度を増加するしかないが、ウェル濃度を増加すると、素子領域内におけるウェルとソース・ドレイン領域間の寄生容量が増加してしまう。

一方、素子領域間の素子分離領域下のウェルが浅い構造を有する半導体装置が知られている（例えば、特許文献１参照）。しかし、素子分離領域下のウェルを浅くすると、その領域においてウェル抵抗が下がり、ウェル電位を均一に保つことが困難になるおそれがある。
特開２００３−１８８２７０号公報

本発明の目的は、ウェル電位を十分な高さに保ちつつ、ウェルとソース・ドレイン領域との間におけるリーク電流の発生を抑えることのできる半導体装置を提供することにある。

本発明の一態様は、ＳＲＡＭ領域を有する半導体基板と、前記半導体基板上の前記ＳＲＡＭ領域内に形成されたＮ型ソース・ドレイン領域を含むＮ型素子領域と、前記半導体基板上の前記ＳＲＡＭ領域内に前記Ｎ型素子領域と略平行に形成されたＰ型ソース・ドレイン領域を含むＰ型素子領域と、前記半導体基板上の前記ＳＲＡＭ領域外の、前記Ｎ型素子領域および前記Ｐ型素子領域の長手方向の両側にそれぞれ形成されたＰ型ウェルコンタクト接続部およびＮ型ウェルコンタクト接続部と、前記Ｎ型素子領域、前記Ｐ型素子領域、Ｐ型ウェルコンタクト接続部およびＮ型ウェルコンタクト接続部を分離する素子分離領域と、前記半導体基板内の前記Ｎ型素子領域下および前記Ｐ型ウェルコンタクト接続部下に連続して形成されたＰ型ウェルと、前記半導体基板内の前記Ｐ型素子領域下および前記Ｎ型ウェルコンタクト接続部下に連続して形成されたＮ型ウェルと、を有し、最近接する前記Ｎ型素子領域と前記Ｐ型素子領域との間の第１の領域下における前記Ｐ型ウェルの前記Ｐ型素子領域側の少なくとも一部の前記半導体基板の表面からの深さが、前記Ｎ型素子領域と前記Ｐ型ウェルコンタクト接続部との間の領域下における前記Ｐ型ウェルの前記半導体基板の表面からの深さよりも浅く、前記第１の領域下、および前記Ｎ型素子領域に隣接する範囲で前記第１の領域から前記長手方向に延在する第２の領域下における前記Ｎ型ウェルの前記Ｎ型素子領域側の少なくとも一部の前記半導体基板の表面からの深さが、前記Ｐ型素子領域と前記Ｎ型ウェルコンタクト接続部との間の領域下における前記Ｎ型ウェルの前記半導体基板の表面からの深さよりも浅い、ことを特徴とする半導体装置を提供する。

本発明の他の態様は、半導体基板と、前記半導体基板上に形成されたＰ型素子領域と、前記半導体基板上に形成されたＮ型素子領域と、前記半導体基板上に形成されたＰ型ウェルコンタクト接続部と、前記半導体基板上に形成されたＮ型ウェルコンタクト接続部と、前記Ｐ型素子領域、前記Ｎ型素子領域、前記Ｐ型ウェルコンタクト接続部および前記Ｎ型ウェルコンタクト接続部を分離する素子分離領域と、前記半導体基板内の前記Ｎ型素子領域下および前記Ｐ型ウェルコンタクト接続部下に連続して形成されたＰ型ウェルと、前記半導体基板内の前記Ｐ型素子領域下および前記Ｎ型ウェルコンタクト接続部下に連続して形成されたＮ型ウェルと、を有し、前記Ｐ型素子領域と前記Ｎ型素子領域は、前記Ｐ型ウェルと前記Ｎ型ウェルの境界から所定の距離よりも近い位置にあり、前記Ｐ型ウェルの前記境界から前記所定の距離内の領域の前記半導体基板の表面からの深さは、前記Ｐ型ウェルの前記Ｎ型素子領域と前記Ｐ型ウェルコンタクト接続部との間の領域の前記半導体基板の表面からの深さよりも浅く、前記Ｎ型ウェルの前記境界から前記所定の距離内の領域の前記半導体基板の表面からの深さは、前記Ｎ型ウェルの前記Ｐ型素子領域と前記Ｎ型ウェルコンタクト接続部との間の領域の前記半導体基板の表面からの深さよりも浅い、ことを特徴とする半導体装置を提供する。

本発明によれば、ウェル電位を十分な高さに保ちつつ、ウェルとソース・ドレイン領域との間におけるリーク電流の発生を抑えることのできる半導体装置を提供することができる。

〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の構成を概略的に表す上面図である。また、図２（ａ）、（ｂ）は、それぞれ図１の鎖線Ａ−Ａ、Ｂ−Ｂにおける切断面を図中の矢印の方向に見た断面図である。また、図３（ａ）、（ｂ）は、それぞれ図１の鎖線Ｃ−Ｃ、Ｄ−Ｄにおける切断面を図中の矢印の方向に見た断面図である。

本実施の形態に係る半導体装置は、ＳＲＡＭ領域６を有する半導体基板１と、半導体基板１上のＳＲＡＭ領域６内に略平行に形成されたＮ型素子領域１１およびＰ型素子領域２１と、半導体基板１上のＳＲＡＭ領域６外のＮ型素子領域１１およびＰ型素子領域２１の長手方向の両側にそれぞれ形成されたＰ型ウェルコンタクト接続部１２およびＮ型ウェルコンタクト接続部２２と、Ｎ型素子領域１１、Ｐ型素子領域２１、Ｐ型ウェルコンタクト接続部１２およびＮ型ウェルコンタクト接続部２２を分離する素子分離領域２と、半導体基板１内のＮ型素子領域１１下およびＰ型ウェルコンタクト接続部１２下に連続して形成されたＰ型ウェル１３と、半導体基板１内のＰ型素子領域２１下およびＮ型ウェルコンタクト接続部２２下に連続して形成されたＮ型ウェル２３と、隣接するＮ型素子領域１１およびＰ型素子領域２１上にゲート絶縁膜４を介して共通して形成されたゲート電極３と、を有する。なお、図１において、Ｐ型ウェル１３の形成される領域をＰ型ウェル形成領域１０、Ｎ型ウェル２３の形成される領域をＮ型ウェル形成領域２０として表す。

半導体基板１は、例えば、単結晶Ｓｉ等のＳｉ系単結晶からなる。

素子分離領域２は、ＳｉＯ_２等の絶縁材料からなり、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有する。

ゲート電極３は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶や、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等の金属、ＴｉＮ等の金属化合物からなる。

ゲート絶縁膜４は、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ_２Ｏ_３等のＹ系材料）からなる。

Ｎ型素子領域１１は、ゲート電極３の両側に形成されたＮ型ソース・ドレイン領域１４を含む。Ｎ型ソース・ドレイン領域１４は、Ａｓ、Ｐ等のｎ型不純物を含む。

Ｐ型素子領域２１は、ゲート電極３の両側に形成されたＰ型ソース・ドレイン領域２４を含む。Ｐ型ソース・ドレイン領域２４は、Ｂ、ＢＦ_２、Ｉｎ等のｐ型不純物を含む。

Ｐ型ウェルコンタクト接続部１２は、Ｐ型ウェル１３に接続されるウェルコンタクトを接続するための領域である。また、Ｎ型ウェルコンタクト接続部２２は、Ｎ型ウェル２３に接続されるウェルコンタクトを接続するための領域である。なお、図１、図２（ａ）、（ｂ）においては、Ｐ型ウェルコンタクト接続部１２およびＮ型ウェルコンタクト接続部２２がＮ型素子領域１１およびＰ型素子領域２１の長手方向に１つのＳＲＡＭセルを含むＳＲＡＭ領域６の両側に配置されているが、Ｎ型素子領域１１およびＰ型素子領域２１の長手方向に複数のＳＲＡＭセルを含むＳＲＡＭ領域６の両側に配置される構成であってもよい。

第１の領域７ａは、最近接するＮ型素子領域１１とＰ型素子領域２１との間の領域であり、第２の領域７ｂは、Ｎ型素子領域１１に隣接する範囲で第１の領域７ａからＮ型素子領域１１の長手方向に延在する領域である。第１の領域７ａおよび第２の領域７ｂの直下にはＰ型ウェル１３とＮ型ウェル２３の境界が位置する。そのため、第１の領域７ａ下の領域では、Ｎ型素子領域１１のＮ型ソース・ドレイン領域１４とＮ型ウェル２３、およびＰ型素子領域２１のＰ型ソース・ドレイン領域２４とＰ型ウェル１３とがそれぞれ近接し、これらの間ではリーク電流が発生しやすい。

第１の領域７ａ下におけるＰ型ウェル１３のＰ型素子領域２１側の少なくとも一部の半導体基板１の表面からの深さ（半導体基板１とゲート絶縁膜４との界面からの深さ）は、Ｎ型素子領域１１とＰ型ウェルコンタクト接続部１２との間の第３の領域７ｃ下におけるＰ型ウェル１３の半導体基板１の表面からの深さよりも浅い。

第３の領域７ｃ下におけるＰ型ウェル１３は、Ｐ型ウェル１３のウェル電位を一定に保つために、素子分離領域２下で十分な深さを有するように形成される。一方、第１の領域７ａ下におけるＰ型ウェル１３は、その深さがＰ型ウェル１３のウェル電位にほとんど影響を与えないため、Ｐ型ソース・ドレイン領域２４と近接する領域を小さくしてリーク電流の発生を抑えることを目的として、浅く形成される。

また、隣接するＮ型素子領域１１同士の間の領域下においては、ソース・ドレイン領域とウェルとの間にリーク電流が発生するおそれがない。そのため、この領域下におけるＰ型ウェル１３は、Ｐ型ウェル１３のウェル電位をより均一に保つために、第１の領域７ａ下におけるＰ型ウェル１３よりも深く形成されることが好ましい。すなわち、第１の領域７ａ下におけるＰ型ウェル１３のＰ型素子領域２１側の少なくとも一部の半導体基板１の表面からの深さは、隣接するＮ型素子領域１１同士の間の領域下におけるＰ型ウェル１３の半導体基板１の表面からの深さよりも浅いことが好ましい。

なお、第２の領域７ｂ下におけるＰ型ウェル１３は、Ｐ型ソース・ドレイン領域２４との距離が離れており、これらの間でリーク電流が発生するおそれが少ない。そのため、この領域下におけるＰ型ウェル１３は、Ｐ型ウェル１３のウェル電位をより均一に保つために、第１の領域７ａ下におけるＰ型ウェル１３よりも深く形成されてもよい。すなわち、第１の領域７ａ下におけるＰ型ウェル１３のＰ型素子領域２１側の少なくとも一部の半導体基板１の表面からの深さは、第２の領域７ｂ下におけるＰ型ウェル１３の半導体基板１の表面からの深さよりも浅くてもよい。

また、第１の領域７ａ下におけるＰ型ウェル１３は、より効果的にリーク電流の発生を抑えるために、全部分が第３の領域７ｃ下におけるＰ型ウェル１３よりも浅く形成されることが好ましい。

第１の領域７ａおよび第２の領域７ｂ下におけるＮ型ウェル２３のＮ型素子領域１１側の少なくとも一部の半導体基板１の表面からの深さは、Ｐ型素子領域２１とＮ型ウェルコンタクト接続部２２との間の第４の領域７ｄ下におけるＮ型ウェル２３の半導体基板１の表面からの深さよりも浅い。

第４の領域７ｄ下におけるＮ型ウェル２３は、Ｎ型ウェル２３のウェル電位を一定に保つために、素子分離領域２下で十分な深さを有するように形成される。一方、第１の領域７ａおよび第２の領域７ｂ下におけるＮ型ウェル２３は、その深さがＮ型ウェル２３のウェル電位にほとんど影響を与えないため、Ｎ型ソース・ドレイン領域１４と近接する領域を小さくしてリーク電流の発生を抑えることを目的として、浅く形成される。

なお、第２の領域７ｂとＰ型素子領域２１との間の領域下においては、ソース・ドレイン領域とウェルとの間にリーク電流が発生するおそれがない。そのため、この領域下におけるＮ型ウェル２３は、Ｎ型ウェル２３のウェル電位をより均一に保つために、第１の領域７ａおよび第２の領域７ｂ下におけるＮ型ウェル２３よりも深く形成されることが好ましい。すなわち、第１の領域７ａおよび第２の領域７ｂ下におけるＮ型ウェル２３のＮ型素子領域１１側の少なくとも一部の半導体基板１の表面からの深さは、第２の領域７ｂとＰ型素子領域２１との間の領域下におけるＮ型ウェル２３の半導体基板１の表面からの深さよりも浅いことが好ましい。

また、第１の領域７ａおよび第２の領域７ｂ下におけるＮ型ウェル２３は、より効果的にリーク電流の発生を抑えるために、全部分が第４の領域７ｄ下におけるＮ型ウェル２３よりも浅く形成されることが好ましい。

（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ＳＲＡＭ領域６において、Ｐ型ウェル１３およびＮ型ウェル２３のウェル電位を十分な高さに保ちつつ、Ｐ型ウェル１３とＰ型ソース・ドレイン領域２４との間、およびＮ型ウェル２３とＮ型ソース・ドレイン領域１４との間におけるリーク電流の発生を抑えることができる。

〔第２の実施の形態〕
本発明の第２の実施の形態においては、Ｎ型素子領域下におけるＰ型ウェルの深さ、およびＰ型素子領域下におけるＮ型ウェルの深さにおいて、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。

（半導体装置の構成）
図４（ａ）、（ｂ）、および図５（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図である。ここで、図４（ａ）、（ｂ）に示した断面は、それぞれ図２（ａ）、（ｂ）に示した断面に対応し、図５（ａ）、（ｂ）に示した断面は、それぞれ図３（ａ）、（ｂ）に示した断面に対応する。

本実施の形態においては、Ｎ型素子領域１１下のＰ型ウェル１３が、第１の領域７ａ下のＰ型ウェル１３と同様に浅く形成される。また、Ｐ型素子領域２１下のＮ型ウェル２３が、第１の領域７ａおよび第２の領域７ｂ下のＮ型ウェル２３と同様に浅く形成される。

（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、Ｎ型素子領域１１下のＰ型ウェル１３と、Ｐ型素子領域２１下のＮ型ウェル２３を浅く形成することにより、Ｐ型ウェル１３とＰ型ソース・ドレイン領域２４との間、およびＮ型ウェル２３とＮ型ソース・ドレイン領域１４との間におけるリーク電流の発生をより効果的に抑えることができる。

なお、Ｎ型素子領域１１下のＰ型ウェル１３と、Ｐ型素子領域２１下のＮ型ウェル２３との、いずれか一方が浅く形成される構成であってもよい。

〔第３の実施の形態〕
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置の論理回路領域の構成を概略的に表す上面図である。また、図７（ａ）、（ｂ）は、それぞれ図６の鎖線Ｅ−Ｅ、Ｆ−Ｆにおける切断面を図中の矢印の方向に見た断面図である。

本実施の形態に係る半導体装置は、半導体基板１と、半導体基板１上に形成されたＮ型素子領域３１およびＰ型素子領域４１と、半導体基板１上に形成されたＰ型ウェルコンタクト接続部３２およびＮ型ウェルコンタクト接続部４２と、Ｎ型素子領域３１、Ｐ型素子領域４１、Ｐ型ウェルコンタクト接続部３２およびＮ型ウェルコンタクト接続部４２を分離する素子分離領域２と、半導体基板１内のＮ型素子領域３１下およびＰ型ウェルコンタクト接続部３２下に連続して形成されたＰ型ウェル３３と、半導体基板１内のＰ型素子領域４１下およびＮ型ウェルコンタクト接続部４２下に連続して形成されたＮ型ウェル４３と、を有する。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。

Ｎ型素子領域３１およびＰ型素子領域４１上には、ゲート絶縁膜を介してゲート電極が形成されるが、図示を省略する。また、Ｎ型素子領域３１およびＰ型素子領域４１は、それぞれＮ型ソース・ドレイン領域３４、Ｐ型ソース・ドレイン領域４４を含む。

少なくとも１つのＰ型素子領域４１と、少なくとも１つのＮ型素子領域３１は、Ｐ型ウェル形成領域３０とＮ型ウェル形成領域４０（Ｐ型ウェル３３とＮ型ウェル４３）の境界５０から所定の距離Ｌ（半導体基板１の表面に対して水平な方向の距離）よりも近い位置にある。

Ｐ型ウェル３３およびＮ型ウェル４３は、それぞれ半導体基板１の表面からの深さの浅い領域３３ａ、４３ａ、半導体基板１の表面からの深さの深い領域３３ｂ、４３ｂを有する。なお、図６において、Ｐ型ウェル３３、浅い領域３３ａ、深い領域３３ｂの形成される領域をそれぞれＰ型ウェル形成領域３０、領域３０ａ、領域３０ｂとして表す。また、Ｎ型ウェル４３、浅い領域４３ａ、深い領域４３ｂの形成される領域をそれぞれＰ型ウェル形成領域４０、領域４０ａ、４０ｂとして表す。

Ｐ型ウェル３３の境界５０から所定の距離Ｌ内の領域は浅い領域３３ａに含まれる。また、Ｐ型ウェル３３のＮ型素子領域３１とＰ型ウェルコンタクト接続部３２との間の領域は、深い領域３３ｂに含まれる。すなわち、Ｐ型ウェル３３の境界５０から所定の距離Ｌ内の領域の半導体基板１の表面からの深さは、Ｐ型ウェル３３のＮ型素子領域３１とＰ型ウェルコンタクト接続部３２との間の領域の半導体基板１の表面からの深さよりも浅い。Ｐ型ウェル３３の境界５０から所定の距離Ｌ内の領域を浅く形成することにより、Ｐ型ウェル３３とＰ型ソース・ドレイン領域４４との間におけるリーク電流の発生を抑えることができる。また、Ｐ型ウェル３３のＮ型素子領域３１とＰ型ウェルコンタクト接続部３２との間の領域は、素子分離領域２下で十分な深さを有するため、Ｐ型ウェル３３のウェル電位を一定に保つことができる。

Ｎ型ウェル４３の境界５０から所定の距離Ｌ内の領域は浅い領域４３ａに含まれる。また、Ｎ型ウェル４３のＰ型素子領域３１とＮ型ウェルコンタクト接続部４２との間の領域は、深い領域４３ｂに含まれる。すなわち、Ｎ型ウェル４３の境界５０から所定の距離Ｌ内の領域の半導体基板１の表面からの深さは、Ｎ型ウェル４３のＰ型素子領域４１とＮ型ウェルコンタクト接続部４２との間の領域の半導体基板１の表面からの深さよりも浅い。Ｎ型ウェル４３の境界５０から所定の距離Ｌ内の領域を浅く形成することにより、Ｎ型ウェル４３とＮ型ソース・ドレイン領域３４との間におけるリーク電流の発生を抑えることができる。また、Ｎ型ウェル４３のＰ型素子領域４１とＮ型ウェルコンタクト接続部４２との間の領域は、素子分離領域２下で十分な深さを有するため、Ｎ型ウェル４３のウェル電位を一定に保つことができる。

具体的には、所定の距離Ｌとは、例えば、約４５ｎｍである。これは、３２ｎｍ世代における最小の素子分離領域幅が４５ｎｍであることを考慮したものである。この素子分離領域幅がソース・ドレイン領域間のリーク電流の発生を抑えるために要される幅であると考えれば、ソース・ドレイン領域とウェルとの間のリーク電流の発生を抑えるためには、例えば、その倍である９０ｎｍが素子分離領域幅として求められると予想される。本実施の形態におけるＰ型素子領域４１（Ｐ型ソース・ドレイン領域４４）とＰ型ウェル３３との半導体基板１の表面に対して水平な方向の距離、およびＮ型素子領域３１（Ｎ型ソース・ドレイン領域３４）とＮ型ウェル４３との半導体基板１の表面に対して水平な方向の距離が、その領域における素子分離領域２の幅の半分に相当するとすれば、この距離が４５ｎｍ以下である場合に、Ｐ型素子領域４１のＰ型ソース・ドレイン領域４４との間でリーク電流が発生しやすくなるおそれがある。

なお、Ｎ型素子領域３１下のＰ型ウェル３３の深さが浅すぎると、Ｎ型素子領域３１においてチャネルリーク電流が発生しやすくなるため、Ｐ型ウェル３３の浅い領域３３ａの半導体基板１の表面からの深さを素子分離領域２の半導体基板１の表面からの深さ以上とすることが好ましい。特に、浅い領域３３ａの半導体基板１の表面からの深さを素子分離領域２の半導体基板１の表面からの深さとほぼ同じにすることがより好ましい。

なお、Ｐ型素子領域４１下のＮ型ウェル４３の深さが浅すぎると、Ｐ型素子領域４１においてチャネルリーク電流が発生しやすくなるため、Ｎ型ウェル４３の浅い領域４３ａの半導体基板１の表面からの深さを素子分離領域２の半導体基板１の表面からの深さ以上とすることが好ましい。特に、浅い領域４３ａの半導体基板１の表面からの深さを素子分離領域２の半導体基板１の表面からの深さとほぼ同じにすることがより好ましい。

（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、論理回路領域において、Ｐ型ウェル３３およびＮ型ウェル４３のウェル電位を十分な高さに保ちつつ、Ｐ型ウェル３３とＰ型ソース・ドレイン領域４４との間、およびＮ型ウェル４３とＮ型ソース・ドレイン領域３４との間におけるリーク電流の発生を抑えることができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

本発明の第１の実施の形態に係る半導体装置の構成を概略的に表す上面図である。（ａ）、（ｂ）は、それぞれ図１の鎖線Ａ−Ａ、Ｂ−Ｂにおける切断面を図中の矢印の方向に見た断面図である。（ａ）、（ｂ）は、それぞれ図１の鎖線Ｃ−Ｃ、Ｄ−Ｄにおける切断面を図中の矢印の方向に見た断面図である。（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図である。（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図である。本発明の第３の実施の形態に係る半導体装置の論理回路領域の構成を概略的に表す上面図である。（ａ）、（ｂ）は、それぞれ図６（ａ）、（ｂ）の鎖線Ｅ−Ｅ、Ｆ−Ｆにおける切断面を図中の矢印の方向に見た断面図である。

符号の説明

１半導体基板。２素子分離領域。６ＳＲＡＭ領域。７ａ第１の領域。７ｂ第２の領域。７ｃ第３の領域。７ｄ第４の領域。１１、３１Ｎ型素子領域。１２、３２Ｐ型ウェルコンタクト接続部。１３、３３Ｐ型ウェル。１４、３４Ｎ型ソース・ドレイン領域。２１、４１Ｐ型素子領域。２２、４２Ｎ型ウェルコンタクト接続部。２３、４３Ｎ型ウェル。２４、４４Ｐ型ソース・ドレイン領域。５０境界。Ｌ所定の距離。

Claims

ＳＲＡＭ領域を有する半導体基板と、
前記半導体基板上の前記ＳＲＡＭ領域内に形成されたＮ型ソース・ドレイン領域を含むＮ型素子領域と、
前記半導体基板上の前記ＳＲＡＭ領域内に前記Ｎ型素子領域と略平行に形成されたＰ型ソース・ドレイン領域を含むＰ型素子領域と、
前記半導体基板上の前記ＳＲＡＭ領域外の、前記Ｎ型素子領域および前記Ｐ型素子領域の長手方向の両側にそれぞれ形成されたＰ型ウェルコンタクト接続部およびＮ型ウェルコンタクト接続部と、
前記Ｎ型素子領域、前記Ｐ型素子領域、Ｐ型ウェルコンタクト接続部およびＮ型ウェルコンタクト接続部を分離する素子分離領域と、
前記半導体基板内の前記Ｎ型素子領域下および前記Ｐ型ウェルコンタクト接続部下に連続して形成されたＰ型ウェルと、
前記半導体基板内の前記Ｐ型素子領域下および前記Ｎ型ウェルコンタクト接続部下に連続して形成されたＮ型ウェルと、
を有し、
最近接する前記Ｎ型素子領域と前記Ｐ型素子領域との間の第１の領域下における前記Ｐ型ウェルの前記Ｐ型素子領域側の少なくとも一部の前記半導体基板の表面からの深さが、前記Ｎ型素子領域と前記Ｐ型ウェルコンタクト接続部との間の領域下における前記Ｐ型ウェルの前記半導体基板の表面からの深さよりも浅く、
前記第１の領域下、および前記Ｎ型素子領域に隣接する範囲で前記第１の領域から前記長手方向に延在する第２の領域下における前記Ｎ型ウェルの前記Ｎ型素子領域側の少なくとも一部の前記半導体基板の表面からの深さが、前記Ｐ型素子領域と前記Ｎ型ウェルコンタクト接続部との間の領域下における前記Ｎ型ウェルの前記半導体基板の表面からの深さよりも浅い、
ことを特徴とする半導体装置。
前記Ｎ型素子領域下における前記Ｐ型ウェルの少なくとも一部の前記半導体基板の表面からの深さは、前記第３の領域下における前記Ｐ型ウェルの前記半導体基板の表面からの深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
前記第１の領域下における前記Ｐ型ウェルの前記Ｐ型素子領域側の少なくとも一部の前記半導体基板の表面からの深さが、隣接する前記Ｎ型素子領域同士の間の領域下における前記Ｐ型ウェルの前記半導体基板の表面からの深さよりも浅いことを特徴とする請求項１または２に記載の半導体装置。
前記第１の領域および前記第２の領域下における前記Ｎ型ウェルの前記Ｎ型素子領域側の少なくとも一部の前記半導体基板の表面からの深さが、前記第２の領域と前記Ｐ型素子領域との間の領域下における前記Ｎ型ウェルの前記半導体基板の表面からの深さよりも浅いことを特徴とする請求項１から３のいずれかに記載の半導体装置。
半導体基板と、
前記半導体基板上に形成されたＰ型素子領域と、
前記半導体基板上に形成されたＮ型素子領域と、
前記半導体基板上に形成されたＰ型ウェルコンタクト接続部と、
前記半導体基板上に形成されたＮ型ウェルコンタクト接続部と、
前記Ｐ型素子領域、前記Ｎ型素子領域、前記Ｐ型ウェルコンタクト接続部および前記Ｎ型ウェルコンタクト接続部を分離する素子分離領域と、
前記半導体基板内の前記Ｎ型素子領域下および前記Ｐ型ウェルコンタクト接続部下に連続して形成されたＰ型ウェルと、
前記半導体基板内の前記Ｐ型素子領域下および前記Ｎ型ウェルコンタクト接続部下に連続して形成されたＮ型ウェルと、
を有し、
前記Ｐ型素子領域と前記Ｎ型素子領域は、前記Ｐ型ウェルと前記Ｎ型ウェルの境界から所定の距離よりも近い位置にあり、
前記Ｐ型ウェルの前記境界から前記所定の距離内の領域の前記半導体基板の表面からの深さは、前記Ｐ型ウェルの前記Ｎ型素子領域と前記Ｐ型ウェルコンタクト接続部との間の領域の前記半導体基板の表面からの深さよりも浅く、
前記Ｎ型ウェルの前記境界から前記所定の距離内の領域の前記半導体基板の表面からの深さは、前記Ｎ型ウェルの前記Ｐ型素子領域と前記Ｎ型ウェルコンタクト接続部との間の領域の前記半導体基板の表面からの深さよりも浅い、
ことを特徴とする半導体装置。