TWI544637B - 半導體結構 - Google Patents

Description

半導體結構 【0001】

本發明是有關於一種半導體結構，且特別是有關於一種金屬氧化半導體(MOS)結構。

【0002】

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。

【0003】

舉例來說，為了提高半導體結構例如金屬氧化半導體(MOS)等的崩潰電壓(breakdown voltage; BVD)，許多方法係被提出。然而，一般降低BVD的方法會同時提高半導體結構的開啟電阻(Ron)。也就是說，半導體結構無法得到良好權衡的Ron與BVD，以得到期望較小的靈敏值(figure of merit; FOM=Ron/BVD)。

【0004】

根據一實施例，揭露一種半導體結構，其包括一摻雜基底、一閘結構、一源極、一汲極與一場摻雜區。源極與汲極分別位於閘結構之相對側的摻雜基底中。場摻雜區具有相反於源極與汲極的導電型。場摻雜區從源極延伸超過閘結構的一第一閘側壁，而未到達閘結構相對於第一閘側壁的一第二閘側壁。

【0005】

根據另一實施例，揭露一種半導體結構，其包括一摻雜基底、一閘結構、一源極、一汲極與一場摻雜區。源極與汲極分別位於閘結構之相對側的摻雜基底中。場摻雜區的導電型相反於源極與汲極。場摻雜區鄰接在閘結構下方，並具有一場側壁位於閘結構之相對的第一與第二閘側壁之間。

【0006】

根據又另一實施例，揭露一種半導體結構，其包括一摻雜基底、一閘結構、一源極、一汲極與一場摻雜區。閘結構具有一閘長度。源極與汲極分別位於閘結構之相對第一閘側壁與第二閘側壁側的摻雜基底中。場摻雜區藉由摻雜基底分開自汲極，並具有面向汲極的一場側壁。第二閘側壁與場側壁之間相隔一間距長度。間距長度對閘長度的比值為0.1~0.5。

【0033】

102‧‧‧摻雜基底
104‧‧‧閘結構
106、206‧‧‧源極
108、208‧‧‧汲極
110、210‧‧‧場摻雜區
112‧‧‧閘電極層
114‧‧‧間隙壁
116‧‧‧第一閘側壁
118‧‧‧第二閘側壁
120、122、124、164、220、222‧‧‧第一摻雜部分
126、128、226、228～‧‧‧第二摻雜部分
130‧‧‧場側壁
132‧‧‧隔離結構
134‧‧‧摻雜場
136‧‧‧淺場區
138‧‧‧深場區
140‧‧‧井區
142‧‧‧半導體基底
144‧‧‧摻雜佈局
146、148‧‧‧接觸結構
150‧‧‧遮罩層
152‧‧‧氧化物層
154‧‧‧氮化物層
156、160、166‧‧‧光阻層
158、162、168‧‧‧開口
L1‧‧‧基底長度
L2‧‧‧閘長度
L3‧‧‧長度
S‧‧‧間距長度
AA、BB、CC、DD‧‧‧線

【0007】

第1A圖繪示根據一實施例中半導體結構的剖面圖。
第1B圖繪示根據一實施例中半導體結構的剖面圖。
第2圖繪示根據一實施例中半導體結構的佈局設計。
第3A圖繪示一比較例中半導體結構的剖面圖。
第3B圖繪示一比較例中半導體結構的剖面圖。
第3C圖繪示一比較例中半導體結構的佈局設計。
第4圖為實施例與比較例之半導體結構的電性曲線。
第5圖為實施例與比較例之半導體結構的電性曲線。
第6圖為實施例與比較例之半導體結構的電性曲線。
第7A圖至第15B圖繪示根據一實施例之半導體結構的製造流程。
第16A圖繪示根據一實施例中半導體結構的剖面圖。
第16B圖繪示根據一實施例中半導體結構的佈局設計。
第17A圖繪示根據一實施例中半導體結構的剖面圖。
第17B圖繪示根據一實施例中半導體結構的佈局設計。

【0008】

請參照第1A圖與第1B圖，其分別繪示一實施例中半導體結構沿第2圖之佈局圖中的AA線與BB線的剖面圖。半導體結構包括摻雜基底102、閘結構104、源極106、汲極108、與場摻雜區110。一實施例中，半導體結構為NMOS結構，其中摻雜基底102與場摻雜區110具有第一導電型例如P導電型，源極106與汲極108具有相反於第一導電型的第二導電型例如N導電型。

【0009】

請參照第1A圖，配置在摻雜基底102上的閘結構104可包括閘介電層，與閘介電層上的閘電極層112。閘介電層可包括氧化物或氮化物，例如氧化矽、氮化矽、或氮氧化矽，或其他合適的介電材料。閘電極層112可包括單晶矽、多晶矽、金屬、金屬矽化物等合適的導電材料。間隙壁114可配置鄰接在閘電極層112的第一閘側壁116與第二閘側壁118上。間隙壁114可包括氧化物或氮化物，例如氧化矽、氮化矽、或氮氧化矽，或其他合適的介電材料。

【0010】

源極106與汲極108分別位於閘結構104之相對側的摻雜基底102中。實施例中，源極106與汲極108對於閘結構104具有非對稱的分佈。舉例來說，源極106與汲極108各包括導電型皆為N型且相鄰近的第一摻雜部分120、122、124與第二摻雜部分126、128。第一摻雜部分120、122、124的摻雜濃度(N-)小於第二摻雜部分126、128的摻雜濃度(N+)。汲極108的第一摻雜部分122、124延伸超過第二摻雜部分128的相對側壁，其中如第1A圖所示，延伸超過第二摻雜部分128較靠近閘結構104之側壁的第一摻雜部分122係位於間隙壁114的下方，而第一摻雜部分124也延伸超過第二摻雜部分128較遠離閘結構104之側壁。一實施例中，源極106的第一摻雜部分120僅延伸超過第二摻雜部分126的相對側壁中較靠近閘結構104的一個而位於間隙壁114的下方。另一實施例中，源極106的第一摻雜部分(包括第一摻雜部分120)延伸超過第二摻雜部分126的相對側壁，其中源極106的第一摻雜部分(未繪示)超出第二摻雜部分126較遠離閘結構104之側壁的程度會小於汲極108的第一摻雜部分124超出第二摻雜部分128較遠離閘結構104之側壁的程度。

【0011】

場摻雜區110具有與摻雜基底102相同的P導電型，且摻雜濃度大於摻雜基底102。場摻雜區110介於源極106的第一摻雜部分120與汲極108的第一摻雜部分122之間。場摻雜區110可鄰接在閘結構104的閘介電層下方。場摻雜區110位於鄰近閘結構104之第一閘側壁116的摻雜基底102中，而未配置在鄰近閘結構104之第二閘側壁118的摻雜基底102中。舉例來說，場摻雜區110從源極106延伸超過閘結構104的第一閘側壁116，而未到達第二閘側壁118。場摻雜區110具有一場側壁130介於閘結構104的第一閘側壁116與第二閘側壁118之間。場摻雜區110與汲極108之間的摻雜基底102具有基底長度L1。閘結構104的第一閘側壁116與第二閘側壁118之間的距離定義為閘長度L2。鄰近汲極108的第二閘側壁118與場側壁130之間相隔間距長度S。一實施例中，基底長度L1與間距長度S分別為0.1μm~1μm，例如為0.3μm。間距長度S對閘長度L2的比值(S/L2)可為0.1~0.5。

【0012】

半導體結構可包括用以定義出主動區的隔離結構132。汲極108的第一摻雜部分124位於隔離結構132與第二摻雜部分128之間的摻雜基底102中。第一摻雜部分124其長度L3可為0.1μm~1μm，例如0.3μm。隔離結構132並不限於場氧化物，也可使用淺溝槽隔離結構，或使用其他合適的絕緣材料，例如氮化物等。

【0013】

半導體結構可包括摻雜場134。摻雜場134可包括皆為P導電型的淺場區136與深場區138，位於隔離結構132下方的摻雜基底102中。汲極108的第一摻雜部分124與摻雜場134藉由摻雜基底102彼此分開。分開第一摻雜部分124與摻雜場134的摻雜基底102具有基底長度L1。第一摻雜部分124與摻雜場134之間的間距(即為基底長度L1)大於源極106與摻雜場134之間的間距。一些例子中，隔離結構132其最靠近閘結構104之邊緣與摻雜場134之間的距離等於基底長度L1。

【0014】

N導電型的井區140可位於摻雜基底102的底表面與側壁上。P導電型的半導體基底142可位於井區140的底表面與側壁上。

【0015】

第2圖繪示一實施例中用以形成半導體結構之佈局設計。用以形成第二摻雜部分126、128的摻雜佈局144對於閘結構104具有不對稱的設計。對應源極的接觸結構146距離上、下側的隔離結構132為0.3μm，距離左側的隔離結構132為0.25μm，且距離閘結構104的第一閘側壁116為0.4μm。對應汲極的接觸結構148距離閘結構104的第二閘側壁118為0.4μm，距離上、下側用以形成第二摻雜部分的摻雜佈局144邊緣為0.3μm，距離右側的摻雜佈局144邊緣為0.25μm。摻雜佈局144邊緣距離隔離結構132的內邊緣0.3μm。然本揭露並不限於如圖所示的尺寸及上述設計，而可視實際需求適當改變。

【0016】

第3A圖與第3B圖分別繪示一比較例中半導體結構沿第3C圖之佈局圖中的CC線與DD線的剖面圖。第3A圖與第3B圖的比較例與第1A圖與第1B圖的實施例之間差異說明如下。不但源極206的第一摻雜部分220僅延伸超過第二摻雜部分226的相對側壁中較靠近閘結構104的一個而位於間隙壁114的下方，汲極208的第一摻雜部分222也僅延伸超過第二摻雜部分228的相對側壁中較靠近閘結構104的一個而位於間隙壁114的下方。汲極208並不具有如第1A圖所示的第一摻雜部分124。場摻雜區210連續延伸在源極206與汲極208之間。隔離結構132與源極206的第二摻雜部分226之間的間距實質上等於隔離結構132與汲極208的第二摻雜部分228之間的間距。摻雜場134與源極206之間的間距實質上等於摻雜場134與汲極208之間的間距。第3C圖的比較例與第2圖的實施例之間差異為，用以形成第二摻雜部分226、228與場摻雜區210的摻雜佈局對於閘結構104具有對稱的設計。

【0017】

第4圖至第6圖顯示實施例與比較例之半導體結構的電性曲線。第4圖顯示實施例關閉狀態的汲極崩潰電壓為13.9V，比較例則為11.9V，換句話說，實施例的崩潰電壓高於比較例2V。而實施例與比較例具有相似的臨界電壓(第5圖)與開啟狀態的汲極電流(第6圖)。因此，實施例的設計能有效提高半導體結構的崩潰電壓，同時維持一定水準的其他電性特徵。

【0018】

第7A圖至第15B圖繪示根據一實施例之半導體結構的製造流程。其中標示為A的圖為沿著第2圖之AA線位置的剖面圖。標示為B的圖為沿著第2圖之BB線位置的剖面圖。

【0019】

請參照第7A圖與第7B圖，提供P導電型的半導體基底142。半導體基底142可包括矽基底、絕緣層上覆矽、磊晶材料、或其他合適的半導體材料。可以摻雜N型雜質的方式，在半導體基底142中形成N導電型的井區140。可在井區140中摻雜P型雜質，以形成具有井結構的摻雜基底102。

【0020】

請參照第8A圖與第8B圖，形成遮罩層150在第7A圖與第7B圖所示的結構上。遮罩層150可包括以沉積方式形成的氧化物層152與氮化物層154。沉積法包括化學氣相沉積或物理氣相沉積。亦可使用其他合適的方法形成。遮罩層150也可使用其他合適的材料或結構，例如單一層結構的材料薄膜等。

【0021】

請參照第9A圖與第9B圖，可利用黃光微影製程圖案化遮罩層150。

【0022】

請參照第10A圖與第10B圖，形成圖案化的光阻層156，其開口158露出部分的摻雜基底102與部分的遮罩層150。舉例來說，進行一佈植能量較高的P型雜質摻雜製程，以在開口158露出之遮罩層150下方形成場摻雜區110，並在摻雜基底102未被遮罩層150覆蓋的部分中形成比場摻雜區110更深的深場區138。並可進行另一佈植能量較低的P型雜質摻雜製程，以在摻雜基底102未被遮罩層150覆蓋的部分中形成位在深場區138上方的淺場區136。本揭露形成場摻雜區110與摻雜場134的方式並不限於此，而可利用其他光阻圖案設計，或其他摻雜步驟、次數等其他的製程設計。例如其他實施例中，可使用單一次的佈植製程同時形成場摻雜區110與摻雜場134。場摻雜區110與摻雜場134亦可分開順序形成。或利用傾角佈植製程形成。

【0023】

請參照第11A圖與第11B圖，移除光阻層156。可利用場氧化製程在結構未被遮罩層150覆蓋的部分中形成隔離結構132。然本揭露並不限於此，其他實施例中，亦可使用淺溝槽結構。

【0024】

請參照第12A圖與第12B圖，移除遮罩層150。形成閘結構104在摻雜基底102與場摻雜區110上。閘結構104包括形成在摻雜基底102與場摻雜區110上的閘介電層，以及形成在閘介電層上的閘電極層112。閘介電層可包括氧化物或氮化物，例如氧化矽、氮化矽、或氮氧化矽，或其他合適的介電材料。閘電極層112可包括單晶矽、多晶矽、金屬、金屬矽化物等合適的導電材料。形成方式可包括沉積法，例如化學氣相沉積、物理氣相沉積，或其他合適的方法。

【0025】

請參照第13A圖與第13B圖，形成圖案化的光阻層160。對光阻層160之開口162露出的摻雜基底102與場摻雜區110佈植N型雜質，以形成N導電型的第一摻雜部分164。其中閘結構104可用做此佈植製程的摻雜遮罩。一些實施例中，第一摻雜部分164可利用傾角佈植製程形成，因此摻雜輪廓會埋入隔離結構132下方的摻雜基底102中。

【0026】

請參照第14A圖與第14B圖，移除光阻層160。在閘結構104的第一閘側壁116與第二閘側壁118上形成間隙壁114。間隙壁114可包括氧化物或氮化物，例如氧化矽、氮化矽、或氮氧化矽，或其他合適的介電材料。形成方式可包括沉積法，例如化學氣相沉積、物理氣相沉積，或其他合適的方法。

【0027】

請參照第15A圖與第15B圖，形成圖案化的光阻層166。對光阻層166之開口168露出的第一摻雜部分164(第14A圖與第14B圖)佈植N型雜質，以形成濃度比第一摻雜部分164更高的N導電型第二摻雜部分126、128其中閘結構104與間隙壁114可用做此佈植製程的摻雜遮罩。第一摻雜部分164未與第二摻雜部分126、128重疊的部分則形成第一摻雜部分120、122、124。一些實施例中，第二摻雜部分126、128的底表面可實質上等於或深於第一摻雜部分120、122、124的底表面。一些實施例中，第二摻雜部分126、128係以正交於基底表面的植入製程形成。

【0028】

然後可移除光阻層166以形成如第1A圖與第1B圖所示的半導體結構。

【0029】

第16A圖與第16B圖分別繪示另一實施例中半導體結構的剖面圖與佈局設計，其與第1A圖與第2圖所示之實施例的差異在於，半導體結構具有兩個閘結構104A、104B，之間共用源極106。

【0030】

第17A圖與第17B圖分別繪示又另一實施例中半導體結構的剖面圖與佈局設計，其與第1A圖與第2圖所示之實施例的差異在於，半導體結構具有兩個閘結構104A、104B，之間共用汲極108。

【0031】

以上以NMOS結構為例說明本揭露之概念。其他實施例亦可轉換各元件的導電型以形成PMOS結構。

【0032】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧摻雜基底

104‧‧‧閘結構

106‧‧‧源極

108‧‧‧汲極

110‧‧‧場摻雜區

112‧‧‧閘電極層

114‧‧‧間隙壁

116‧‧‧第一閘側壁

118‧‧‧第二閘側壁

120、122、124‧‧‧第一摻雜部分

126、128‧‧‧第二摻雜部分

130‧‧‧場側壁

132‧‧‧隔離結構

134‧‧‧摻雜場

136‧‧‧淺場區

138‧‧‧深場區

140‧‧‧井區

142‧‧‧半導體基底

L1‧‧‧基底長度

L3‧‧‧長度

S‧‧‧間距長度

Claims (10)

1. 【第1項】

   一種半導體結構，包括：
   一摻雜基底；
   一閘結構；
   一源極與一汲極，分別位於該閘結構之相對側的該摻雜基底中；以及
   一場摻雜區，具有相反於該源極與該汲極的導電型，並從該源極延伸超過該閘結構的一第一閘側壁，而未到達該閘結構相對於該第一閘側壁的一第二閘側壁。
2. 【第2項】

   一種半導體結構，包括：
   一摻雜基底；
   一閘結構；
   一源極與一汲極，分別位於該閘結構之相對側的該摻雜基底中；以及
   一場摻雜區，其導電型相反於該源極與該汲極，該場摻雜區鄰接在該閘結構下方，並具有一場側壁位於該閘結構之相對的第一與第二閘側壁之間。
3. 【第3項】

   一種半導體結構，包括：
   一摻雜基底；
   一閘結構，具有一閘長度；
   一源極與一汲極，分別位於該閘結構之相對第一閘側壁與第二閘側壁側的該摻雜基底中；以及
   一場摻雜區，藉由該摻雜基底分開自該汲極，並具有面向該汲極的一場側壁，其中該第二閘側壁與該場側壁之間相隔一間距長度，該間距長度對該閘長度的比值為0.1~0.5。
4. 【第4項】

   如申請專利範圍第1至3項其中之一所述之半導體結構，其中該源極與該汲極各包括導電型相同且相鄰近的一第一摻雜部分與一第二摻雜部分，該第一摻雜部分的摻雜濃度小於該第二摻雜部分，該汲極的該第一摻雜部分延伸超過該第二摻雜部分的相對側壁。
5. 【第5項】

   如申請專利範圍第4項所述之半導體結構，其中該源極的該第一摻雜部分僅延伸超過該第二摻雜部分的相對側壁的其中一個。
6. 【第6項】

   如申請專利範圍第1至3項其中之一所述之半導體結構，更包括一隔離結構，其中該源極與該汲極各包括導電型相同且相鄰近的一第一摻雜部分與一第二摻雜部分，該第一摻雜部分的摻雜濃度小於該第二摻雜部分，該汲極的該第一摻雜部分位於該隔離結構與該第二摻雜部分之間的該摻雜基底中。
7. 【第7項】

   如申請專利範圍第6項所述之半導體結構，更包括一隔離結構，其中該汲極位於該隔離結構與該第二摻雜部分之間的該第一摻雜部分其長度為0.1μm~1μm。
8. 【第8項】

   如申請專利範圍第6項所述之半導體結構，其中該源極的該第一摻雜部分僅延伸超過該第二摻雜部分之相對側壁中的其中一個。
9. 【第9項】

   如申請專利範圍第1至3項其中之一所述之半導體結構，更包括一摻雜場，其中該源極或該汲極位於該摻雜場與該閘結構之間的該摻雜基底中，該汲極的一第一摻雜部分與該摻雜場藉由該摻雜基底彼此分開。
10. 【第10項】

    如申請專利範圍第1至3項其中之一所述之半導體結構，更包括一摻雜場，其中該源極及該汲極位於該摻雜場與該閘結構之間的該摻雜基底中，該汲極的一第一摻雜部分與該摻雜場之間的一間距大於該源極的一第一摻雜部分與該摻雜場之間的一間距。