CN105322015A - 栅极结构及其制造方法 - Google Patents

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Abstract

一种装置包括具有沟道区的纳米线、围绕沟道区的下部的栅极结构，其中，栅极结构包括具有垂直部分和水平部分的第一介电层、位于第一介电层上方并且包括垂直部分和水平部分的第一功函金属层以及位于第一功函金属层上方的低电阻率金属层，其中，低电阻率金属层的边缘和第一功函金属层的垂直部分的边缘通过介电区分隔开，并且低电阻率金属层通过第一功函金属层的水平部分电连接至第一功函金属层的垂直部分。本发明涉及栅极结构及其制造方法。

Description

栅极结构及其制造方法
技术领域
本发明涉及栅极结构及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断改进，半导体产业已经历了快速的增长。大多数情况下，这种集成度的改进，源自最小部件尺寸的不断减小，这允许更多的组件被集成到给定的区域内。随着半导体器件按比例缩小，需要新的技术以将电子组件的性能从一代持续到下一代。例如，低泄漏电流晶体管的高密度和高速度集成电路是令人期望的。
鳍式场效应晶体管(FinFET)已作为一种有效替代而出现以进一步降低半导体器件中的泄漏电流。与现有的平面MOS晶体管相比，鳍式场效应晶体管(FinFET)具有在半导体衬底的表面形成的沟道，FinFET具有三维沟道区。在FinFET中，包括漏极、沟道区和源极的有源区从半导体衬底的表面突出，其中，FinFET位于半导体衬底的表面上。FinFET的有源区，如鳍，在截面图中为矩形形状。此外，该FinFET的栅极结构以类似于倒置的U从三面环绕包裹有源区。结果，栅极结构对沟道的控制变得更强。传统的平面晶体管的短沟道泄漏效应已被减小。因此，当FinFET断开时，栅极结构可以更好地控制沟道，从而降低泄漏电流。
随着技术的进一步发展，最近正在研发垂直晶体管。可在垂直纳米线中形成垂直晶体管。更特别的是，垂直纳米线包括形成在衬底上方的源极、形成在源极上方的沟道和形成在沟道上方的漏极。栅极电介质和栅电极形成为环绕垂直纳米线的沟道。结果，由于栅电极围绕沟道，垂直晶体管具有全环栅结构。这种全环栅结构有助于最大限度地减小垂直晶体管的短沟道效应。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种装置，包括：纳米线，位于衬底上方，其中，所述纳米线包括：第一漏极/源极区，位于所述衬底上方；沟道区，位于所述第一漏极/源极区上方；和第二漏极/源极区，位于所述沟道区上方；栅极结构，围绕所述沟道区的下部，其中，所述栅极结构包括：第一介电层，包括垂直部分和水平部分；第一功函金属层，位于所述第一介电层上方并且包括垂直部分和水平部分；以及低电阻率金属层，位于所述第一功函金属层上方，其中，所述低电阻率金属层的边缘和所述第一功函金属层的所述垂直部分的边缘通过介电区分隔开，并且其中，所述低电阻率金属层通过所述第一功函金属层的所述水平部分电连接至所述第一功函金属层的所述垂直部分。
在上述装置中，还包括：围绕所述沟道区的上部的第二介电层和单独的栅极层。
在上述装置中，所述栅极结构包括闪存器件的控制栅极；以及所述单独的栅极层包括所述闪存器件的浮置栅极。
在上述装置中，所述第一介电层是高k介电层；以及所述第二介电层是隧道层。
在上述装置中，所述单独的栅极层是环形浮置栅极。
在上述装置中，还包括：第二功函金属层，位于所述第一功函金属层的上方，其中，所述第二功函金属层包括垂直部分和水平部分。
在上述装置中，所述第一介电层的所述垂直部分、所述第一功函层的所述垂直部分和所述第二功函层的所述垂直部分形成围绕所述沟道区的下部的所述栅极结构的垂直部分；以及所述第一介电层的所述水平部分、所述第一功函层的所述水平部分和所述第二功函层的所述水平部分形成所述栅极结构的水平部分，并且其中：所述低电阻率金属层位于所述栅极结构的水平部分上方；和所述低电阻率金属层的边缘和所述栅极结构的垂直部分的边缘通过所述介电区分隔开。
根据本发明的另一方面，还提供了一种器件，包括：第一纳米线，位于衬底上方，其中，所述纳米线包括位于所述衬底上方的第一漏极/源极区、位于所述第一漏极/源极区上方的沟道区和位于所述沟道区上方的第二漏极/源极区；第一栅极结构，包括：环形介电层；第一功函金属层，包括环形部分和水平部分，其中，所述第一功函金属层的所述环形部分围绕所述环形介电层；以及栅极金属层，位于所述第一功函金属层的所述水平部分上方，其中，所述栅极金属层的边缘和所述第一功函金属层的所述环形部分的边缘通过介电区分隔开，并且其中，所述栅极金属层通过所述第一功函金属层的所述水平部分电连接至所述第一功函金属层的所述环形部分。
在上述器件中，还包括：第二纳米线，位于所述衬底上方，其中，所述第二纳米线具有与所述第一纳米线相同的结构；以及第二栅极结构，围绕所述第二纳米线，其中，所述第二栅极结构具有与所述第一栅极结构相同的结构，其中，所述第一纳米线和所述第二纳米线之间的距离比所述第二栅极结构的厚度大至少两倍。
在上述器件中，还包括：第二功函金属层，位于所述第一功函金属层上方。
在上述器件中，所述第二功函金属层由TaN形成；所述第一功函金属层由TiN形成；以及所述栅极金属层由铜形成。
在上述器件中，还包括：隧道层和浮置栅极层，围绕所述沟道区的上部。
在上述器件中，还包括：层间介电层，位于所述衬底上方。
在上述器件中，所述第一纳米线至少部分地嵌入在所述层间介电层中。
根据本发明的又一方面，还提供了一种方法，包括：掺杂纳米线的下部以形成第一漏极/源极区，其中，在衬底上方形成所述纳米线；掺杂所述纳米线的上部以形成第二漏极/源极区；掺杂所述纳米线的中间部分以形成沟道区，其中，所述沟道区位于所述第一漏极/源极区和所述第二漏极/源极区之间；形成围绕所述沟道区的下部的环形栅极结构，其中，所述环形栅极结构包括第一功函金属层的垂直部分；以及在所述第一功函金属层的水平部分上方沉积低电阻率栅极金属层，其中，所述低电阻率栅极金属层通过所述第一功函金属层的水平部分电连接至所述第一功函金属层的垂直部分。
在上述方法中，还包括：形成高k介电层，其中，所述高k介电层位于所述沟道区和所述第一功函金属层的垂直部分之间。
在上述方法中，还包括：在所述衬底上方沉积所述高k介电层；在所述高k介电层上方沉积所述第一功函金属层；在所述第一功函金属层上方沉积第二功函金属层；在所述第二功函金属层上方沉积低电阻率层，其中，所述纳米线嵌入在所述低电阻率层中。
在上述方法中，还包括：对所述低电阻率层应用回蚀刻工艺；以及图案化所述低电阻率层以形成所述低电阻率栅极金属层。
在上述方法中，还包括：形成围绕所述沟道区的上部的浮置栅极区。
在上述方法中，还包括：形成隧道层，其中，所述浮置栅极区和所述沟道区的上部通过所述隧道层分隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的各个实施例的垂直晶体管器件的截面图；
图1B示出了根据本发明的各个实施例的另一垂直晶体管器件的截面图；
图2示出了根据本发明的各个实施例的具有两个相邻的垂直晶体管的半导体器件的截面图；
图3示出了根据本发明的各个实施例的图2中所示的半导体器件的顶视图；
图4至图14示出了根据本发明的各个实施例的制造图2中所示的半导体器件的中间步骤；
图15示出了根据本发明的各个实施例的用于形成图2中所示的半导体器件的方法的流程图；
图16示出了根据本发明的各个实施例的存储器件的截面图；
图17示出了根据本发明的各个实施例的具有两个相邻的存储器件的半导体器件的截面图；
图18至图24示出了根据本发明的各个实施例的制造图17中所示的闪存器件的中间步骤；
图25示出了根据本发明的各个实施例的形成图17中所示的存储器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1A示出了根据本发明的各个实施例的垂直晶体管器件的截面图。垂直晶体管器件100包括纳米线101和栅极结构103。如图1A所示，纳米线101形成在衬底102上方。栅极结构103围绕纳米线101的部分。栅极结构103也被称为全环栅结构。
纳米线101可以包括第一漏极/源极区112、形成在第一漏极/源极区112上方的沟道区114和形成在沟道区114上方的第二漏极/源极区116。根据一些实施例，第一漏极/源极区112是源极区。第二漏极/源极区116是漏极区。贯穿说明书，第一漏极/源极区112可以可选地称为源极区112。同样，第二漏极/源极区116可以可选地称为漏极区116。
如图1A所示，栅极结构103包括栅极介电层106、第一功函金属层132、第二功函金属层134和栅极金属层122。如图1A所示，栅极介电层106、第一功函金属层132和第二功函金属层134从垂直晶体管器件100的截面图中是L形层。每一个L形层(例如，栅极介电层106)包括水平部分和垂直部分。这些层(例如，层106、132和134)的水平部分形成栅极结构103的水平部分。同样，这些层(例如，层106、132和134)的垂直部分形成栅极结构103的垂直部分。
应该注意，虽然图1A示出了栅极介电层106、第一功函金属层132和第二功函金属层134具有相同的形状(L形层)，本领域普通技术人员将会认识到许多变化、替代和修改。例如，在一些实施例中，栅极介电层106、第一功函金属层132和第二功函金属层134可以具有不同的形状。
如图1A所示，栅极结构103的垂直部分围绕沟道区114的下部。栅极金属层122形成在栅极结构103的水平部分上。栅极金属层122的最左边缘不与栅极结构103的垂直部分的最右边缘直接接触。如图1A所示，栅极金属层122和栅极结构103的垂直部分通过介电区150分隔开。以下将参考图4至图14来描述栅极结构103的详细制造工艺。
垂直晶体管器件100可以进一步包括第一层间介电层104。如图1A所示，纳米线101和栅极结构103嵌入在第一层间介电层104中。第一层间介电层104的顶面与第二漏极/源极区116的顶面平齐。在可选的实施例中，纳米线101可以仅部分地嵌入在第一层间介电层104中并且延伸在第一层间介电层104之上。
如图1A所示，纳米线101未被栅极金属层122围绕。此外，栅极金属层122不与栅极结构103的垂直部分直接接触。栅极金属层122通过栅极结构103的水平部分电连接至栅极结构103的垂直部分。换句话说，在图1A所示的栅极结构103包括多个功函金属层和诸如栅极金属层122的低电阻率金属部分以降低栅极电阻。低电阻率部分(例如，栅极金属层122)不占用纳米线101的周边。相反，功函金属层(例如，层132和134)形成在纳米线101的周边。如图1A所示，低电阻率部分电连接至功函金属层。
具有如图1A所示的栅极结构的一个有利特征是在栅极结构103的水平部分上形成的栅极金属层122有助于减小具有单独的栅极的两个相邻的纳米线(图2中所示)之间的距离。结果，可以提高纳米线的密度。这种提高的纳米线密度有助于提高每一覆盖区的功率密度。将结合图2至图3进一步详细示出纳米线密度的改进。
图1B示出了根据本发明的各个实施例的另一垂直晶体管器件的截面图。除了垂直晶体管器件160包括一单个功函层之外，在图1B中所示的垂直晶体管器件160类似于在图1A中所示的垂直晶体管器件100。在以下说明书中，为了简洁和清楚的原因，具有两个功函层的垂直晶体管器件被选择为说明本发明的实施例。本领域普通技术人员将会认识到许多变化、替代和修改。例如，垂直晶体管器件可以容纳任意数量的功函层。
图2示出了根据本发明的各个实施例的具有两个相邻的垂直晶体管的半导体器件的截面图。半导体器件200包括两个垂直晶体管，其中的每个垂直晶体管都具有与图1A所示的垂直晶体管器件100类似的结构。分别制造作为纳米线101和201的第一垂直晶体管和第二垂直晶体管。如图2所示，在衬底102上方形成纳米线101和201。
如图2所示，纳米线101包括第一漏极/源极区112、形成在第一漏极/源极区112上方的沟道区114和形成在沟道区114上方的第二漏极/源极区116。同样，纳米线201可以包括第一漏极/源极区212、形成在第一漏极/源极区212上方的沟道区214和形成在沟道区214上方的第二漏极/源极区216。
如图2所示，可以存在两个栅极结构103和203。第一栅极结构103包括栅极介电层106、第一功函金属层132、第二功函金属层134和栅极金属层122。第二栅极结构203包括栅极介电层206、第一功函金属层232、第二功函金属层234和栅极金属层222。如图2所示，该第一栅极结构103的厚度定义为T1。在一些实施例中，T1是未被栅极金属层122占用的第一栅极结构103的水平部分的厚度。同样，如图2所示，该第二栅极结构203的厚度定义为T2。在一些实施例中，T2是未被栅极金属层222占用的第二栅极结构203的水平部分的厚度。
如图2所示，栅极结构103的垂直部分围绕沟道区114的下部。类似地，栅极结构203的垂直部分围绕沟道区214的下部。在纳米线101的右侧上形成栅极金属层122。在纳米线201的左侧上形成栅极金属层222。栅极金属层122和222的这样的配置有助于减小这两个相邻的垂直晶体管之间的距离，从而提高半导体器件200的密度。
图3示出了根据本发明的各个实施例的图2中所示的半导体器件的顶视图。如图3所示，纳米线101和201的形状是圆形的。栅极介电层106、第一功函金属层132、栅极介电层206和第一功函金属层232呈现环形，这是因为相应层(例如，栅极介电层106和第一功函金属层132)的水平部分延伸在它们相应的第二功函金属层(例如，第二功函金属层134)的水平部分下方并且被它们相应的第二功函金属层的水平部分遮蔽。
栅极介电层106、第一功函金属层132和第二功函金属层134围绕纳米线101。栅极金属层122通过第二功函金属层134电连接至第一功函金属层132。同样，栅极介电层206、第一功函金属层232和第二功函金属层234围绕纳米线201。栅极金属层222通过第二功函金属层234电连接至第一功函金属层232。
将纳米线101和201之间的距离定义为D1。如图3所示，D1是从纳米线201的最右边缘至纳米线101的最左边缘。在一些实施例中，对于具有单独的栅极的两条纳米线(例如，纳米线101和201)，D1受到栅极结构的厚度(例如，T1)的部分限制。在一些实施例中，D1比栅极结构的厚度(例如，第一栅极结构103的T1)至少大两倍。如图3所示，栅极金属层(例如，栅极金属层122)不形成在纳米线(例如，纳米线101)的周边。结果，因此减小了第一栅极结构103的厚度T1。这种减小的厚度有助于减小纳米线101和201之间的距离，从而提高了具有单独的栅极的纳米线的密度。
图4至图14示出了根据本发明的各个实施例的制造图2中所示的半导体器件的中间步骤。应当指出的是，图4至图14中示出的制造步骤仅仅是实例，其不应当不适当地限制权利要求的范围。本领域普通技术人员会认识到许多变化、替代和修改。
图4示出了根据本发明的各个实施例的在衬底上方形成的多条纳米线。如图4所示，可以存在形成在衬底102上方的两条纳米线101和201。
衬底102可以由硅形成，但是它也可以由诸如硅、锗、硅锗、砷化镓、它们的任意组合等的其他III族、IV族、和/或V族元素形成。衬底102可以包括掺杂或未掺杂的块状硅，或绝缘体上硅(SOI)衬底的有源层。可以使用的其他合适的衬底包括多层衬底、梯度衬底或混合取向衬底。
可以通过使用合适的半导体制造工艺形成纳米线101和201。例如，可以通过图案化衬底102和蚀刻掉衬底102的上部来形成纳米线101和201。可选地，纳米线101和201可以通过以下步骤形成：在衬底102上方的掩模层中形成开口，实施外延以在开口中生长半导体层(诸如硅、硅锗、III-V族半导体等)和去除掩模层以形成纳米线101和201。
应该指出的是，纳米线101和201可以由诸如SiGe、SiC等的合适的应变材料形成。还应当注意的是，虽然图4示出了两条纳米线形成在衬底102上方，但是衬底102可以容纳任意数量的纳米线。为了简化，示出了三条纳米线(例如，纳米线101和201)。
图5示出了根据本发明的各个实施例的对半导体器件应用掺杂工艺之后的图4中所示的半导体器件的截面图。通过注入工艺形成第一漏极/源极区(例如，112和212)和第二漏极/源极区(例如，116和216)。注入工艺是众所周知的，因此本文不再讨论以避免重复。
在可选实施例中，在形成纳米线之前或之后的外延生长工艺期间可以实现掺杂工艺。此外，也可以通过诸如等离子体浸没掺杂等的其他各种技术实现掺杂工艺。
在一些实施例中，在将p型掺杂剂注入到第一漏极/源极区112和212内之后，第一漏极/源极区112和212包括p型材料、p+型材料、p++型材料。p型掺杂剂包括硼、镓、铟等。在可选实施例中，在将n型掺杂剂注入到第一漏极/源极区112和212内之后，第一漏极/源极区112和212包括n型材料、n+型材料、n++型材料等。n型掺杂剂包括磷、砷等。在一些实施例中，第一漏极/源极区112和212是源极区。
同样，在将p型掺杂剂注入到第二漏极/源极区116和216内之后，第二漏极/源极区116和216包括p型材料、p+型材料、p++型材料。p型掺杂剂包括硼、镓、铟等。在可选实施例中，在将n型掺杂剂注入到第二漏极/源极区116和216内之后，第二漏极/源极区116和216包括n型材料、n+型材料、n++型材料等。n型掺杂剂包括磷、砷等。在一些实施例中，第二漏极/源极区116和216是漏极区。
应该指出的是，上述的注入工艺仅仅是一个实例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将会认识到许多变化、替代、和修改。例如，第一漏极/源极区(例如，112)和第二漏极/源极区(例如，116)可以通过诸如扩散工艺的其他合适的掺杂技术形成。
可选地，第一漏极/源极区(例如，112)和第二漏极/源极区(例如，116)可以通过外延生长工艺形成。例如，可以通过第一外延生长工艺形成第一N++层。第一N++层可以用作源极区。可以通过第二外延生长工艺在第一N++层上方形成轻掺杂层(例如，N层或P层)。轻掺杂层可以用作沟道区。然后，可以通过第三外延生长工艺在轻掺杂层上方形成第二N++层。第二N++层可以用作漏极区。在上述的外延工艺之后，可采用蚀刻工艺以形成如图5所示的纳米线。
图6示出了根据本发明的各个实施例的对半导体器件应用掺杂工艺之后的图5中所示的半导体器件的截面图。在一些实施例中，可以通过倾斜或成角度掺杂工艺形成沟道区114和214，在倾斜或成角度掺杂工艺中，以相对于衬底102的非垂直角度将掺杂剂注入到纳米线内。倾斜注入工艺是众所周知的，因此本文不讨论以避免重复。
在可选实施例中，在形成纳米线之前或之后的外延生长工艺期间可以实现掺杂工艺。此外，也可以通过诸如等离子体浸没掺杂等的其他各种技术实现掺杂工艺。
在一些实施例中，在将p型掺杂剂注入到沟道区114和214内之后，沟道区114和214包括p型材料、p+型材料、p++型材料。p型掺杂剂包括硼、镓、铟等。在可选实施例中，在将n型掺杂剂注入到沟道区114和214内之后，沟道区114和214包括n型材料、n+型材料、n++型材料等。n型掺杂剂包括磷、砷等。
在一些实施例中，沟道区的材料(例如，114)可以不同于第一漏极/源极区(例如，112)和第二漏极/源极区(例如，116)的材料。例如，在N-沟道器件中，沟道区114包括n+型材料。第一漏极/源极区112和第二漏极/源极区116包括n++型材料。
应该指出的是，上述的倾斜注入工艺仅仅是实例，而不应当不适当地限制权利要求的范围。本领域普通技术人员将会认识到许多变化、替代、和修改。例如，沟道区114和214可以由其他合适的注入技术形成。此外，在一些实施例中，取决于不同的设计要求和应用，沟道区114和214可保留不被掺杂。
图7示出了根据本发明的各个实施例的在半导体器件上方形成层间介电层之后的图6所示的半导体器件的截面图。层间介电层104可以包括掺杂的或未掺杂的氧化硅，但是可以可选地利用诸如氮化硅掺杂的硅酸盐玻璃、高k材料、它们的组合等的其他材料。可以通过诸如化学汽相沉积(CVD)、溅射、或任何其他方法的合适的制造技术形成层间介电层104。
图8示出了根据本发明的各个实施例的在半导体器件上方形成高k介电层之后的图7所示的半导体器件的截面图。沿着沟道区114和214的侧壁，并且在层间介电层104的顶面上方形成高k介电层802。高k介电层802可以由合适的高k材料(诸如具有大于约4的相对介电常数值的介电材料)形成。在一些实施例中，高k介电层802由诸如SiO2、Al2O3、HfO2、它们的任意组合等的合适的氧化物材料形成。可以使用诸如CVD、等离子体增强化学汽相沉积(PECVD)等的任何合适的制造工艺形成高k介电层802。
图9示出了根据本发明的各个实施例的在半导体器件上方形成第一功函金属层之后的图8所示的半导体器件的截面图。在高k介电层802上方形成第一功函金属层902。第一功函金属层902可以由诸如氮化钛(TiN)等的合适的导电材料形成。在可选实施例中，第一功函金属层902可以由诸如TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、Mo、它们的任意组合等的合适的导电材料形成。可以使用诸如CVD、物理汽相沉积(PVD)、原子层沉积(ALD)等的任何合适的制造工艺形成第一功函金属层902。
图10示出了根据本发明的各个实施例的在半导体器件上方形成第二功函金属层之后的图9所示的半导体器件的截面图。第二功函金属层1002形成在第一功函金属层902的上方。第二功函金属层1002可以由诸如氮化钽(TaN)等的合适的导电材料形成。在可选实施例中，第二功函金属层1002可以由诸如TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、Mo、它们的任意组合等的合适的导电材料形成。可以使用诸如CVD、PVD、ALD等的任何合适的制造工艺形成第二功函金属层1002。
图11示出了根据本发明的各个实施例的在半导体器件上方形成栅极金属层之后的图10所示的半导体器件的截面图。栅极金属层1102形成在第二功函金属层1002上方。更具体地，可以在两个相邻的纳米线之间的间隙中填充栅极金属材料以形成栅极金属层。可以实施蚀刻工艺以部分地回蚀刻栅极金属层的顶部。如图11所示，剩余的栅极金属层1102的顶面低于沟道(例如，沟道区114)的顶面。栅极金属层1102可由诸如金属、金属硅化物、金属氮化物、以及它们的组合的低电阻率材料形成。
在一些实施例中，栅极金属层1102由诸如钨、铝、铜等的低电阻率金属形成。可以通过镀工艺形成栅极金属层1102。
图12示出了根据本发明的各个实施例的对半导体器件应用蚀刻工艺之后的图11所示的半导体器件。对栅极金属层1102以及高k介电层802、第一功函金属层902和第二功函金属层1002应用蚀刻工艺。通过控制蚀刻工艺的强度和方向，栅极金属层1102的部分已被去除以形成如图12所示的栅极金属层122和222。
如图12所示，在蚀刻工艺完成后，包括高k介电层、第一功函金属层和第二功函金属层的栅极结构围绕每一条纳米线。栅极金属层不在纳米线的周边。结果，减小了在纳米线的周边处的栅极结构的厚度。
图13示出了根据本发明的各个实施例的在半导体器件上方形成层间介电层之后的图12所示的半导体器件的截面图。层间介电层可以包括与图7中所示的层间介电层104相同的材料。贯穿说明书，新增加的层间介电层可以可选地称为层间介电层104。可以通过诸如CVD等的合适的制造技术形成层间介电层104。
图14示出了根据本发明的各个实施例的对半导体器件应用化学机械抛光(CMP)工艺之后的图13所示的半导体器件的截面图。可以对半导体器件的顶面应用诸如CMP工艺的平坦化工艺。在CMP工艺中，蚀刻材料和研磨材料的组合与半导体器件的顶侧接触，并且研磨垫(未示出)用于研磨掉层间介电层104，直到暴露出第二漏极/源极区116的顶面。
图15示出了根据本发明的各个实施例的用于形成图2中所示的半导体器件的方法的流程图。该流程图仅仅是实例，它不应当不适当地限制权利要求的范围。本领域普通技术人员将会认识到许多变化、替代和修改。例如，可以添加、删除、替换、重排和重复如图15所示的各个步骤。
在步骤1502中，可以在衬底上方形成多条纳米线。在步骤1504中，通过诸如垂直掺杂工艺的掺杂工艺形成第一漏极/源极区和第二漏极/源极区。第一漏极/源极区可以是形成在纳米线的下部中的源极区。第二漏极/源极区可以是形成在纳米线的上部中的漏极区。
在步骤1506中，通过诸如倾斜或成角度掺杂工艺的合适的半导体注入工艺形成沟道区。沟道区位于第一漏极/源极区和第二漏极/源极区之间。应该注意的是，对沟道区应用倾斜注入工艺是可选的步骤。在一些实施例中，该沟道区可以是未掺杂的。在步骤1508中，通过诸如CVD等的合适的制造技术在半导体器件上方形成第一层间介电层。
在步骤1512中，通过合适的沉积工艺沿着沟道区的侧壁和在第一层间介电层的顶面上方形成高k介电层。在步骤1514中，通过合适的沉积工艺在高k介电层上方形成第一功函层。在步骤1516中，通过合适的沉积工艺在第一功函层上方形成第二功函层。在步骤1518中，通过合适的沉积工艺在第二功函层上方形成栅极层。执行蚀刻工艺以部分地回蚀刻栅极层。
在步骤1522中，通过对高k介电层、第一功函金属层、第二功函金属层和栅极金属层应用蚀刻工艺来形成栅极结构。在步骤1524中，通过诸如CVD等的合适的制造技术在半导体器件上方形成第二层间介电层。在步骤1526中，对第二层间介电层应用CMP工艺直到暴露出第二漏极/源极区的顶面。
图16示出了根据本发明的各个实施例的存储器件的截面图。除了存储器件1600还包括隧道层126和浮置栅极124之外，存储器件1600类似于图1A中所示的垂直晶体管器件100。根据闪存器件的工作原理，栅极结构103包括第一功函金属层132、第二功函金属层134和栅极金属层122，栅极金属层122用作存储器件1600的控制栅极。
如图16所示，栅极结构103的垂直部分围绕沟道区114的下部。栅极金属层122和栅极结构103的垂直部分由图16中所示的介电区分隔开。
存储器件1600还包括隧道层126和浮置栅极124。如图16所示，在栅极结构103的垂直部分上方形成隧道层126。更具体地，在栅极结构103的垂直部分的顶面上形成隧道层126的水平部分。沿着纳米线101的侧壁形成隧道层126的垂直部分。如图16所示，隧道层126的垂直部分围绕沟道区114的上部。
沿着沟道区114的侧壁形成浮置栅极124。更具体地，浮置栅极124和沟道区114的上部由隧道层126的垂直部分分隔开。浮置栅极124是环形结构。如图16所示，浮置栅极124围绕沟道区114的上部。
图17示出了根据本发明的各个实施例的具有两个相邻的存储器件的半导体器件的截面图。半导体器件1700包括两个垂直存储晶体管，存储晶体管的每个都具有类似于图16所示的结构，并且因此不再详细讨论，以避免重复。
图18至图24示出了根据本发明的各个实施例的制造如图17所示的闪存器件的中间步骤。用于制造图18中所示的半导体器件1700的步骤类似于在图4至图11中所示的步骤，并且因此不再进一步详细讨论，以避免不必要的重复。
图19示出了根据本发明的各个实施例的在半导体器件上方形成层间介电层之后的图18所示的半导体器件的截面图。该层间介电层可以包括与图7中所示的层间介电层104相同的材料。可以通过诸如CVD等的合适的制造技术形成层间介电层104。可以执行蚀刻工艺以部分地回蚀刻层间介电层104的部分。如图19所示，在蚀刻工艺完成之后，该层间介电层104的顶面与栅极金属层122和222的顶面平齐。
图20示出了根据本发明的各个实施例的在半导体器件上方形成隧道层之后的图19所示的半导体器件的截面图。在一些实施例中，隧道层126可以包括诸如氧化硅层的氧化物材料。可以使用诸如熔炉、快速热氧化(RTO)、CVD、ALD、LPCVD、PECVD、高密度等离子体化学汽相沉积(HDPCVD)、这些的组合等的合适的工艺实现氧化硅层。
在可选实施例中，隧道层126可以包括高k介电材料，诸如AlLaO3、HfAlO3、HfO2、Ta2O5、Al2O3、ZrO2、TiO2、SrTiO3和它们的任意组合等。
图21示出了根据本发明的各个实施例的在半导体器件上方形成浮置栅极层之后的图20所示的半导体器件的截面图。在一些实施例中，浮置栅极层2102可以由重掺杂的多晶硅、非晶硅、金属等形成。在可选的实施例中，浮置栅极层2102可以由氮化硅形成。此外，浮置栅极层2102可以包括其他合适的导电材料，诸如金属硅化物、金属氮化物等。
图22示出了根据本发明的各个实施例的对浮置栅极层应用蚀刻工艺之后的图21所示的半导体器件。对浮置栅极层2102应用蚀刻工艺。通过控制蚀刻工艺的强度和方向，浮置栅极层2102的部分已被去除。如图22所示，分别沿着沟道区114和214的上部的侧壁形成浮置栅极124和224。
图23示出了根据本发明的各个实施例的在半导体器件上方形成层间介电层之后的图22所示的半导体器件的截面图。层间介电层可以包括掺杂或未掺杂的氧化硅，但是可以可选利用诸如氮化硅掺杂的硅酸盐玻璃、高k材料、这些的组合等的其他材料。可以通过诸如CVD等的合适的制造技术形成层间介电层。
图24示出了根据本发明的各个实施例的对半导体器件应用CMP工艺之后的图23所示的半导体器件的截面图。可以对该半导体器件的顶面应用诸如CMP工艺的平坦化工艺。在CMP工艺中，蚀刻材料和研磨材料的组合与半导体器件的顶侧接触，并且研磨垫(未示出)用于研磨掉层间介电层，直到暴露出如图24所示的第二漏极/源极区116和216的顶面。
图25示出了根据本发明的各个实施例的用于形成图17所示的半导体器件1700的方法的流程图。该流程图仅仅是实例，它不应当不适当地限制权利要求的范围。本领域普通技术人员将会认识到许多变化、替代、和修改。例如，可以添加、删除、替换、重排和重复如图25所示的各个步骤。
在图25中所示的步骤2502至2522类似于图15中所示的步骤1502至1522，并且因此此处不再论述以避免重复。在步骤2524中，通过诸如CVD的合适的制造技术在半导体器件上方形成第二层间介电层。在一些实施例中，可以对第二层间介电层应用CMP工艺。在步骤2526中，通过合适的工艺在半导体器件上方形成隧道层。在步骤2528中，通过合适的沉积工艺在半导体器件上方形成浮置栅极层。在步骤2532中，通过对浮置栅极层应用蚀刻工艺来形成环形浮置栅极。图25中所示的步骤2534至2536类似于图15中所示的步骤1524至1526，并且因此此处不再论述以避免重复。
根据实施例，一种装置包括：位于衬底上方的纳米线，其中纳米线包括位于衬底上方的第一漏极/源极区、位于第一漏极/源极区上方的沟道区和位于沟道区上方的第二漏极/源极区。
该装置还包括围绕沟道区的下部的栅极结构，其中，栅极结构包括：具有垂直部分和水平部分的第一介电层；位于第一介电层上方并且包括垂直部分和水平部分的第一功函金属层；以及位于第一功函金属层上方的低电阻率金属层，其中，低电阻率金属层的边缘和第一功函金属层的垂直部分的边缘通过介电区分隔开，并且低电阻率金属层通过第一功函金属层的水平部分电连接至第一功函金属层的垂直部分。
根据实施例，一种器件包括位于衬底上方的第一纳米线，其中，第一纳米线包括位于衬底上方的第一漏极/源极区、位于第一漏极/源极区上方的沟道区和位于沟道区上方的第二漏极/源极区；以及第一栅极结构，第一栅极结构包括：环形介电层、包括环形部分和水平部分的第一功函金属层、以及位于第一功函金属层的水平部分上方的栅极金属层，其中，第一功函金属层的环形部分围绕环形介电层，栅极金属层的边缘和第一功函金属层的环形部分的边缘通过介电区分隔开，并且栅极金属层通过第一功函金属层的水平部分电连接至第一功函金属层的环形部分。
根据实施例，一种方法包括掺杂纳米线的下部以形成第一漏极/源极区，其中，在衬底上方形成纳米线；掺杂纳米线的上部以形成第二漏极/源极区；掺杂纳米线的中间部分以形成沟道区，其中，沟道区位于第一漏极/源极区和第二漏极/源极区之间；形成围绕沟道区的下部的环形栅极结构，其中环形栅极结构包括第一功函金属层的垂直部分；以及在第一功函金属层的水平部分上方沉积低电阻率栅极金属层，其中，低电阻率栅极金属层通过第一功函金属层的水平部分电连接至第一功函金属层的垂直部分。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种装置，包括：
纳米线，位于衬底上方，其中，所述纳米线包括：
第一漏极/源极区，位于所述衬底上方；
沟道区，位于所述第一漏极/源极区上方；和
第二漏极/源极区，位于所述沟道区上方；
栅极结构，围绕所述沟道区的下部，其中，所述栅极结构包括：
第一介电层，包括垂直部分和水平部分；
第一功函金属层，位于所述第一介电层上方并且包括垂直部分和水平部分；以及
低电阻率金属层，位于所述第一功函金属层上方，其中，所述低电阻率金属层的边缘和所述第一功函金属层的所述垂直部分的边缘通过介电区分隔开，并且其中，所述低电阻率金属层通过所述第一功函金属层的所述水平部分电连接至所述第一功函金属层的所述垂直部分。
2.根据权利要求1所述的装置，还包括：
围绕所述沟道区的上部的第二介电层和单独的栅极层。
3.根据权利要求2所述的装置，其中：
所述栅极结构包括闪存器件的控制栅极；以及
所述单独的栅极层包括所述闪存器件的浮置栅极。
4.根据权利要求2所述的装置，其中：
所述第一介电层是高k介电层；以及
所述第二介电层是隧道层。
5.根据权利要求2所述的装置，其中：
所述单独的栅极层是环形浮置栅极。
6.根据权利要求1所述的装置，还包括：
第二功函金属层，位于所述第一功函金属层的上方，其中，所述第二功函金属层包括垂直部分和水平部分。
7.根据权利要求6所述的装置，其中：
所述第一介电层的所述垂直部分、所述第一功函层的所述垂直部分和所述第二功函层的所述垂直部分形成围绕所述沟道区的下部的所述栅极结构的垂直部分；以及
所述第一介电层的所述水平部分、所述第一功函层的所述水平部分和所述第二功函层的所述水平部分形成所述栅极结构的水平部分，并且其中：
所述低电阻率金属层位于所述栅极结构的水平部分上方；和
所述低电阻率金属层的边缘和所述栅极结构的垂直部分的边缘通过所述介电区分隔开。
8.一种器件，包括：
第一纳米线，位于衬底上方，其中，所述纳米线包括位于所述衬底上方的第一漏极/源极区、位于所述第一漏极/源极区上方的沟道区和位于所述沟道区上方的第二漏极/源极区；
第一栅极结构，包括：
环形介电层；
第一功函金属层，包括环形部分和水平部分，其中，所述第一功函金属层的所述环形部分围绕所述环形介电层；以及
栅极金属层，位于所述第一功函金属层的所述水平部分上方，其中，所述栅极金属层的边缘和所述第一功函金属层的所述环形部分的边缘通过介电区分隔开，并且其中，所述栅极金属层通过所述第一功函金属层的所述水平部分电连接至所述第一功函金属层的所述环形部分。
9.根据权利要求8所述的器件，还包括：
第二纳米线，位于所述衬底上方，其中，所述第二纳米线具有与所述第一纳米线相同的结构；以及
第二栅极结构，围绕所述第二纳米线，其中，所述第二栅极结构具有与所述第一栅极结构相同的结构，其中，所述第一纳米线和所述第二纳米线之间的距离比所述第二栅极结构的厚度大至少两倍。
10.一种方法，包括：
掺杂纳米线的下部以形成第一漏极/源极区，其中，在衬底上方形成所述纳米线；
掺杂所述纳米线的上部以形成第二漏极/源极区；
掺杂所述纳米线的中间部分以形成沟道区，其中，所述沟道区位于所述第一漏极/源极区和所述第二漏极/源极区之间；
形成围绕所述沟道区的下部的环形栅极结构，其中，所述环形栅极结构包括第一功函金属层的垂直部分；以及
在所述第一功函金属层的水平部分上方沉积低电阻率栅极金属层，其中，所述低电阻率栅极金属层通过所述第一功函金属层的水平部分电连接至所述第一功函金属层的垂直部分。
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