CN103137621B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种包括高压晶体管和低压晶体管的半导体器件及其制造方法。该半导体器件包括：半导体基板，包括高压区和低压区；高压晶体管，形成在高压区中并包括第一有源区、第一源/漏区、第一栅绝缘层和第一栅电极；以及低压晶体管，形成在低压区中并包括第二有源区、第二源/漏区、第二栅绝缘层和第二栅电极。第二源/漏区具有比所述第一源/漏区的厚度小的厚度。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及一种半导体器件以及制造该半导体器件的方法，更具体地，涉及包括高压晶体管和低压晶体管的半导体器件以及制造该半导体器件的方法。
背景技术
随着半导体产业的发展以及用户需求的增加，电子器件更加多功能，作为电子装置的核心部件的半导体器件的功能愈加多样。然而，为了使一个半导体器件具有各种功能，需要连同半导体器件的各种功能实施具有不同特性的各个世代（generation）的晶体管。然而，制造各个世代的晶体管需要不同的工艺条件。因此，在满足多功能半导体器件的所有需要的特性上存在许多困难。
发明内容
根据本发明构思的一方面，提供一种包括高压晶体管和低压晶体管的半导体器件以及制造该半导体器件的方法。
根据本发明构思的一方面，提供一种半导体器件，包括：半导体基板，包括高压区和低压区；高压晶体管，形成在高压区中并包括第一有源区、第一源/漏区、第一栅绝缘层和第一栅电极；和低压晶体管，形成在低压区中并包括第二有源区、第二源/漏区、第二栅绝缘层和第二栅电极。第二源/漏区具有比第一源/漏区的厚度小的厚度。
在不同的实施方式中，第二源/漏区的底表面可以处于比第一源/漏区的底表面高的水平。
在不同的实施方式中，第一栅绝缘层可以比第二栅绝缘层厚。
在不同的实施方式中，第二栅绝缘层可以包括具有比第一栅绝缘层的介电常数高的介电常数的材料。
在不同的实施方式中，第一栅绝缘层可以包括硅氧化物或硅氧氮化物，第二栅绝缘层可以具有比第一栅绝缘层高的介电常数并可以包括金属氧化物或金属硅酸盐。
在不同的实施方式中，半导体器件还可以包括设置在第二栅绝缘层与第二有源区之间的界面氧化物层。
在不同的实施方式中，第二栅电极可以包括具有比第一栅电极的电阻率低的电阻率的材料。
在不同的实施方式中，第二栅电极可以包括金属或导电的金属氮化物。
在不同的实施方式中，半导体器件还可以包括设置在第二栅电极的两侧的成对的第二间隔层，其中第二栅绝缘层从第二栅电极与第二有源区之间的空间延伸到第二栅电极与第二间隔层之间的空间。
在不同的实施方式中，半导体器件还可以包括分别限定第一有源区和第二有源区的第一隔离层和第二隔离层，其中第一隔离层的底表面和第二隔离层的底表面处于相同的水平。
在不同的实施方式中，第一隔离层的顶表面可以处于比第二隔离层的顶表面高的水平。
在不同的实施方式中，低压晶体管可以包括鳍场效应晶体管（FinFET），其中沟道区形成在第二有源区的顶表面和两侧上。
在不同的实施方式中，第一有源区在第一栅电极延伸的方向上的宽度可以大于第二有源区在第二栅电极延伸的方向上的宽度。
在不同的实施方式中，第二源/漏区的掺杂浓度根据深度的变化可以大于第一源/漏区的掺杂浓度根据深度的变化。
根据本发明构思的另一方面，提供一种半导体器件，包括：半导体基板，包括第一区和第二区；高压晶体管，形成在第一区中并包括第一有源区、第一源/漏区、第一栅绝缘层和第一栅电极；和低压晶体管，形成在第二区中并包括第二有源区、第二源/漏区、第二栅绝缘层和第二栅电极。第二源/漏区具有比第一源/漏区的厚度小的厚度，第一栅电极的顶表面和第二栅电极的顶表面处于相同的水平。
根据本发明构思的另一方面，提供一种制造半导体器件的方法。该方法包括：制备半导体基板，该半导体基板包括高压区和低压区，在高压区和低压区中，分别由第一隔离层和第二隔离层限定第一有源区和第二有源区；在第一有源区和第二有源区上形成第一栅绝缘层；在第一有源区中形成第一源/漏区；以及在形成第一源/漏区之后，在第二有源区中形成厚度小于第一源/漏区的厚度的第二源/漏区。
在不同的实施方式中，制备半导体基板可以包括：在高压区和低压区中形成第一隔离层以暴露第一有源区的顶表面和第二有源区的顶表面；以及通过去除第一隔离层的形成在低压区中的部分而形成第二隔离层以暴露第二有源区的侧面的一部分。
在不同的实施方式中，形成第二隔离层可以包括去除第一隔离层的形成在低压区中的部分以及形成在第二有源区上的第一栅绝缘层。
在不同的实施方式中，该方法还可以包括：在形成第一源/漏区之前，在高压区和低压区上形成第一栅极材料层；和蚀刻第一栅极材料层以形成交叉第一有源区并从第一有源区延伸的第一栅电极。
在不同的实施方式中，该方法还可以包括：在形成第一源/漏区之后且在形成第二源/漏区之前，蚀刻第一栅极材料层以形成交叉低压区上的第二有源区并从第二有源区延伸的第二栅电极。
在不同的实施方式中，该方法还可以包括：在形成第一源/漏区之后且在形成第二源/漏区之前，蚀刻第一栅极材料层以形成交叉低压区上的第二有源区并从第二有源区延伸的虚设栅电极。
在不同的实施方式中，该方法还可以包括：形成覆盖半导体基板的层间绝缘层以暴露第一栅电极的顶表面和虚设栅电极的顶表面；在通过去除虚设栅电极形成的空间内形成凹陷；通过填充金属或导电金属氮化物到凹陷中而形成第二栅电极。
在不同的实施方式中，在形成第一栅极材料层之前，该方法还可以包括：形成缓冲氧化物层，该缓冲氧化物层用于覆盖由第二隔离层暴露的第二有源区，在形成凹陷之后，去除缓冲氧化物层的暴露在凹陷中的部分。
在不同的实施方式中，在去除缓冲氧化物层的暴露在凹陷中的部分之后，该方法还可以包括：在通过去除缓冲氧化物层的部分而暴露的第二有源区上形成界面氧化物层。
在不同的实施方式中，在形成凹陷之后且在形成第二栅电极之前，该方法还可以包括：形成用于填充凹陷的一部分的第二栅绝缘层。
在不同的实施方式中，在形成虚设栅电极之后且在形成层间绝缘层之前，该方法还可以包括：形成覆盖虚设栅电极的两侧的第二间隔层，其中第二栅绝缘层在凹陷中从第二有源区与第二栅电极之间的空间延伸到第二栅电极与第二间隔层之间的空间。
在不同的实施方式中，第二栅绝缘层可以具有比第一栅绝缘层的介电常数高的介电常数，并可以具有比第一栅绝缘层的厚度小的厚度。
根据本发明构思的另一方面，提供一种制造半导体器件的方法。该方法包括：制备包括第一区和第二区的半导体基板，在第一区中将形成高压晶体管，在第二区中将形成低压晶体管，其中第一区的第一有源区和第二区的第二有源区分别由第一隔离层和第二隔离层限定；在第一有源区上形成高压晶体管的第一栅绝缘层和高压晶体管的第一栅电极，第一栅电极交叉第一有源区并从第一有源区延伸；在第一有源区中形成高压晶体管的第一源/漏区；以及在形成第一源/漏区之后，在第二有源区中形成低压晶体管的第二源/漏区。形成第一源/漏区和形成第二源/漏区分别包括第一热处理和第二热处理，并且第二热处理执行的时间比第一热处理执行的时间短。
在不同的实施方式中，在形成第二源/漏区之后，该方法还可以包括在第二有源区上形成低压晶体管的第二栅绝缘层和低压晶体管的第二栅电极，第二栅电极交叉第二有源区并从第二有源区延伸。
在不同的实施方式中，在执行第二热处理之后，第二源/漏区可以具有比第一源/漏区的厚度小的厚度。
附图说明
从以下结合附图对示范性实施方式的详细描述，本发明构思的各个方面将被更清楚地理解，在附图中：
图1示出根据本发明构思的一方面的半导体器件的栅电极和有源区的布置的布局图的示范性实施方式；
图2至图13B是示出半导体器件的截面图，用于解释根据本发明构思的一方面的制造半导体器件的方法的示范性实施方式；
图14至图21是示出半导体器件的截面图，用于解释根据本发明构思的另一方面的制造半导体器件的方法的示范性实施方式；
图22至图24是示出半导体器件的截面图，用于解释根据本发明构思的另一方面的制造半导体器件的方法的示范性实施方式；
图25和图26是示出半导体器件的截面图，用于解释作为图22至图24所示的方法的变型的制造半导体器件的方法的示范性实施方式；
图27是曲线图，示出根据本发明构思的方面的第一源/漏区和第二源/漏区的根据掺杂深度的掺杂浓度的示范性实施方式；
图28是根据本发明构思的一方面的包括半导体器件的图像传感器的示范性实施方式的示意性框图；
图29是包括在图28所示的图像传感器中的单元像素的示范性实施方式的电路图；以及
图30是图28所示的图像传感器的示意性布局图的示范性实施方式。
具体实施方式
在下文将参照附图更充分地描述各个示范性实施方式，在附图中示出一些实施方式。然而，本发明构思可以以许多不同的形式实施而不应解释为限于这里阐释的实施方式。在附图中，为了说明的方便，元件、区域、层等可以被放大（与它们的实际尺寸相比），元件的比例可以被类似地放大或缩小。
将理解，当元件，诸如层、区域或基板，被称为在另一元件“上”、“连接到”或“耦接到”另一元件时，它可以直接在该另一元件上、直接连接到或直接耦接到该另一元件，或可以存在插入的元件。相反，当元件被称为“直接”在另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，则没有插入的元件或层存在。这适用于描述元件之间关系的其他表述的解释，即“在……之间”和“直接在……之间”或者“与……相邻”和“直接与……相邻”。
将理解，虽然术语第一、第二和第三等可以在这里用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语可以指特定的顺序、等级或优越性，并仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开，这将通过使用它们的上下文而变得显然的。因此，以下讨论的第一元件、第一部件、第一区域、第一层或第一部分可以被称为第二元件、第二部件、第二区域、第二层或第二部分，而不背离示范性实施方式的教导。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件而不脱离本发明构思的保护范围。
如这里所用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。将进一步理解的，术语“包括”和/或“包含”，当在本说明书中使用时，指定了存在所述的特征、区域、整体、步骤、操作、元件和/或部件，但不排除一个或多个其他特征、区域、整体、步骤、操作、元件、部件和/或其组的存在或增加。
空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等可以用于描述一个元件和/或特征与另一个（另一些）元件和/或特征如例如附图所示的关系。将理解，空间相对术语旨在包含除了附图所示取向之外器件在使用或操作中的不同取向的。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征的“下方”或“下面”的元件将会取向在所述其他元件或特征的“上方”。器件也可以另外地取向（例如，旋转90度或处于其它取向），这里所用的空间相对描述符被相应地解释。
将参照附图更充分地描述根据本发明构思的示范性实施方式，附图包括截面图，该截面图是理想化实施方式（和中间结构）的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示形状的变化。因此，示范性实施方式不应解释为限于这里所示的区域的特定形状，而是包括由于例如制造引起的形状偏差在内。例如，示出为矩形的注入区将通常具有倒圆或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以在埋入区和通过其发生注入的表面之间的区域中产生一些注入。因此，附图中示出的区域在本质上是示意性的且它们的形状并非旨在示出器件的区域的实际形状，也并非旨在限制本发明构思的范围。
图1示出根据本发明构思的方面的半导体器件的栅电极和有源区的布置的布局图的示范性实施方式。
参照图1，第一有源区110-I和第一栅电极G-I可以形成在第一区I中。第一栅电极G-I可以交叉第一有源区110-I并可以延伸超出第一有源区110-I，如所示的。此外，第二有源区110-II和第二栅电极G-II可以形成在第二区II中。第二栅电极G-II可以交叉第二有源区110-II并可以延伸超出第二有源区110-II，如所示的。
第一有源区110-I可以具有第一宽度W1，该第一宽度W1是第一栅电极G-I所交叉的第一有源区110-I在第一栅电极G-I延伸的方向上的宽度。第二有源区110-II可以具有第二宽度W2，该第二宽度W2是第二栅电极G-II所交叉的第二有源区110-II在第二栅电极G-II延伸的方向上的宽度。第一宽度W1可以大于第二宽度W2，如所示的。
在此实施方式中，单个的第一有源区110-I形成在第一区I中，三个第二有源区110-II形成在第二区II中。然而，本发明构思的方面不限于此。四个或更多第二有源区110-II可以沿第二栅电极G-II延伸的方向形成在第二区II中。类似地，多个第一有源区110-I可以沿第一栅电极G-I延伸的方向形成。此外，虽然一个第一栅电极G-I和一个第二栅电极G-II分别形成在第一区I和第二区II中，但是多个第一栅电极G-I和多个第二栅电极G-II可以分别设置在第一区和第二区中。
虽然一个第一有源区110-I交叉第一栅电极G-I，但是源极区和漏极区之一可以被共享使得两个栅电极穿过一个有源区，从而两个晶体管可以形成在一个有源区中。类似地，虽然一个第二有源区110-II交叉第二栅电极G-II，但是源极区和漏极区之一可以被共享使得两个栅电极穿过一个有源区，从而两个晶体管可以形成在一个有源区中。
此外，虽然第一栅电极G-I和第二栅电极G-II在相同的方向上延伸，但是本发明构思的方面不限于此。例如，第一栅电极G-I和第二栅电极G-II可以在不同的方向上延伸。例如，第一栅电极G-I和第二栅电极G-II可以彼此垂直地或以其他的角度延伸。
虽然第一栅电极G-I和第一有源区100-I、或者第二栅电极G-II和第二有源区100-II分别彼此垂直地交叉，但是本发明构思的方面不限于此。也就是，第一栅电极G-I和第一有源区110-I或者第二栅电极G-II和第二有源区100-I可以彼此垂直地交叉或者以不同于90度的角度交叉。
在下文，图2至图26是截面图，示出根据本发明构思的方面的制造半导体器件的方法的实施方式。一个截面图沿图1的线A-A’截取，线A-A'沿第一有源区110-I延伸并交叉第一栅电极G-I。另一截面图沿线B-B'截取，线B-B'沿第二栅电极G-II延伸并交叉第二有源区110-II。另一截面图沿线C-C'截取，线C-C'沿第二有源区110-II之一延伸并交叉第二栅电极G-II。即，图2至图26的截面图的方向可以相同、垂直或不同。然而，相同的高度表示相同的水平。
图2至图13B是截面图，示出根据本发明构思的方面的制造半导体器件的方法的示范性实施方式。
图2是示出半导体器件的截面图，用于解释形成第一和第二沟槽102-I和102-II以定义图1所示的第一有源区110-I和第二有源区110-II的方法的示范性实施方式。
参照图2，第一和第二沟槽102-I和102-II可以形成在半导体基板100中，使得第一和第二有源区110-I和110-II从第一和第二沟槽102-I和102-II突出。第一沟槽102-I可以形成在第一区I中，使得第一有源区110-I从第一沟槽102-I突出，第二沟槽102-II可以形成在第二区II中，使得第二有源区110-II从第二沟槽102-II突出。
第一沟槽102-I和第二沟槽102-II可以通过执行蚀刻工艺被同时形成，并可以被形成为具有相同的深度。第一沟槽102-I和第二沟槽102-II可以形成为具有例如从约至约的范围内的深度。
第一区I和第二区II也可以被分别称为高压区I和低压区II。在相对高的电压操作的晶体管可以形成在高压区I中，在相对低的电压操作的晶体管可以形成在低压区II中。作为示例，用于模拟逻辑电路的晶体管可以形成在高压区I中，用于数字逻辑电路的晶体管可以形成在低压区II中。作为另一示例，用于互补金属氧化物半导体（CMOS）图像传感器的晶体管或用于低噪声电路的晶体管可以形成在低压区I中。作为另一示例，具有几伏特至几十伏特的操作电压的晶体管可以形成在高压区I中，具有几伏特的操作电压或者等于或小于1V的操作电压的晶体管可以形成在低压区I中。
在整个说明书中，附加于相同的数字的附图标记I或II可以指形成在第一区I或第二区II中的元件，或者形成在第一区I或第二区II中的相应元件。
半导体基板100可以包括半导体材料，例如IV族半导体、III-V族化合物半导体、或者II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗、硅-锗或镓-砷。作为示例，半导体基板100可以提供有体晶片或外延层，或者可以是绝缘体上硅（SOI）基板。
图3是示出半导体器件的截面图，用于解释根据本发明构思的方面的形成隔离层104-I和104-II的方法的示范性实施方式。
参照图3，隔离层104-I和104-II可以形成为分别填充第一沟槽102-I和第二沟槽102-II。隔离层104-I可以包括例如硅氧化物。器件隔离层104-I可以具有例如包括硅氧化物和硅氮化物的多层结构。
隔离层的形成在第一沟槽102-I中的部分104-I和隔离层的形成在第二沟槽102-II中的部分104-II可以形成为分别暴露第一有源区110-I的顶表面和第二有源区110-II的顶表面。在隔离材料层形成为覆盖第一有源区110-I和第二有源区110-II之后，可以通过执行用于暴露第一有源区110-I和第二有源区110-II的顶表面的平坦化工艺（例如，化学机械抛光（CMP）工艺）而形成隔离层104-I和104-II。
在形成隔离层104-I和104-II之后，可以形成牺牲层120以选择性地覆盖第一有源区110-I的顶表面和第二有源区110-II的顶表面。虽然牺牲层120覆盖第一有源区110-I和第二有源区110-II的顶表面以及隔离层104-I和104-II的顶表面，但是根据它们的形成方法，牺牲层120可以仅覆盖第一有源区110-I和第二有源区110-II的顶表面。当牺牲层120利用热氧化形成时，牺牲层120可以形成为仅覆盖第一有源区110-I和第二有源区110-II的顶表面。另一方面，当牺牲层120利用沉积形成时，牺牲层120可以形成为覆盖第一有源区110-I和第二有源区110-II的顶表面以及隔离层104-I和104-II的顶表面。由于牺牲层120可以形成为与隔离层104-I和104-II相比非常小的厚度，所以当牺牲层120及隔离层104-I和104-II由氧化物形成时，隔离层104-I和104-II与牺牲层120可能不容易彼此区别开，即使当牺牲层120形成在隔离层104-I和104-II上时。
在形成牺牲层120之后，执行离子注入用于在第一有源区110-I和第二有源区110-II中以及在第一有源区110-I和第二有源区110-II的下部中形成沟道和阱。通过离子注入而注入的杂质的类型可以根据将要在第一有源区110-I和第二有源区110-II中形成的晶体管的类型来确定。作为示例，这些类型的晶体管可以包括n型金属氧化物半导体场效应晶体管（MOSFET）或p型MOSFET。
也就是，根据通过离子注入而注入的杂质的类型，n型MOSFET、p型MOSFET或n型和p型MOSFET两者可以形成在第一有源区110-I或第二有源区110-II中。
在执行离子注入之后，可以去除牺牲层120。
图4是半导体器件的截面图，用于解释根据本发明构思的方面的形成第一栅绝缘层130的方法的示范性实施方式。
参照图4，第一栅绝缘层130可以形成为覆盖第一和第二有源区110-I和110-II的顶表面。第一栅绝缘层130可以形成为具有例如在约30μm至约200μm的范围内的厚度。第一栅绝缘层130可以由例如硅氧化物形成，或者由硅氧氮化物形成，在硅氧氮化物中硅氧化物的一些氧原子被氮原子取代。第一栅绝缘层130可以通过利用例如热氧化形成硅氧化物并通过在氮气氛或氮等离子体中执行热处理而将硅氧化物改变为硅氧氮化物而形成。
虽然第一栅绝缘层130覆盖第一和第二有源区110-I和110-II的顶表面以及隔离层104-I和104-II的顶表面，但是根据它们的形成方法，可以仅覆盖第一和第二有源区110-I和110-II的顶表面。当第一栅绝缘层130利用热氧化形成时，第一栅绝缘层130可以仅覆盖第一和第二有源区110-I和110-II的顶表面。另一方面，当第一栅绝缘层130利用沉积形成时，第一栅绝缘层130可以覆盖第一和第二有源区110-I和110-II的顶表面以及隔离层104-I和104-II的顶表面。
图5是半导体器件的截面图，用于解释根据本发明构思的方面的形成第二隔离层的方法的示范性实施方式。
参照图4和图5，隔离层的形成在第二区II中的部分104-II的一部分可以被去除以暴露第二有源区110-II的部分侧面。隔离层的形成在第二区II中的部分104-II的剩余部分可以被称为第二隔离层104a-II。在这点上，隔离层的形成在第一区I中的部分104-I可以不被去除而保留，并可以被称为第一隔离层104-I。
第二有源区110-II的侧面的上部分（例如，在约300μm至约400μm范围内）可以被第二隔离层104a-II暴露。为了形成第二隔离层104a-II，第一栅绝缘层130的形成在第二区II中的部分可以被去除。
为了形成第二隔离层104a-II，可以在形成掩模层（未示出）之后执行蚀刻工艺或回蚀工艺，该掩模层不暴露第一区I。
图6是半导体器件的截面图，用于解释根据本发明构思的方面的形成第一栅极材料层200的方法的示范性实施方式。
参照图6，在形成第一隔离层104-I和第二隔离层104a-II之后，第一栅极材料层200可以形成为覆盖半导体基板100的整个表面。第一栅极材料层200可以由例如掺杂多晶硅形成。或者，作为另一示例，第一栅极材料层200可以由非晶硅形成，然后可以通过在后续工艺中执行热处理而转变为多晶硅。第一栅极材料层200可以形成为具有例如在约至的范围内的厚度。
在形成第一栅极材料层200之前，缓冲氧化物层140可以形成为覆盖被第二隔离层104a-II暴露的第二有源区110-II。缓冲氧化物层140可以例如利用热氧化由硅氧化物形成。当缓冲氧化物层140利用热氧化形成时，由于第一有源区110-I被第一栅绝缘层130覆盖，所以缓冲氧化物层140可以仅形成在第二有源区110-II上。因此，缓冲氧化物层140可以形成在第二有源区110-II中的突起的暴露的顶表面上和暴露的侧表面上。
第一区I中的第一栅极材料层200可以形成在第一有源区110-I上，使得第一栅绝缘层130设置在第一栅极材料层200与第一有源区110-I之间。
第一栅极材料层200可以通过形成预备的第一栅极材料层（未示出）然后执行平坦化工艺（例如，化学机械抛光（CMP）工艺）而形成。也就是，第一栅极材料层200的顶表面可以在第一区I和第二区II中处于相同的水平。因此，当缓冲氧化物层140的厚度小于第一栅极绝缘层130的厚度时，第一栅极材料层200的位于第一有源区110-I上的部分的厚度可以小于第一栅极材料层200的位于第二有源区110-II上的部分的厚度。
图7是半导体器件的截面图，用于解释根据本发明构思的方面的形成第一栅电极202-I的方法的示范性实施方式。
参照图6和图7，第一栅电极202-I可以通过利用蚀刻工艺图案化第一栅极材料层200的位于第一区I中的部分而形成。在这点上，第二区II中的第一栅极材料层200可以保留。
虽然未示出，但是第一栅绝缘层130的位于第一栅电极202-I下方的部分保留。然而，第一栅绝缘层130的被第一栅电极202-I暴露的部分可以通过过蚀刻（over-etching）去除并可以导致第一栅绝缘层130的被第一栅电极202-I暴露的部分与第一栅绝缘层130的位于第一栅电极202-I下面的部分之间的高度差。第一栅电极202-I可以交叉第一有源区110-I并可以从第一有源区110-I延伸。
图8是半导体器件的截面图，用于解释根据本发明构思的方面的形成高压晶体管TR-I的方法的示范性实施方式。
参照图8，为了形成高压晶体管TR-I，第一源/漏区114-I通过注入杂质到第一有源区110-I中而形成。为了形成第一源/漏区114-I，在通过执行离子注入工艺将杂质注入到第一有源区110-I中之后，可以执行第一热处理以使注入的杂质分散或激活第一源/漏区114-I。第一热处理可以在900°C至1100°C的温度执行几秒钟或几分钟。由于第一热处理执行相对长的时间，所以第一源/漏区114-I可以具有比将在下面描述的第二源/漏区更大的厚度。
因此，可以形成高压晶体管TR-I，该高压晶体管TR-I包括设置在第一有源区110-I两侧的第一源/漏区114-I以及依次设置在第一有源区110-I上的第一栅绝缘层130和第一栅电极202-I。
为了形成高压晶体管TR-I，除了第一源/漏区114-I之外，可以进一步形成第一间隔层204-I和第一轻掺杂源和漏区（LDD）112-I。在这点上，第一LDD区112-I可以利用第一栅电极202-I作为掩模通过注入杂质到第一有源区110-I中而首先形成，然后第一间隔层204-I可以设置在第一栅电极202-I的两侧。此后，第一源/漏区114-I可以利用第一栅电极202-I和第一间隔层204-I作为掩模通过注入杂质到第一有源区110-I中而形成。
图9是半导体器件的截面图，用于解释根据本发明构思的方面的形成虚设栅电极的方法的示范性实施方式。
参照图8和图9，第一栅极材料层200在第二区II中的部分可以利用蚀刻工艺来图案化，从而形成虚设栅电极202-II。虚设栅电极202-II可以交叉第二有源区110-II并可以从第二有源区110-II向上延伸。
在形成虚设栅电极202-II之后，可以选择性地形成第一掩模层510以覆盖第一区I。
图10A是半导体器件的截面图，用于解释根据本发明构思的方面的形成第二源/漏区114-II的方法的示范性实施方式。
参照图10A，第二源/漏区114-II通过注入杂质到第二有源区110-II中而形成。为了形成第二源/漏区114-II，在利用离子注入工艺注入杂质到第二有源区110-II中之后，执行第二热处理以使注入的杂质分散或激活第二源/漏区114-II。第二热处理可以例如利用激光或灯通过快速热处理（RTP）而执行。由于第二热处理与上述第一热处理相比执行相对短的时间，所以第二源/漏区114-II的厚度可以小于第一源/漏区114-I的厚度。此外，由于第一源/漏区114-I的厚度大于第二源/漏区114-II的厚度，所以可以最小化由于激活第二源/漏区114-II的热处理导致的第二源/漏区114-II延伸的效应。
此外，除了第二源/漏区114-II之外，可以进一步形成第二间隔层206-II和第二LDD区112-II。在这点上，第二LDD区112-II可以利用虚设栅电极202-II作为掩模通过注入杂质到第二有源区110-II而首先形成，然后第二间隔层206-II可以设置在虚设栅电极202-II的两侧。之后，第二源/漏区114-II可以利用虚设栅电极202-II和第二间隔层206-II作为掩模注入杂质到第二有源区110-II中而形成。接着，可以去除图9所示的第一掩模层510。
图10B是半导体器件的截面图，用于解释根据图10A的变型的形成第二源/漏区114-II的方法的示范性实施方式。具体地，图10B示出当没有形成图9的第一掩模层510时执行的后续工艺。
参照图10B，第二LDD区112-II、第二间隔层206-II和第二源/漏区114-II可以形成在第二区II中，如上面讨论的。当形成第二间隔层206-II时，辅助间隔层206-I也可以形成在第一区I中。
参照图9、图10A和图10B，当在第一掩模层510覆盖第一区I的状态下形成用于形成第二间隔层206-II的第二间隔材料层（未示出）时，由于第二间隔材料层（未示出）在第一区I中的第一掩模层510的顶表面上形成为平坦的，所以第二间隔材料层（未示出）的形成在第一区I中的所有部分可以通过执行各向异性蚀刻工艺或回蚀刻工艺而去除，用于形成第二间隔层206-II。然而，当不使用第一掩模层510时，第二间隔材料层（未示出）可以保留在每个第一间隔层204-I的侧面上，因此可以形成辅助间隔层206-I。
因此，形成在第一栅电极202-I的侧面上的每个间隔层的厚度可以根据第一掩模层510的使用而改变。例如，当第一间隔层204-I和第二间隔层206-II由相同或类似的材料形成为具有相同或相似的厚度时，由于在使用第一掩模层510时只有第一间隔层204-I形成在第一栅电极202-I的侧面上，所以第一间隔层204-I可以具有与第二间隔层206-II的厚度相似的厚度。然而，由于当不使用第一掩模层510时第一间隔层204-I和辅助间隔层206-I形成在第一栅电极202-I的侧面上，所以第一间隔层204-I和辅助间隔层206-I可以具有大致为第二间隔层206-II的两倍的厚度。
这里，每个间隔层的厚度指的是在垂直于形成有间隔层的侧面的方向上的厚度，因此，指的是关于半导体基板100的水平方向上的厚度，该半导体基板100也在水平方向上延伸。
图11是半导体器件的截面图，用于解释根据本发明构思的方面的形成层间绝缘层250的方法的示范性实施方式。
参照图11，用于覆盖半导体基板100的层间绝缘层250可以通过暴露第一栅电极202-I的顶表面和虚设栅电极202-II的顶表面而形成。为了形成层间绝缘层250，在形成用于覆盖第一栅电极202-I的顶表面和虚设栅电极202-II的顶表面的预备层间绝缘层（未示出）之后，执行诸如CMP工艺的平坦化工艺以暴露第一栅电极202-I的顶表面和虚设栅电极202-II的顶表面。
图12是半导体器件的截面图，用于解释根据本发明构思的方面的去除虚设栅电极202-II的方法的示范性实施方式。
参照图11和图12，在通过形成第二掩模层520而覆盖第一区I之后，可以仅虚设栅电极202-II从暴露的第二区II选择性去除。为了去除虚设栅电极202-II，可以执行湿蚀刻或干蚀刻工艺，其中层间绝缘层250、缓冲氧化物层140和第二掩模层520具有相对于虚设栅电极202-II的蚀刻选择性。在通过去除虚设栅电极202-II形成的空间中，形成凹陷300且凹陷300被保留的缓冲氧化物层140和保留的第二间隔层206-II围绕。
图13A是半导体器件的截面图，用于解释根据本发明构思的方面的形成低压晶体管TR-II的方法的示范性实施方式。
参照图12和图13A，第二栅电极320可以形成为填充凹陷300。在形成第二栅电极320之前，第二栅绝缘层310形成为覆盖在凹陷300中暴露的表面。也就是，第二栅绝缘层310可以覆盖在凹陷300中暴露的表面，诸如凹陷300的底面和侧面。第二栅绝缘层310可以形成在凹陷300中暴露的第二间隔层206-I的内侧壁以及凹陷300的位于第二间隔层206-II之间的底表面上。第二栅电极320可以形成为填充第二栅绝缘层310的内侧。因此，第二栅绝缘层310可以从第二有源区110-II与第二栅电极320之间的空间延伸到第二栅电极320与第二间隔层206-II之间的空间。
为了形成第二栅绝缘层310和第二栅电极320，在预备的第二栅绝缘材料层（未示出）和预备的第二栅极材料层（未示出）形成为覆盖第二区II之后，可以执行诸如CMP工艺的平坦化工艺使得层间绝缘层250被暴露。
因此，可以形成低压晶体管TR-II，该低压晶体管TR-II包括设置在第二有源区110-II两侧的第二源/漏区114-II以及依次设置在第二有源区110-II上的第二栅绝缘层310和第二栅电极320。第二栅绝缘层310的厚度可以小于第一栅绝缘层130的厚度。也就是，由于第一栅绝缘层130用作高压晶体管TR-I的栅绝缘层，所以第一栅绝缘层130的厚度可以大于用作低压晶体管TR-II的栅绝缘层的第二栅绝缘层310的厚度。
第二栅电极320可以由具有比第一栅电极202-I低的电阻率的材料形成。第二栅电极320可以由例如金属或导电的金属氮化物形成。作为示例，第二栅电极320可以包括W、WN、Ti、TiN或Cu。
第二栅绝缘层310可以由具有高介电常数的材料形成。作为示例，第二栅绝缘层310可以由铪、锆、或铝的氧化物形成，或者由硅酸盐形成，或者由一种或多种金属氧化物或金属硅酸盐形成，诸如铪-锆氧化物或硅酸盐。
通常，具有高介电常数的材料在广义上指具有比硅氧化物高的介电常数的材料。然而，根据本发明构思的具有高介电常数的材料是指介电常数比硅氧化物或硅氧氮化物、或者硅氧化物和硅氧氮化物的组合（例如氧化物-氮化物-氧化物，ONO）高的材料。因此，具有高介电常数的材料指具有比硅氧化物高的介电常数的材料或者基于硅氧化物具有增大的介电常数的材料。因此，第二栅绝缘层310可以由介电常数高于第一栅绝缘层130的材料形成。
在形成第二栅绝缘层310之前，可以选择性地去除在凹陷300中暴露的缓冲层140，从而暴露第二有源区110-II。接着，界面氧化物层150可以形成在暴露于凹陷300中的第二有源区110-II上。界面氧化物层150可以由通过例如热氧化形成的硅氧化物形成。界面氧化物层150可以仅形成在暴露于凹陷300中的第二有源区110-II上。当形成界面氧化物层150时，第二栅绝缘层310和第二栅电极320可以依次形成在形成有界面氧化物层150的凹陷300中。
当形成界面氧化物层150时，界面氧化物层150和第二栅绝缘层310可以用作低压晶体管TR-II的栅绝缘层。界面氧化物层150可以改善第二有源区110-II与第二栅绝缘层310之间的界面特性。在当前优选的实施方式中，界面氧化物层150可以具有在约几μm直到约20μm的范围内的厚度。
对比高压晶体管TR-I和低压晶体管TR-II，低压晶体管TR-II的第二源/漏区114-II可以形成为具有比高压晶体管TR-I的第一源/漏区114-I小的厚度。也就是，第一厚度D-I（其是第一源/漏区114-I的厚度）可以大于第二厚度D-II（其是第二源/漏区114-II的厚度）。
第一源/漏区114-I的顶表面（其也是第一有源区110-I的顶表面）和第二源/漏区114-II的顶表面（其也是第二有源区110-II的顶表面）可以处于相同的水平。尽管如此，第二源/漏区114-II的底表面可以处于高于第一源/漏区114-I的底表面的水平。
围绕高压晶体管TR-I的第一隔离层104-I的顶表面可以处于高于围绕低压晶体管TR-II的第二隔离层104a-II的顶表面的水平。
高压晶体管TR-I可以是平坦晶体管，其中沟道区可以沿第一有源区110-I的顶表面形成，但是低压晶体管TR-II可以是鳍场效应晶体管（FinFET），其中沟道区形成于在第二隔离层104a-II的顶表面之上延伸的第二有源区110-II的顶表面和两侧处且设置在第二栅电极320下面。
因此，可以形成包括高压晶体管TR-I和低压晶体管TR-II的半导体器件。也就是，首先形成高压晶体管TR-I的第一源/漏区114-I，然后形成低压晶体管TR-II的第二源/漏区114-II，使得具有相对大的热预算的高压晶体管TR-I和具有相对小的热预算的低压晶体管TR-II可以形成在一个半导体器件中。此外，通过使用由具有高介电常数的材料形成的栅绝缘层和金属性栅电极，可以减小低压晶体管TR-II的尺寸。
也就是，包括具有高可靠性的栅绝缘层的高压晶体管TR-I适合用于高压，同时也具有低的泄漏电流和优异的噪声特性。由于高集成度而可以以高速操作的低压晶体管TR-II可以利用额外的热处理形成，可以减少短沟道效应，并可以容易地控制阈值电压。根据本发明构思的方面，高压晶体管TR-I和低压晶体管TR-II可以在一个半导体器件中一起实现。
此外，由于分别形成高压晶体管TR-I和低压晶体管TR-II的工艺彼此非常相似，所以可以减少工艺的总数目。此外，可以减少工艺所需的光掩模的数目。结果，可以减少制造时间和制造成本。
由于高压晶体管TR-I的顶表面和低压晶体管TR-II的顶表面（也就是，第一栅电极202-I的顶表面和第二栅电极320的顶表面）处于相同的水平，所以在高压区I与低压区II之间没有高度差。因此，当执行后续工艺时，可以基本上保证各种工艺（包括光刻工艺）的工艺容限。
图13B是半导体器件的截面图，用于解释根据相对于图13A所述的方法的变型的形成低压晶体管的方法的示范性实施方式。
参照图12、图13A和图13B，与图13A的低压晶体管TR-II的界面氧化物层150不同，在图13B的低压晶体管TR-II中，界面氧化物层150a可以形成为覆盖在凹陷300中暴露的表面，包括凹陷300的底面和侧面。此外，第二栅绝缘层310可以层叠在界面氧化物层150a的内侧上。第二栅电极320可以形成为填充第二栅绝缘层310的内侧。
在这点上，为了形成界面氧化物层150a、第二栅绝缘层310和第二栅电极320，在预备的界面氧化物材料层（未示出）、预备的第二栅绝缘材料层（未示出）和预备的第二栅极材料层（未示出）可以形成为覆盖第二区II之后，可以执行诸如CMP工艺的平坦化工艺以暴露层间绝缘层250。界面氧化物层150a可以例如通过原子层沉积（ALD）或化学气相沉积（CVD）形成。
参照图1，图1的第一栅电极G-I和第二栅电极G-II可以分别对应于参照图7至图13B描述的第一栅电极202-I和第二栅电极320。
图14至图21是截面图，示出根据本发明构思的另一方面的制造半导体器件的方法的示范性实施方式。与图2至图13B重复的描述将被省略。
图14是示出半导体器件的截面图，用于解释根据本发明构思的另一方面的形成第一栅极材料层的方法的示范性实施方式。具体地，图14是截面图，示出在形成图4的第一栅绝缘层130之后的器件。
参照图14，第一栅极材料层210可以形成为覆盖半导体基板100的整个表面。将图14的器件与图6的器件相比，在图14中，隔离层的形成在第二区II中的部分104-II的上部分不被去除。因此，在图14中，隔离层的形成在第二区II中的部分104-II可以被称为第二隔离层104-II。第一栅极材料层210可以由例如掺杂多晶硅形成。由于第一栅极材料层210形成在第一栅绝缘层130上而在第一栅极材料层210内没有高度差，所以可以形成第一栅极材料层210而不执行额外的平坦化工艺。此外，第一栅极材料层210可以在第一区I和第二区II中具有相同的厚度。
图15是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成第一栅电极212-I的方法的示范性实施方式。
参照图14和图15，第一栅电极212-I可以利用蚀刻工艺通过图案化第一栅极材料层210的形成在第一区I中的部分而形成。在这点上，第一栅极材料层210的形成在第二区II中的部分可以保留。
图16是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成高压晶体管TR-I的方法的示范性实施方式。
参照图16，为了形成高压晶体管TR-I，第一源/漏区114-I可以形成在第一有源区110-I中。因此，可以形成高压晶体管TR-I，包括设置在第一有源区110-I的两端的第一源/漏区114-I以及依次设置在第一有源区110-I上的第一栅绝缘层130和第一栅电极212-I。
为了形成高压晶体管TR-I，除了第一源/漏区114-I之外，可以进一步形成第一间隔层204-I和第一LDD区112-I。
图17是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成虚设栅电极的方法的示范性实施方式。
参照图16和图17，第一栅极材料层210的形成在第二区II中的部分可以利用蚀刻工艺图案化，从而形成虚设栅电极212-II。
当形成虚设栅电极212-II时，第一栅绝缘层130的被虚设栅电极212-II暴露的部分可以通过过蚀刻去除，并可以与虚设栅电极212-II下面的第一栅绝缘层130的保留部分形成高度差。
图18是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成第二源/漏区114-II的方法的示范性实施方式。
参照图18，第二源/漏区114-II可以形成在第二有源区110-II中。第二源/漏区114-II可以具有比第一有源区110-I中的第一源/漏区114-I小的厚度。
此外，除了第二源/漏区114-II之外，可以进一步形成第二间隔层206-II和第二LDD区112-II。
此外，虽然未示出，但是可以选择性地形成第一掩模层510，或者可以形成辅助间隔层206-I，如图9至图10B所示。
图19是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成层间绝缘层252的方法的示范性实施方式。
参照图19，用于覆盖半导体基板100的层间绝缘层252可以形成为例如通过平坦化而暴露第一栅电极212-I的顶表面和虚设栅电极212-II的顶表面。
图20是半导体器件的截面图，用于解释根据本发明构思的另一方面的去除虚设栅电极212-II的方法的示范性实施方式。
参照图19和图20，在通过形成第二掩模层520而覆盖第一区I之后，可以仅虚设栅电极212-II被选择性地从暴露的第二区II去除，从而形成凹陷302。此外，第一栅绝缘层130的在凹陷302中暴露的部分被选择性地去除，从而暴露第二有源区110-II的一部分。当虚设栅电极212-II和第一栅绝缘层130的该部分被去除时，形成凹陷302并且凹陷302被凹陷底部处的第二有源区110-II和凹陷侧面处的第二间隔层206-II围绕。
图21是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成低压晶体管TR-II的方法的示范性实施方式。
参照图20和图21，第二栅电极322可以形成为填充凹陷302。在第二栅电极322之前，第二栅绝缘层312可以形成为覆盖凹陷302中暴露的表面，包括第二有源区110-II的暴露部分和第二间隔层206-II的暴露侧面。也就是，第二栅绝缘层312可以覆盖凹陷302中暴露的表面，第二栅电极322可以形成为填充第二栅绝缘层312内的空隙。因此，第二栅绝缘层312可以从第二有源区110-II与第二栅电极322之间的空间延伸到第二栅电极322与第二间隔层206-II之间的空间。
因此，可以形成低压晶体管TR-II，该低压晶体管TR-II包括设置在第二有源区110-II两端的第二源/漏区114-II以及依次设置在第二有源区110-II上的第二栅绝缘层312和第二栅电极322。第二栅绝缘层312可以具有比第一栅绝缘层130小的厚度。也就是，由于第一栅绝缘层130用作高压晶体管TR-I的栅绝缘层，所以第一栅绝缘层130的厚度可以大于低压晶体管TR-II的第二栅绝缘层312的厚度。
第二栅电极320可以由具有比第一栅电极212-I低的电阻率的材料形成。第二栅绝缘层312可以由具有高介电常数的材料形成。
界面氧化物层152可以形成在第二有源区110-II的暴露在凹陷302中的部分上，即在第二间隔层206-II的间隔开的部分之间。界面氧化物层152可以仅形成在暴露于凹陷302中的第二有源区110-II上。当形成界面氧化物层152时，第二栅绝缘层312和第二栅电极322可以依次形成在形成有界面氧化物层152的凹陷302中。
对比高压晶体管TR-I和低压晶体管TR-II，低压晶体管TR-II的第二源/漏区114-II可以具有比高压晶体管TR-I的第一源/漏区114-I小的厚度。
第一源/漏区114-I的顶表面（即，第一有源区110-I的顶表面）和第二源/漏区114-II的顶表面（即，第二有源区110-II的顶表面）可以处于相同水平。另一方面，第二源/漏区114-II的底表面可以处于比第一源/漏区114-I的底表面更高的水平。
高压晶体管TR-I和低压晶体管TR-II两者都是平坦晶体管，但是通过使用不同的材料形成栅绝缘层和栅电极，低压晶体管TR-II的面积可以小于高压晶体管TR-I的面积。
虽然未示出，但是图21的界面氧化物层可以被修改为具有与图13B所示的界面氧化物层150a相同的形状。
作为参考，图1的第一栅电极G-I和第二栅电极G-II可以分别对应于图15至图21所示的第一栅电极212-I和第二栅电极322。
图22至图24是截面图，示出根据本发明构思的另一方面的制造半导体器件的方法。与图2至图21重复的描述将被省略。
图22是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成栅极材料层的方法的示范性实施方式。具体地，图22是示出在参照图3描述的牺牲层120被去除之后的器件的截面图。
参照图22，第一栅绝缘层130-I和第二栅绝缘层130-II可以形成为分别覆盖第一和第二有源区110-I和110-II的顶表面。第一栅绝缘层130-I和第二栅绝缘层130-II可以具有例如在约30μm至约200μm的范围内的厚度，第一栅绝缘层130-I的厚度可以大于第二栅绝缘层130-II的厚度。例如，在第一栅绝缘层130-I的具有与第二栅绝缘层130-II相同厚度的部分与第二栅绝缘层130-II一起形成之后，第一栅绝缘层130-I的具有比第二栅绝缘层130-II大的厚度的部分可以附加地形成在第一有源区110-I上。或者，在具有与第一栅绝缘层130-I相同的厚度的绝缘层形成在第一和第二有源区110-I和110-II上之后，第二栅绝缘层130-II的一部分从第二有源区110-II去除，使得第二栅绝缘层130-II可以具有比第一栅绝缘层130-I小的厚度。
接着，栅极材料层220形成为覆盖第一和第二栅绝缘层130-I和130-II。栅极材料层220可以在第一区I和第二区II中具有相同的厚度。在这点上，栅极材料层220可以具有与第一栅绝缘层130-I与第二栅绝缘层130-II之间的高度差相似的高度差。
图23是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成高压晶体管TR-I的方法的示范性实施方式。
参照图22和图23，第一栅电极222-I可以利用蚀刻工艺通过图案化栅极材料层220的形成在第一区I中的部分而形成。在这点上，栅极材料层200的在第二区II中的部分可以保留。
接着，为了形成高压晶体管TR-I，第一源/漏区114-I形成在第一有源区110-I中。这样，可以形成高压晶体管TR-I，该高压晶体管TR-I包括设置在第一有源区110-I两端的第一源/漏区114-I以及依次设置在第一有源区110-I上的第一栅绝缘层130-I和第一栅电极222-I。
为了形成高压晶体管TR-I，除了第一源/漏区114-I之外，可以进一步形成第一间隔层204-I和第一LDD区112-I。
图24是半导体器件的截面图，用于解释根据本发明构思的另一方面的形成低压晶体管TR-II的方法的示范性实施方式。
参照图23和图24，低压晶体管TR-II可以利用与形成高压晶体管TR-I的方法类似的方法形成。
第二栅电极224-II利用蚀刻工艺通过图案化第二区II的栅极材料层220的部分而形成。接着，为了形成低压晶体管TR-II，第二源/漏区114-II形成在第二有源区110-II中。这样，可以形成低压晶体管TR-II，该低压晶体管TR-II包括设置在第二有源区110-II的两端的第二源/漏区114-II以及依次设置在第二有源区110-II上的第二栅绝缘层130-II和第二栅电极222-II。
为了形成低压晶体管TR-I，除了第二源/漏区114-II之外，可以进一步形成第二间隔层206-II和第二LDD区112-II。
对比高压晶体管TR-I和低压晶体管TR-II，低压晶体管TR-II的第二源/漏区114-II可以具有比高压晶体管TR-I的第一源/漏区114-I小的厚度。
第一源/漏区114-I的顶表面、第一有源区110-I的顶表面、第二源/漏区114-II的顶表面和第二有源区110-II的顶表面可以处于相同的水平。此外，第二源/漏区114-II的底表面可以处于高于第一源/漏区114-I的底表面的水平。
高压晶体管TR-I和低压晶体管TR-II两者都是平坦晶体管，并且它们用于形成栅绝缘层和栅电极的材料相同。然而，由于低压晶体管TR-II的操作电压低于高压晶体管TR-I的操作电压，所以通过使用具有不同厚度的栅绝缘层，低压晶体管TR-II的面积可以小于高压晶体管TR-I的面积。
图25和图26是截面图，示出根据图22至图24所示的方法的变型的制造半导体器件的方法。与图2至图24重复的描述将被省略。
图25是半导体器件的截面图，用于解释根据图22至图24所示的方法的变型的形成栅极材料层的方法的示范性实施方式。图22是在去除图3的牺牲层120之后的器件的截面图。
对比图25与图22，高介电栅绝缘层314和低电阻率栅极材料层324可以分别进一步形成在第一栅绝缘层130-I与栅极材料层220之间以及第二栅绝缘层130-II与栅极材料层220之间。
高介电栅绝缘层314和低电阻率栅极材料层324可以由具有与图13A所示的第二栅绝缘层310和第二栅电极320相同或相似特性的材料形成。
图26是半导体器件的截面图，用于解释根据图22至图24所示的方法的变型的形成高压晶体管和低压晶体管的方法的示范性实施方式。
对比图26与图23，当通过图案化第一区I中的栅极材料层220而形成第一栅电极222-I时，由第一区I中的高介电栅绝缘层314和低电阻率栅极材料层324形成第一高介电栅绝缘层314-I和第一低电阻率栅极材料层324-I。接着，通过在第一有源区110-I中形成第一源/漏区114-I，可以形成高压晶体管TR-I，该高压晶体管TR-I包括设置在第一有源区110-I的两端的第一源/漏区114-I以及依次设置在第一有源区110-I上的第一栅绝缘层130-I、第一高介电栅绝缘层314-I、第一低电阻率栅极材料层324-I和第一栅电极222-I。
对比图26与图24，当通过图案化第二区II中的栅极材料层220而形成第二栅电极222-II时，由第二区II中的高介电栅绝缘层314和低电阻率栅极材料层324形成第二高介电栅绝缘层314-II和第二低电阻率栅极材料层324-II。接着，除了第二源/漏区114-II之外，可以进一步形成第二间隔层206-II和第二LDD区112-II。
虽然高压晶体管TR-I和低压晶体管TR-II都是平坦晶体管，但是部分的高介电栅绝缘层和低电阻率栅极材料层可以被进一步设置在栅绝缘层和栅电极之间，使得栅绝缘层的介电特性和栅电极的电导率可以得到改善。
图27是曲线图，示出根据本发明构思的示范性实施方式的第一源/漏区和第二源/漏区的根据掺杂深度的掺杂浓度。
参照图27，示出高压晶体管的第一源/漏区的根据深度的掺杂浓度DC-I和低压晶体管的第二源/漏区的根据深度的掺杂浓度DC-II。高压晶体管可以对应于图13A、图13B、图21、图24和图26所示的高压晶体管TR-I，低压晶体管可以对应于图13A、图13B、图21、图24和图26所示的低压晶体管TR-II。此外，第一源/漏区可以对应于图13A、图13B、图21、图24和图26所示的第一源/漏区114-I，第二源/漏区可以对应于图13A、图13B、图21、图24和图26所示的第二源/漏区114-II。
因此，高压晶体管TR-I的第一源/漏区114-I的厚度D-I可以大于低压晶体管TR-II的第二源/漏区114-II的厚度D-II。此外，根据其深度，低压晶体管TR-II的第二源/漏区114-II的掺杂浓度DC-II可以比高压晶体管的第一源/漏区114-I的掺杂浓度DC-I改变得更多。
图28是根据本发明构思的方面的包括半导体器件的图像传感器1000的示范性实施方式的示意性方框图。
参照图28，根据当前实施方式的图像传感器1000可以包括有源像素传感器（APS）阵列区1110和用于操作APS阵列区1110的控制电路区1120，在APS阵列区1110中，每个包括光接收元件（未示出）的像素以二维（2D）方式布置。
APS阵列区1110包括以2D方式布置的多个像素，光接收元件（未示出）设置在每个像素中。当单元像素布置成矩阵形式时形成APS阵列区1110，如图29所示的等效电路图。APS阵列区1110通过将光信号转换为电信号并通过从行驱动器1121接收诸如像素选择信号SEL、复位信号RS、传输信号TG等的多个驱动信号而被驱动，如图28和29所示。此外，所转换的电信号通过垂直信号线（图29的Vout）提供到相关双采样器（CDS）1124。
在本实施方式中，控制电路区1120可以包括控制器1123、行解码器1122、行驱动器1121、CDS 1124、模拟-数字转换器（ADC）1125、锁存单元1126和列解码器1127。
控制器1123提供控制信号到行解码器1122和列解码器1127。行驱动器1121基于行解码器1122执行的解码的结果而提供用于驱动多个像素的多个驱动信号到APS阵列区1110。当像素总体上布置为矩阵形式时，行驱动器1121提供每行中的驱动信号。
CDS 1124通过垂直信号线（图29的Vout）接收形成在APS阵列区1110中的电信号并采样和保持该电信号。也就是，CDS 1124双采样特定的噪音电平和所产生的电信号的电平，从而输出对应于噪音电平与信号电平之间的差的差值电平。
ADC 1125将对应于该差值电平的模拟信号输出为数字信号。
锁存单元1126锁存数字信号，被锁存的信号基于列解码器1127执行的解码的结果顺序输出到图像信号处理器（未示出）。
如上所述，图13A、13B、21、24和26中示出的高压晶体管TR-I可以对应于形成在APS阵列区1110中的晶体管。图13A、13B、21、24和26中示出的低压晶体管TR-II可以对应于形成在控制电路区1120中的晶体管。或者，图13A、13B、21、24和26中示出的高压晶体管TR-I可以对应于用于形成在控制电路区1120中的模拟逻辑电路的晶体管。
因此，通过在控制电路区1120中形成具有相对小面积的低压晶体管TR-II，APS阵列区1110可以因此具有减小的面积。
图29是单元像素的示例的电路图的实施方式，该单元像素可以被包括在图28所示的图像传感器1000中。具体地，图29示出包括一个光电二极管和四个晶体管的单元像素的等效电路图。
参照图29，单元像素可以包括光电二极管PD、转移晶体管Tx、复位晶体管Rx、驱动晶体管Dx和选择晶体管Sx。
光电二极管PD通过接收光而产生光电荷，转移晶体管Tx将光电二极管PD中产生的光电荷转移到浮置扩散区FD。
此外，复位晶体管Rx周期性地将存储在浮置扩散区FD中的电荷复位。驱动晶体管Dx用作源跟随缓冲放大器（source follower buffer amplifier），其配置为缓冲由存储在浮置扩散区FD中的电荷产生的缓冲信号。选择晶体管Sx执行开关和寻址用于选择单元像素。这里，“RS”是施加到复位晶体管Rx的栅极的信号，“TG”是施加到转移晶体管Tx的栅极的信号。此外，“SEL”是施加到选择晶体管Sx的栅极的信号。
电源端子VDD连接到复位晶体管Rx的源极。当复位电压RS施加到复位晶体管Rx的栅极时，复位晶体管Rx导通，浮置扩散区FD的电势被复位晶体管Rx的源极处的VDD电压充电。结果，浮置扩散区FD被复位到预定电压VDD-Vth（其中Vth是复位晶体管Rx的阈值电压）。
存储在浮置扩散区FD中的电荷被施加到驱动晶体管Dx的栅极并用于控制流过选择晶体管Sx的电流，该选择晶体管Sx响应于施加到选择晶体管Sx的栅极的选择信号SEL而导通。流过选择晶体管Sx的电流在单元像素的输出端子Vout处输出为单元像素的输出信号。输出信号被连接到单元像素的输出端子Vout的负载晶体管（未示出）读取。
图13A、图13B、图21、图24和图26中示出的高压晶体管TR-I可以对应于转移晶体管Tx、复位晶体管Rx、驱动晶体管Dx和选择晶体管Sx中的一个或多个。
图30是图28所示的图像传感器的实施方式的示意性布局图。图30提供对应于图29的等效电路的构造。
参照图30，在半导体基板的像素阵列区中，单元像素包括通过预定形状限定的有源区ACT。每个有源区ACT被划分为其中形成光电二极管PD的光电二极管区ACT_P和其中形成晶体管的晶体管区ACT_T。作为有源区ACT当中的光接收区的光电二极管区ACT_P可以形成为预定的形状，用于占据单元像素中的半导体基板的预定区域，例如在平面图中的矩形形状。晶体管区ACT_T可以形成为线形形状，其中晶体管区ACT_T接触光电二极管区ACT_P的一部分并且晶体管区ACT_T的至少一部分被切掉。
转移晶体管Tx的栅极TG设置在有源区ACT之中的光电二极管区ACT_P与晶体管区ACT_T之间的边界处。复位晶体管Rx的栅极RG、驱动晶体管Dx的栅极DG和选择晶体管Sx的栅极SG设置在有源区ACT的晶体管区ACT_T上，它们之间有预定距离。图30所示的晶体管的布置顺序仅为示例，如果需要可以改变。
图13A、图13B、图21、图24和图26中示出的高压晶体管TR-I可以对应于图30中示出的转移晶体管Tx、复位晶体管Rx、驱动晶体管Dx和选择晶体管Sx中的一个或多个。
第一接触插塞C2和第二接触插塞C2指的是形成在栅极RG、SG、DG和TG以及有源区ACT上的接触插塞。在当前的实施方式中，在形成于栅极RG、SG、DG和TG上的第一接触插塞C1以及形成在包括源/漏区的有源区ACT上的第二接触插塞C2中，两个接触插塞可以形成一对。
虽然以上描述了被认为是最佳模式和/或其他的优选实施方式，但是应该理解，可以在其中进行各种修改并且本发明可以以各种形式和实施方式来实施，它们可以应用于许多应用中，只有一些在这里进行了描述。权利要求书旨在要求文字描述的及其所有的等同物，包括落入每个权利要求的范围内的所有修改和变化。
本申请要求于2011年11月25日在韩国知识产权局提交的韩国专利申请No.10-2011-0124393的权益，其公开通过引用整体结合在此。

Claims (13)

1.一种半导体器件，包括：
半导体基板，包括高压区和低压区；
高压晶体管，形成在所述高压区中并包括第一有源区、第一源/漏区、第一栅绝缘层和第一栅电极；和
低压晶体管，形成在所述低压区中并包括第二有源区、第二源/漏区、第二栅绝缘层、第二栅电极、以及设置在所述第二栅电极的两侧的成对的第二间隔层，其中所述第二栅绝缘层从所述第二栅电极与所述第二有源区之间的空间延伸到所述第二栅电极与所述第二间隔层之间的空间，且界面氧化物层被形成在所述第二栅绝缘层与所述成对的第二间隔层之间，
其中所述第二源/漏区具有比所述第一源/漏区的厚度小的厚度，以及
其中所述第一有源区在所述第一栅电极延伸的方向上的宽度大于所述第二有源区在所述第二栅电极延伸的方向上的宽度。
2.根据权利要求1所述的半导体器件，其中所述第二源/漏区的底表面处于比所述第一源/漏区的底表面高的水平。
3.根据权利要求1所述的半导体器件，其中所述第一栅绝缘层比所述第二栅绝缘层厚。
4.根据权利要求1所述的半导体器件，其中所述第二栅绝缘层包括具有比所述第一栅绝缘层的介电常数高的介电常数的材料。
5.根据权利要求4所述的半导体器件，其中所述第一栅绝缘层包括硅氧化物或硅氧氮化物，所述第二栅绝缘层具有比所述第一栅绝缘层高的介电常数，所述第二栅绝缘层包括金属氧化物或金属硅酸盐。
6.根据权利要求1所述的半导体器件，所述界面氧化物层还形成在所述第二栅绝缘层与所述第二有源区之间。
7.根据权利要求1所述的半导体器件，其中所述第二栅电极包括具有比所述第一栅电极的电阻率低的电阻率的材料。
8.根据权利要求1所述的半导体器件，其中所述第二栅电极包括金属或导电金属氮化物。
9.根据权利要求1所述的半导体器件，还包括分别限定所述第一有源区和所述第二有源区的第一隔离层和第二隔离层，其中所述第一隔离层的底表面和所述第二隔离层的底表面处于相同的水平。
10.根据权利要求9所述的半导体器件，其中所述第一隔离层的顶表面处于比所述第二隔离层的顶表面高的水平。
11.根据权利要求1所述的半导体器件，其中所述低压晶体管包括鳍场效应晶体管，其中沟道区形成在所述第二有源区的顶表面和两侧处。
12.根据权利要求1所述的半导体器件，其中所述第二源/漏区的掺杂浓度根据深度的变化大于所述第一源/漏区的掺杂浓度根据深度的变化。
13.一种半导体器件，包括：
半导体基板，包括第一区和第二区；
高压晶体管，形成在所述第一区中并包括第一有源区、第一源/漏区、第一栅绝缘层和第一栅电极；和
低压晶体管，形成在所述第二区中并包括第二有源区、第二源/漏区、第二栅绝缘层、第二栅电极、以及设置在所述第二栅电极的两侧的成对的第二间隔层，其中所述第二栅绝缘层从所述第二栅电极与所述第二有源区之间的空间延伸到所述第二栅电极与所述第二间隔层之间的空间，且界面氧化物层被形成在所述第二栅绝缘层与所述成对的第二间隔层之间，
其中所述第二源/漏区具有比所述第一源/漏区的厚度小的厚度，所述第一栅电极的顶表面和所述第二栅电极的顶表面处于相同的水平，以及
其中所述第一有源区在所述第一栅电极延伸的方向上的宽度大于所述第二有源区在所述第二栅电极延伸的方向上的宽度。
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