KR102389813B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 서로 마주보는 측면들을 갖는 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들 사이에 배치되는 아이솔레이션 패턴; 상기 제1 및 제2 활성 영역들 사이에 배치되는 반도체 확장 층; 상기 제1 활성 영역 상에 배치되는 제1 소스/드레인 반도체 층; 및 상기 제2 활성 영역 상에 배치되는 제2 소스/드레인 반도체 층을 포함한다. 상기 제1 및 제2 활성 영역들의 서로 마주보는 상기 측면들은 상기 아이솔레이션 패턴 보다 상기 반도체 확장 층에 가깝다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자 및 이들을 채택하는 전자 시스템에 관한 것이다.
반도체 소자의 고집적화됨에 따라, 핀펫 구조의 트랜지스터와 같은 개별 소자(discrete device)가 반도체 소자의 집적 회로에 사용되고 있다. 반도체 소자의 고집적화 경항에 따라, 핀펫 구조의 트랜지스터들 사이의 간격이 점점 줄어들면서 예기치 못한 문제점들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 아이솔레이션 패턴을 사이에 두고 서로 마주보는 소스/드레인 반도체 층들을 안정적으로 형성할 수 있는 반도체 소자의 구조 및 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 전기적 특성 또는 성능을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 서로 마주보는 측면들을 갖는 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들 사이에 배치되는 아이솔레이션 패턴; 상기 제1 및 제2 활성 영역들 사이에 배치되는 반도체 확장 층; 상기 제1 활성 영역 상에 배치되는 제1 소스/드레인 반도체 층; 및 상기 제2 활성 영역 상에 배치되는 제2 소스/드레인 반도체 층을 포함한다. 상기 제1 및 제2 활성 영역들의 서로 마주보는 상기 측면들은 상기 아이솔레이션 패턴 보다 상기 반도체 확장 층에 가깝다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 필드 절연 층; 상기 반도체 기판 상에 배치되며 상기 필드 절연 층을 관통하는 제1 활성 영역 및 제2 활성 영역; 상기 제1 활성 영역 및 제2 활성 영역 사이에 배치되며 상기 필드 절연 층 내로 연장되는 아이솔레이션 패턴; 상기 제1 및 제2 활성 영역들 사이에 배치되는 반도체 확장 층; 상기 제1 활성 영역 상의 제1 소스/드레인 반도체 층; 및 상기 제2 활성 영역 상의 제2 소스/드레인 반도체 층을 포함한다. 상기 아이솔레이션 패턴은 상기 제1 및 제2 활성 영역들 사이에서의 폭 보다 상기 필드 절연층 내에서의 폭이 크다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 제1 방향으로 연장되는 라인 모양의 제1 활성 영역 및 제2 활성 영역; 상기 제1 활성 영역 상에 배치되는 제1 게이트 패턴; 상기 제2 활성 영역 상에 배치되는 제2 게이트 패턴; 상기 제1 및 제2 게이트 패턴들 사이에 배치되는 더미 게이트 패턴; 상기 제1 및 제2 활성 영역들 사이에 배치되는 아이솔레이션 패턴; 및 상기 제1 활성 영역과 상기 아이솔레이션 패턴 사이에 배치되는 반도체 확장 층을 포함한다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 필드 절연 층; 상기 필드 절연 층을 관통하며 상기 필드 절연 층 상부로 돌출되는 제1 및 제2 활성 영역들; 상기 제1 및 제2 활성 영역들 사이의 필드 트렌치 영역; 상기 필드 트렌치 영역 상에 배치되는 반도체 확장 층; 및 상기 반도체 확장 층 상에 배치되는 아이솔레이션 패턴을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 아이솔레이션 패턴을 사이에 두고 서로 마주보며 에피택시얼 층으로 형성되는 소스/드레인 반도체 층들을 안정적으로 형성할 수 있는 반도체 소자의 구조 및 방법을 제공할 수 있다. 상기 아이솔레이션 패턴을 사이에 두고 서로 마주보는 소스/드레인 반도체 층들을 안정적으로 형성하기 위하여 상기 아이솔레이션 패턴과 상기 소스/드레인 반도체 층 사이에 반도체 확장 층을 배치할 수 있다.
도 1, 도 2, 도 3a 및 도 3b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도들이다.
도 4a, 도 4b, 및 도 4c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 5a, 도 5b, 및 도 5c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 6, 도 7a 및 도 7b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 평면도들이다.
도 8a, 도 8b, 및 도 8c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 9, 도 11, 도 13, 도 16, 도 18 및 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기 위한 평면도들이다.
도 10a, 도 10b, 도 12a, 도 12b, 도 14a, 도 14b, 도 15a, 도 15b, 도 17a, 도 17b, 도 19a, 도 19b, 도 20a, 도 20b, 도 22a, 도 22b, 도 23a, 및 도 23b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 24a 내지 도 27b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 28a 내지 도 30c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 31a는 본 발명의 기술적 사상의 실시예들에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 31b 및 도 31c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1, 도 2, 도 3a 및 도 3b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도들이다. 도 1, 도 2, 도 3a 및 도 3b에서, 도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 개념적으로 나타낸 평면도이고, 도 2는 도 1의 일부 구성요소를 나타낸 평면도이고, 도 3a는 도 1의 "A"로 표시된 부분의 일부 구성요소를 나타낸 평면도이고, 도 3b는 도 1의 "A"로 표시된 부분의 일부 구성요소를 나타낸 평면도이다.
도 4a, 도 4b, 및 도 4c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다. 도 4a, 도 4b, 및 도 4c에서, 도 4a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4b는 도 1의 II-II'선을 따라 취해진 영역 및 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4c는 도 1의 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 5a, 도 5b, 및 도 5c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다. 도 5a, 도 5b, 및 도 5c에서, 도 5a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5b는 도 1의 II-II'선을 따라 취해진 영역 및 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5c는 도 1의 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
우선, 도 1, 도 2, 도 3a 및 도 3b와 함께, 도 4a, 도 4b, 및 도 4c를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)를 설명하기로 한다.
도 1, 도 2, 도 3a 및 도 3b과 함께 도 4a, 도 4b, 및 도 4c를 참조하면, 반도체 기판(3) 상에 필드 절연 층(9)이 배치될 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다. 상기 필드 절연 층(9)은 트렌치 소자분리 공정을 이용하여 형성될 수 있는 트렌치 아이솔레이션 영역일 수 있다. 상기 필드 절연 층(9)은 깊은 부분(5a) 및 얕은 부분(7a)을 포함할 수 있다. 상기 필드 절연 층(9)은 산화물 계열의 절연성 물질로 형성될 수 있다.
실시 예들에서, "깊은" 및 "얕은" 이라는 용어는 상대적인 깊이를 나타내기 위한 것으로써 본 발명의 기술적 사상을 한정하기 위한 것이 아니다.
상기 반도체 기판(3) 상에 복수의 활성 영역들(14a, 14b, 16a, 16b, 16c, 18)이 배치될 수 있다. 상기 복수의 활성 영역들(14a, 14b, 16a, 16b, 16c, 18)은 상기 필드 절연 층(9)의 깊은 부분(5a)에 의해 한정되는 제1 및 제2 하부 활성 영역들(14a, 14b)을 포함할 수 있다. 상기 필드 절연 층(9)의 얕은 부분(7a)은 상기 제1 및 제2 하부 활성 영역들(14a, 14b) 상에 배치될 수 있다. 상기 복수의 활성 영역들(14a, 14b, 16a, 16b, 16c, 18)은 상기 필드 절연 층(9)의 얕은 부분(7a)에 의해 한정되는 제1 내지 제4 활성 영역들(16a, 16b, 16c, 18)을 포함할 수 있다. 상기 제1 내지 제4 활성 영역들(16a, 16b, 16c, 18)은 상기 필드 절연 층(9)의 얕은 부분(7a)을 관통하면서 상기 필드 절연 층(9)의 상부로 돌출될 수 있다.
상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)은 상기 제1 하부 활성 영역(14a) 상에 배치될 수 있다. 상기 제4 활성 영역들(18)은 상기 제2 하부 활성 영역(14b) 상에 배치될 수 있다.
상기 제1 하부 활성 영역(14a) 및 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)은 제1 웰 영역(well_1) 내에 배치될 수 있고, 상기 제2 하부 활성 영역(14b) 및 상기 제4 활성 영역들(18)은 제2 웰 영역(well_2) 내에 배치될 수 있다. 상기 제1 웰 영역(well_1, well_2)은 서로 다른 도전형일 수 있다.
상기 제1 내지 제4 활성 영역들(16a, 16b, 16c, 18)은 제1 방항(X)으로 연장되는 라인 모양들일 수 있다. 상기 제1 활성 영역들(16a) 및 상기 제2 활성 영역들(16b) 사이의 간격은 상기 제2 활성 영역들(16b)과 상기 제3 활성 영역들(16c) 사이의 간격 보다 작을 수 있다. 상기 제1 활성 영역들(16a)은 상기 제2 활성 영역들(16b)과 마주보도록 배치될 수 있다. 상기 제1 활성 영역들(16a)과 상기 제2 활성 영역들(16b)은 서로 동일한 방향(X)으로 연장되는 라인 모양들이면서 서로 마주보는 측면들(S1, S2)을 가질 수 있다. 상기 제1 활성 영역들(16a)은 제1 측면들(S1)을 가질 수 있고, 상기 제2 활성 영역들(16b)은 상기 제1 활성 영역들(16a)의 상기 제1 측면들(S1)과 마주보는 제2 측면들(S2)을 가질 수 있다.
상기 제1 활성 영역들(16a)과, 상기 제2 활성 영역들(16b) 사이의 제1 필드 트렌치 영역(23) 상에 제1 아이솔레이션 패턴(33)이 배치될 수 있다. 상기 제1 아이솔레이션 패턴(33)은 상기 제1 활성 영역들(16a)의 상기 제1 측면들(S1)과 상기 제2 활성 영역들(16b)의 상기 제2 측면들(S2) 사이에 배치될 수 있다.
제1 아이솔레이션 패턴(33)은 상기 제1 활성 영역들(16a)과 상기 제2 활성 영역들(16b) 사이에 배치되면서 상기 필드 절연 층(9)의 상기 얕은 부분(7a) 내로 연장될 수 있다. 평면에서, 상기 제1 아이솔레이션 패턴(33)은 상기 제1 활성 영역들(16a)과 상기 제2 활성 영역들(16b) 사이에에서의 폭 보다 상기 필드 절연 층(9) 내에서의 폭이 클 수 있다.
상기 제2 활성 영역들(16b)과 상기 제3 활성 영역들(16c) 사이의 제2 필드 트렌치 영역(25) 상에 제2 아이솔레이션 패턴(35)이 배치될 수 있다. 상기 제1 및 제2 필드 트렌치 영역들(23, 25)의 바닥면은 상기 필드 절연 층(9)의 상기 얕은 부분(7a)의 바닥면 보다 높을 수 있다.
상기 제1 및 제2 아이솔레이션 패턴들(33, 35)은 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 제1 및 제2 아이솔레이션 패턴들(33, 35)은 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)과 이격될 수 있다. 상기 제1 및 제2 아이솔레이션 패턴들(33, 35)은 절연성 물질(예를 들어, 산화물 계열의 절연성 물질 및/또는 질화물 계열의 절연성 물질)로 형성될 수 있다.
상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)은 제1 방향(X)으로 연장되는 라인 모양들일 수 있고, 상기 제1 및 제2 아이솔레이션 패턴들(33, 35)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 길쭉한 모양일 수 있다.
상기 제1 필드 트렌치 영역(23)의 바닥면은 상기 필드 절연 층(9)의 상기 얕은 부분(7a)의 바닥면 보다 높을 수 있기 때문에, 도 4c에서와 같이, 상기 필드 절연 층(9)의 상기 얕은 부분(7a)의 일부는 상기 제1 아이솔레이션 패턴(33)과 상기 제1 하부 활성 영역(14a) 사이에 배치될 수 있다.
상기 제1 및 제2 활성 영역들(16a, 16b) 사이에 제1 반도체 확장 층(27)이 배치될 수 있다. 상기 제1 반도체 확장 층(27)은 상기 제1 및 제2 활성 영역들(16a, 16b) 사이의 상기 제1 필드 트렌치 영역(23) 상에 배치될 수 있다. 상기 제1 및 제2 활성 영역들(16a, 16b)의 상기 측면들(S1, S2)은 상기 제1 아이솔레이션 패턴(33) 보다 상기 제1 반도체 확장 층(27)에 가까울 수 있다. 상기 제1 반도체 확장 층(27)은 상기 제1 및 제2 활성 영역들(16a, 16b)의 상기 측면들(S1, S2)과 접촉할 수 있다.
상기 제1 반도체 확장 층(27)은 상기 제1 아이솔레이션 패턴(33)의 측면들 및 바닥면을 덮을 수 있다. 상기 제1 반도체 확장 층(27)은 상기 제1 아이솔레이션 패턴(33)과 상기 제1 활성 영역들(16a)의 상기 제1 측면들(S1) 사이, 및 상기 제1 아이솔레이션 패턴(33)과 상기 제2 활성 영역들(16b)의 상기 제2 측면들(S2) 사이에 배치되면서 상기 제1 아이솔레이션 패턴(33) 하부로 연장될 수 있다. 상기 제1 반도체 확장 층(27)의 상부 끝 부분은 상기 제1 아이솔레이션 패턴(33)의 상부면 보다 높을 수 있다. 상기 제1 반도체 확장 층(27)은 "U" 자 모양으로 배치될 수 있다.
상기 제2 및 제3 활성 영역들(16b, 16c) 사이에 제2 반도체 확장 층(29)이 배치될 수 있다. 상기 제2 반도체 확장 층(29)은 상기 제2 및 제3 활성 영역들(16b, 16c) 사이의 상기 제2 필드 트렌치 영역(25) 상에 배치될 수 있다. 상기 제2 반도체 확장 층(29)은 "U" 자 모양으로 배치될 수 있다.
상기 제1 및 제2 반도체 확장 층들(33, 35)는 에피택시얼 층들일 수 있다. 상기 제1 및 제2 반도체 확장 층들(33, 35)은 에스이지(SEG) 공정을 진행하여 형성된 에피택시얼 층들일 수 있다. 상기 제1 및 제2 반도체 확장 층들(27, 29)은 상기 제1 및 제2 활성 영역들(16a, 16b)과 동일한 도전형을 가질 수 있다.
상기 제2 방향(Y)에서 상기 제1 및 제2 활성 영역들(16a, 16b)의 각각의 폭(W1)은 상기 제2 방향(Y)에서의 상기 제1 및 제2 반도체 확장 층들(27, 29)의 폭(W2) 보다 작을 수 있다.
상기 반도체 기판(3) 상에 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)이 배치될 수 있다. 상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)은 상기 제2 방향(Y)으로 연장되는 라인 모양 또는 길쭉한 모양일 수 있다.
상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)의 각각은 게이트 유전체(81) 및 게이트 전극(83)을 포함할 수 있다. 상기 게이트 유전체(81)는 상기 게이트 전극(83)의 측면들 및 바닥면 상에 배치될 수 있다. 상기 게이트 유전체(81)는 실리콘 산화물 및/또는 실리콘 산화물 보다 유전 상수가 큰 금속 산화물을 포함할 수 있다. 상기 게이트 전극(83)은 제1 도전성 물질 및 제2 도전성 물질을 포함할 수 있다. 상기 제1 도전성 물질은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 등과 같은 배리어 도전성 물질을 포함할 수 있고, 상기 제2 도전성 물질은 텅스텐(W) 같은 금속, 합금, 또는 금속 화합물을 포함할 수 있다.
상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)은 상기 제1 활성 영역들(16a)을 가로지르며 상기 제1 활성 영역들(16a)과 중첩하는 제1 게이트 패턴(85g_1), 상기 제1 아이솔레이션 패턴(33) 상에 배치되는 제1 더미 게이트 패턴(85p), 상기 제2 활성 영역들(16b)을 가로지르며 상기 제2 활성 영역들(16b)과 중첩하는 제2 게이트 패턴(85g_2), 상기 필드 절연 층(9)의 상기 깊은 부분(5a) 상에 배치되는 제2 더미 게이트 패턴(85d), 상기 제1 내지 제4 활성 영역들(16a, 16b, 16c, 18)의 끝 부분들과 중첩하는 엣지 게이트 패턴들(85e)을 포함할 수 있다. 상기 제1 게이트 패턴(85g_1)은 상기 제1 활성 영역들(16a)의 상기 필드 절연 층(9)으로부터 돌출되는 부분들의 상부면들 및 측면들과 중첩할 수 있다. 상기 제2 게이트 패턴(85g_2)은 상기 제2 활성 영역들(16b)의 상기 필드 절연 층(9)으로부터 돌출되는 부분들의 상부면들 및 측면들과 중첩할 수 있다.
상기 제1 더미 게이트 패턴(85p)은 상기 제1 및 제2 게이트 패턴들(85g_1, 85g_2) 사이에 배치될 수 있다. 상기 제1 더미 게이트 패턴(85p)은 상기 제1 아이솔레이션 패턴(33) 상에 배치될 수 있다.
상기 제1 더미 게이트 패턴(85p)은 상기 제1 아이솔레이션 패턴(33)과 중첩하며 상기 제1 아이솔레이션 패턴(33)의 상부면을 덮을 수 있다. 상기 제1 더미 게이트 패턴(85p)은 상기 제1 아이솔레이션 패턴(33) 양 옆에 위치하는 상기 제1 반도체 확장 층(27)과 중첩할 수 있다. 상기 제1 더미 게이트 패턴(85p)은 상기 제1 및 제2 활성 영역들(16a, 16b) 사이로 연장되며 상기 제1 아이솔레이션 패턴(33)의 상부면과 접촉할 수 있다.
상기 제1 게이트 패턴(85g_1) 양 옆의 상기 제1 활성 영역들(16a)에 제1 리세스 영역들(59a)이 배치될 수 있고, 상기 제2 게이트 패턴(85g_2) 옆의 상기 제2 활성 영역들(16b)에 제2 리세스 영역들(59b)이 배치될 수 있다.
상기 제1 리세스 영역들(59a) 상에 제1 소스/드레인 반도체 층들(66a)이 배치될 수 있고, 상기 제2 리세스 영역들(59b) 상에 제2 소스/드레인 반도체 층들(66b)이 배치될 수 있다. 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)은 상기 제1 및 제2 반도체 확장 층들(27, 29)과 다른 물질 또는 다른 조성비의 에피택시얼 층들로 형성될 수 있다. 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)은 상기 제1 및 제2 반도체 확장 층들(27, 29)과 다른 도전형으로 형성될 수 있다.
상기 제1 소스/드레인 반도체 층들(66a) 중에서, 상기 제1 아이솔레이션 패턴(33)에 가까운 제1 소스/드레인 반도체 층은 상기 제1 반도체 확장 층(27)과 접촉하는 부분(66p)을 가질 수 있다. 상기 제2 소스/드레인 반도체 층들(66b) 중에서, 상기 제1 아이솔레이션 패턴(33)에 가까운 제2 소스/드레인 반도체 층은 상기 제1 반도체 확장 층(27)과 접촉하는 부분(66p)을 가질 수 있다. 상기 제2 소스/드레인 반도체 층들(66b) 중에서, 상기 제2 아이솔레이션 패턴(35)에 가까운 제2 소스/드레인 반도체 층은 상기 제2 반도체 확장 층(29)과 이격될 수 있다.
상기 제1 필드 트렌치 영역(23)을 사이에 두고 서로 마주보는 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b) 사이에 상기 제1 더미 게이트 패턴(85p)의 연장 부분이 개재될 수 있다. 상기 제1 더미 게이트 패턴(85p)의 연장 부분은 상기 제1 및 제2 활성 영역들(16a, 16b) 사이로 연장되는 부분일 있다. 상기 제1 더미 게이트 패턴(85p)의 연장 부분과, 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b) 사이에 상기 제1 반도체 확장 층(27)의 일부가 개재될 수 있다.
상기 제1 활성 영역들(16a) 사이에 위치하는 상기 필드 절연 층(9)의 상기 얕은 부분(7a)과 상기 제1 소스/드레인 반도체 층들(66a) 사이에 에어 갭(AG)이 배치될 수 있다. 이와 마찬가지로, 상기 제2 활성 영역들(16b) 사이에 위치하는 상기 필드 절연 층(9)의 상기 얕은 부분(7a)과 상기 제2 소스/드레인 반도체 층들(66b) 사이에 에어 갭이 배치될 수 있다.
상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)의 측면들 상에 게이트 스페이서들(56g)이 배치될 수 있다.
상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b) 하부에 위치하는 상기 제1 및 제2 활성 영역들(16a, 16b)의 돌출 부분의 측면들 상에 활성 스페이서들(56a)이 배치될 수 있다. 상기 게이트 스페이서들(56g) 및 상기 활성 스페이서들(56a)의 각각은 내측 스페이서(52) 및 상기 내측 스페이서(52) 상의 외측 스페이서(54)를 포함할 수 있다. 상기 게이트 스페이서들(56g) 및 상기 활성 스페이서들(56a)은 절연성 물질로 형성될 수 있다. 상기 내측 스페이서(52)는 절연성의 질화물(예를 들어, SiN)을 포함할 수 있고, 상기 외측 스페이서(54)는 절연성의 산화물(예를 들어, SiO) 또는 탄소를 포함하는 절연성의 산화물(예를 들어, SiOC)로 형성될 수 있다.
상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e), 상기 게이트 스페이서들(56g), 상기 활성 스페이서들(56a), 및 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)을 갖는 기판 상에 절연성의 스토퍼 층(72) 및 하부 층간 절연 층(74)이 배치될 수 있다. 상기 절연성의 스토퍼 층(72)은 콘포멀하게 형성될 수 있다. 상기 하부 층간 절연 층(74)은 상기 절연성의 스토퍼 층(72) 상에 형성되며 상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)의 상부면들과 중첩하지 않을 수 있다.
상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e) 및 상기 하부 층간 절연 층(74) 상에 상부 층간 절연 층(90)이 배치될 수 있다.
상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b) 상에 콘택 구조체들(94)이 배치될 수 있다. 상기 콘택 구조체들(94)은 상기 하부 및 상부 층간 절연 층들(74, 90)을 관통할 수 있다. 상기 콘택 구조체들(94)은 도전성 물질, 예를 들어 금속 질화물 및/또는 금속 물질로 형성될 수 있다. 상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)과 상기 콘택 구조체들(94) 사이에 상기 게이트 스페이서들(56g) 및 상기 절연성의 스토퍼 층(72)이 개재될 수 있다. 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)과, 상기 콘택 구조체들(94) 사이에 실리사이드 층들(92)이 배치될 수 있다.
다음으로, 도 1, 도 2, 도 3a 및 도 3b와 함께, 도 5a, 도 5b, 및 도 5c를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(100)를 설명하기로 한다.
도 1, 도 2, 도 3a 및 도 3b과 함께 도 5a, 도 5b, 및 도 5c를 참조하면,
도 4a, 도 4b, 및 도 4c에서 설명한 것과 같이, 상기 반도체 기판(3) 상에 상기 필드 절연 층(9), 상기 복수의 활성 영역들(14a, 14b, 16a, 16b, 16c, 18), 상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e), 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b), 상기 게이트 스페이서들(56g), 상기 활성 스페이서들(56a), 상기 절연성의 스토퍼 층(72), 상기 하부 및 상부 층간 절연 층들(74, 90), 상기 실리사이드 층들(92) 및 상기 콘택 구조체들(94)이 배치될 수 있다.
상기 제1 및 제2 활성 영역들(16a, 16b) 사이에 제1 필드 트렌치 영역(123)이 배치될 수 있고, 상기 제2 및 제3 활성 영역들(16b, 16c) 사이에 제2 필드 트렌치 영역(125)이 배치될 수 있다.
상기 제1 및 제2 필드 트렌치 영역들(123, 125)의 바닥면들은 상기 필드 절연 층(9)의 상기 얕은 부분(7a)의 바닥면 보다 낮을 수 있다. 상기 제1 필드 트렌치 영역(123)은 상기 제1 및 제2 활성 영역들(16a, 16b) 사이에 배치되면서 상기 제1 하부 활성 영역(14a) 내로 연장될 수 있고, 상기 제2 필드 트렌치 영역(125)은 상기 제2 및 제3 활성 영역들(16b, 16c) 사이에 배치되면서 상기 제1 하부 활성 영역(14a) 내로 연장될 수 있다.
상기 제1 및 제2 활성 영역들(16a, 16b) 사이의 상기 제1 필드 트렌치 영역(123) 상에 제1 반도체 확장 층(127)이 배치될 수 있다. 상기 제2 및 제3 활성 영역들(16b, 16c) 사이의 상기 제2 필드 트렌치 영역(125) 상에 제2 반도체 확장 층(129)이 배치될 수 있다. 상기 제1 및 제2 반도체 확장 층들(127, 129)은 "U"자 모양일 수 있다. 상기 제1 반도체 확장 층(127)은 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)과 접촉할 수 있다.
상기 제1 반도체 확장 층(127) 상에 제1 아이솔레이션 패턴(133)이 배치될 수 있고, 상기 제2 반도체 확장 층(129) 상에 제2 아이솔레이션 패턴(135)이 배치될 수 있다. 상기 제1 및 제2 아이솔레이션 패턴들(133, 135)의 상부면은 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)의 상부면 보다 낮을 수 있다. 상기 제1 아이솔레이션 패턴(133)은 상기 제1 더미 게이트 패턴(85p) 하부에 배치될 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 필드 트렌치 영역(23) 내의 상기 제1 아이솔레이션 패턴(33) 및 상기 제1 더미 게이트 패턴(68p)의 하부 연장 부분을 사이에 두고 서로 마주보며 에피택시얼 층으로 형성되는 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)을 안정적으로 형성할 수 있는 반도체 소자의 구조를 제공할 수 있다. 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b) 사이에 상기 제1 반도체 확장 층(27)을 배치함으로써, 에피택시얼 층으로 형성될 수 있는 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)은 안정적으로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)은 상기 제1 및 제2 활성 영역들(16a, 16b) 뿐만 아니라 상기 제1 반도체 확장 층(27)으로부터도 에피택시얼 성장될 수 있기 때문에, 상기 필드 트렌치 영역(23)에 인접하는 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)을 안정적으로 형성할 수 있다.
다음으로, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 8c를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 6, 도 7a 및 도 7b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 평면도들이다. 도 6, 도 7a 및 도 7b에서, 도 6은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 개념적으로 나타낸 평면도이고, 도 7a 및 도 7b는 도 6의 일부 구성요소를 나타낸 평면도들이다.
도 8a, 도 8b, 및 도 8c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다. 도 8a, 도 8b, 및 도 8c에서, 도 8a는 도 6의 VI-VI'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5b는 도 1의 II-II'선을 따라 취해진 영역 및 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5c는 도 1의 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 6, 도 7a 및 도 7b과 함께, 도 8a, 도 8b, 및 도 8c을 참조하면, 반도체 기판(203) 상에 필드 절연 층(209)이 배치될 수 있다. 상기 반도체 기판(203)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다. 상기 필드 절연 층(209)은 트렌치 소자분리 공정을 이용하여 형성될 수 있는 트렌치 아이솔레이션 영역일 수 있다.
상기 반도체 기판(203) 상에 상기 필드 절연 층(209)을 관통하며 상기 필드 절연 층(209)의 상부로 돌출되는 복수의 활성 영역들(216a, 216b)이 배치될 수 있다.
상기 복수의 활성 영역들(216a, 216b)은 제1 활성 영역들(216a) 및 제2 활성 영역들(216b)을 포함할 수 있다. 상기 제1 활성 영역들(216a)은 상기 반도체 기판(203)의 제1 웰 영역(well_1) 상에 배치될 수 있고, 상기 제2 활성 영역들(216b)은 상기 반도체 기판(203)의 제2 웰 영역(well_2) 상에 배치될 수 있다. 상기 제1 웰 영역(well_1)은 상기 제2 웰 영역(well_2)과 다른 도전형일 수 있다.
상기 제1 활성 영역들(216a)과 상기 제2 활성 영역들(216b)은 서로 마주보는 측면들을 가질 수 있다. 상기 제1 활성 영역들(216a)과 상기 제2 활성 영역들(216b) 사이에 필드 트렌치 영역(223)이 배치될 수 있다.
상기 필드 트렌치 영역(223) 상에 아이솔레이션 패턴(233)이 배치될 수 있다. 상기 아이솔레이션 패턴(233)은 절연성 물질로 형성될 수 있다.
상기 제1 활성 영역들(216a)과 상기 제2 활성 영역들(216b) 사이의 상기 필드 트렌치 영역(223) 상에 반도체 확장 층(227)이 배치될 수 있다. 상기 반도체 확장 층(227)은 상기 필드 트렌치 영역(223)의 측벽들 및 바닥면 상에 배치될 수 있다. 상기 반도체 확장 층(227)은 "U"자 모양일 수 있다. 상기 반도체 확장 층(227)은 상기 아이솔레이션 패턴(233)과 상기 제1 및 제2 활성 영역들(216a, 216b) 사이에 개재될 수 있다. 상기 반도체 확장 층(227)의 상부 끝 부분은 상기 아이솔레이션 패턴(233)의 상부면 보다 높을 수 있다. 상기 반도체 확장 층(227)은 에스이지(SEG) 공정을 진행하여 형성된 에피택시얼 층일 수 있다. 상기 반도체 확장 층(227)은 상기 제1 및 제2 활성 영역들(216a, 216b)과 접촉할 수 있다.
상기 제1 및 제2 활성 영역들(216a, 216b)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 방향(X)과 수직한 제2 방향(Y)에서 상기 제1 및 제2 활성 영역들(216a, 216b)은 상기 반도체 확장 층(227) 보다 작은 폭일 수 있다.
상기 제1 활성 영역들(216a)과 중첩하는 제1 게이트 패턴(285g_1), 상기 제2 활성 영역들(216b)과 중첩하는 제2 게이트 패턴(285g_2)이 배치될 수 있다. 상기 제1 및 제2 게이트 패턴들(285g_1, 285g_2) 사이에 더미 게이트 패턴(285p)이 배치될 수 있다. 상기 제1 및 제2 게이트 패턴들(285g_1, 285g_2) 및 상기 더미 게이트 패턴(285p)의 각각은 게이트 유전체(281) 및 게이트 전극(283)을 포함할 수 있다. 상기 게이트 유전체(281)는 상기 게이트 전극(283)의 측면들 및 바닥면 상에 배치될 수 있다
상기 제1 게이트 패턴(285g_1) 양 옆의 상기 제1 활성 영역들(216a)에 제1 리세스 영역들(259a)이 배치될 수 있고, 상기 제2 게이트 패턴(285g_2) 양 옆의 상기 제2 활성 영역들(216b)에 제2 리세스 영역들(259b)이 배치될 수 있다.
상기 제1 리세스 영역들(259a) 상에 제1 소스/드레인 반도체 층들(266a)이 배치될 수 있고, 상기 제2 리세스 영역들(259b) 상에 제2 소스/드레인 반도체 층들(266b)이 배치될 수 있다. 상기 제1 및 제2 소스/드레인 반도체 층들(266a, 266b)은 서로 다른 도전형으로 형성될 수 있다. 예를 들어, 상기 제1 소스/드레인 반도체 층(266a)은 상기 제1 웰 영역(well_1)과 다른 도전형일 수 있고, 상기 제2 소스/드레인 반도체 층(266b)은 상기 제2 웰 영역(well_2)과 다른 도전형일 수 있다.
상기 제1 및 제2 소스/드레인 반도체 층들(266a, 266b)은 서로 다른 물질의 에피택시얼 층들로 형성될 수 있다. 예를 들어, 상기 제1 소스/드레인 반도체 층(266a)은 실리콘 물질의 에피택시얼 층으로 형성될 수 있고, 상기 제2 소스/드레인 반도체 층(266b)은 실리콘 저마늄 물질의 에피택시얼 층으로 형성될 수 있다.
상기 제1 소스/드레인 반도체 층들(266a) 중에서, 상기 아이솔레이션 패턴(233)에 가까운 제1 소스/드레인 반도체 층은 상기 반도체 확장 층(227)과 접촉할 수 있다. 상기 제2 소스/드레인 반도체 층들(266b) 중에서, 상기 아이솔레이션 패턴(233)에 가까운 제2 소스/드레인 반도체 층은 상기 반도체 확장 층(227)과 접촉할 수 있다.
상기 제1 활성 영역들(216a) 사이에 위치하는 상기 필드 절연 층(209)과 상기 제1 소스/드레인 반도체 층들(266a) 사이에 에어 갭(AG)이 배치될 수 있다. 이와 마찬가지로, 상기 제2 활성 영역들(216b) 사이에 위치하는 상기 필드 절연 층(209))과 상기 제2 소스/드레인 반도체 층들(266b) 사이에 에어 갭(AG)이 배치될 수 있다.
상기 제1 및 제2 게이트 패턴들(285g_1, 285g_2) 및 상기 더미 게이트 패턴(285p)의 측면들 상에 게이트 스페이서들(256g)이 배치될 수 있다. 상기 제1 및 제2 소스/드레인 반도체 층들(266a, 266b) 하부에 위치하는 상기 제1 및 제2 활성 영역들(216a, 216b)의 돌출 부분의 측면들 상에 활성 스페이서들(256a)이 배치될 수 있다. 상기 게이트 스페이서들(256g) 및 상기 활성 스페이서들(256a)의 각각은 내측 스페이서(252) 및 상기 내측 스페이서(252) 상의 외측 스페이서(254)를 포함할 수 있다. 상기 게이트 스페이서들(256g) 및 상기 활성 스페이서들(256a)은 절연성 물질로 형성될 수 있다. 상기 내측 스페이서(252)는 절연성의 질화물(예를 들어, SiN)을 포함할 수 있고, 상기 외측 스페이서(254)는 절연성의 산화물(예를 들어, SiO) 또는 탄소를 포함하는 절연성의 산화물(예를 들어, SiOC)로 형성될 수 있다.
상기 게이트 패턴들(285g_1, 285p, 285g_2), 상기 게이트 스페이서들(256g), 상기 활성 스페이서들(256a), 및 상기 제1 및 제2 소스/드레인 반도체 층들(266a, 266b)을 갖는 기판 상에 절연성의 스토퍼 층(272) 및 하부 층간 절연 층(274)이 배치될 수 있다. 상기 절연성의 스토퍼 층(272)은 콘포멀하게 형성될 수 있다. 상기 하부 층간 절연 층(274)은 상기 절연성의 스토퍼 층(272) 상에 형성되며 상기 게이트 패턴들(285g_1, 285p, 285g_2)의 상부면들과 중첩하지 않을 수 있다.
상기 게이트 패턴들(285g_1, 285p, 285g_2) 및 상기 하부 층간 절연 층(274) 상에 상부 층간 절연 층(290)이 배치될 수 있다.
상기 제1 및 제2 소스/드레인 반도체 층들(266a, 266b) 상에 콘택 구조체들(294)이 배치될 수 있다. 상기 콘택 구조체들(294)은 상기 하부 및 상부 층간 절연 층들(274, 290)을 관통할 수 있다. 상기 콘택 구조체들(294)은 도전성 물질, 예를 들어 금속 질화물 및/또는 금속 물질로 형성될 수 있다. 상기 게이트 패턴들(285g_1, 285p, 285g_2)과 상기 콘택 구조체들(294) 사이에 상기 게이트 스페이서들(256g) 및 상기 절연성의 스토퍼 층(272)이 개재될 수 있다. 상기 제1 및 제2 소스/드레인 반도체 층들(266a, 266b)과, 상기 콘택 구조체들(294) 사이에 실리사이드 층들(292)이 배치될 수 있다.
다음으로, 도 1, 도 2, 도 3a 및 도 3b와 함께, 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 상기 반도체 소자(1)의 형성 방법의 일 예를 도 9 내지 도 23b를 참조하여 설명하기로 한다. 도 9 내지 도 23b에서, 도 9, 도 11, 도 13, 도 16, 도 18 및 도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기 위한 평면도들이고, 도 10a, 도 10b, 도 12a, 도 12b, 도 14a, 도 14b, 도 15a, 도 15b, 도 17a, 도 17b, 도 19a, 도 19b, 도 20a, 도 20b, 도 22a, 도 22b, 도 23a, 및 도 23b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 9, 도 10a 및 도 10b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 반도체 기판(3) 상에 복수의 활성 영역들(14a, 14b, 16, 18)을 한정하는 필드 절연 층(9)을 형성하는 것을 포함할 수 있다. 상기 필드 절연 층(9)은 트렌치 아이솔레이션 공정을 이용하여 형성할 수 있다. 상기 필드 절연 층(9)은 실리콘 산화물 계열의 절연성 물질로 형성할 수 있다. 상기 필드 절연 층(9)은 깊은 부분(5a) 및 얕은 부분(7a)을 포함할 수 있다.
상기 복수의 활성 영역들(14a, 14b, 16, 18)은 서로 이격되는 제1 하부 활성 영역(14a) 및 제2 하부 활성 영역(14b)을 포함할 수 있고, 상기 제1 하부 활성 영역(14a) 상에 배치되는 복수의 활성 라인들(16) 및 상기 제2 하부 활성 영역(14b) 상에 배치되는 복수의 활성 라인들(18)을 포함할 수 있다. 상기 복수의 활성 라인들(16, 18)은 제1 방향(X)으로 연장되는 라인 모양들일 수 있다. 상기 필드 절연 층(9)의 상기 얕은 부분(7a)은 상기 복수의 활성 라인들(16, 18)을 한정할 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 하부 활성 영역(14a) 상의 복수의 활성 라인들(16)을 식각하여 제1 활성 영역들(16a), 제2 활성 영역들(16b) 및 제3 활성 영역들(16c)을 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)을 형성하는 것은 상기 필드 절연 층(9) 및 상기 복수의 활성 라인들(16, 18)을 갖는 기판 상에 개구부들을 갖는 하드 마스크 패턴(21)을 형성하고, 상기 하드 마스크 패턴(21)을 식각 마스크로 하여 상기 제1 하부 활성 영역(14a) 상의 상기 복수의 활성 라인들(16)을 식각하는 것을 포함할 수 있다. 상기 하드 마스크 패턴(21)은 상기 복수의 활성 라인들(16) 및 상기 필드 절연 층(9)과 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물 등과 같은 물질로 형성할 수 있다.
상기 제2 하부 활성 영역(14b) 상의 상기 복수의 활성 라인들(18)은 제4 활성 영역들로 명명할 수 있다.
상기 제1 활성 영역들(16a)과 상기 제2 활성 영역들(16b) 사이에 제1 필드 트렌치 영역(23)이 형성될 수 있고, 상기 제2 활성 영역들(16b)과 상기 제3 활성 영역들(16c) 사이에 제2 필드 트렌치 영역(25)이 형성될 수 있다. 상기 제1 필드 트렌치 영역(23)은 상기 제2 필드 트렌치 영역(25) 보다 작은 폭일 수 있다.
일 실시 예에서, 상기 제1 하부 활성 영역(14a) 상의 상기 복수의 활성 라인들(16)을 식각하면서 상기 필드 절연 층(9)이 같이 식각될 수 있다.
상기 제1 및 제2 필드 트렌치 영역들(23, 25)의 깊이는 상기 필드 절연 층(9)의 상기 얕은 부분(7a)의 바닥 깊이 보다 얕을 수 있다. 예를 들어, 상기 제1 및 제2 필드 트렌치 영역들(23, 25)의 바닥면과 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)의 상부면 사이의 높이 차이는 상기 필드 절연 층(9)의 상기 얕은 부분(7a)의 바닥면과 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)의 상부면 사이의 높이 차이 보다 작을 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 반도체 확장 층(27) 및 제2 반도체 확장 층(29)을 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 반도체 확장 층들(27, 29)을 형성하는 것은 에스이지(SEG) 공정을 진행하여 상기 제1 및 제2 필드 트렌치 영역들(23, 25)에 의해 노출되는 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c) 및 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c) 하부의 상기 복수의 활성 라인들(16)로부터 반도체 물질을 성장시키는 것을 포함할 수 있다.
상기 제1 반도체 확장 층(27)은 상기 제1 필드 트렌치 영역(23)의 측면 및 바닥면을 따라서 성장한 에피택시얼 층으로 형성될 수 있고, 상기 제2 반도체 확장 층(29)은 상기 제2 필드 트렌치 영역(25)의 측면 및 바닥면을 따라서 성장한 에피택시얼 층으로 형성될 수 있다.
상기 제1 및 제2 반도체 확장 층들(27, 29)은 언도우프트 실리콘 물질의 에피택시얼 층으로 형성할 수 있다.
일 실시예에서, 상기 에스이지 공정을 진행한 후에, 수소 열처리 공정(31)을 진행할 수 있다. 상기 수소 열처리 공정(31)은 상기 제1 및 제2 반도체 확장 층들(27, 29) 내의 결함을 치유 또는 상기 제1 및 제2 반도체 확장 층들(27, 29)의 표면 결함을 치유할 수 있다.
도 13, 도 15a 및 도 15b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 필드 트렌치 영역들(23)을 채우는 제1 아이솔레이션 패턴(33) 및 상기 제2 필드 트렌치 영역(25)을 채우는 제2 아이솔레이션 패턴(35)을 형성하고, 제1 웰 영역(well_1) 및 상기 제1 웰 영역(well_1)과 다른 도전형의 제2 웰 영역(well_2)을 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 아이솔레이션 패턴들(33, 35)을 형성하는 것은 상기 제1 및 제2 반도체 확장 층들(27, 29)을 갖는 기판 상에 절연성 물질 막을 형성하고, 상기 하드 마스크 패턴(21)이 노출될 때까지 상기 절연성 물질 막을 평탄화하고, 식각 공정을 진행하여 상기 하드 마스크 패턴(21)을 제거하는 것을 포함할 수 있다. 상기 하드 마스크 패턴(21)을 식각 공정을 이용하여 제거하면서 상기 평탄화된 절연성 물질 막의 일부가 같이 식각 될 수 있다.
상기 제1 웰 영역(well_1)은 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c) 및 상기 제1 하부 활성 영역(14a) 내에 형성될 수 있다. 상기 제1 웰 영역(well_1)을 형성하는 것은 제1 웰 이온 주입 공정(39a)을 진행하여 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c) 및 상기 제1 하부 활성 영역(14a) 내에 불순물을 주입하는 것을 포함할 수 있다.
상기 제2 웰 영역(well_2)은 상기 제4 활성 영역들(18) 및 상기 제2 하부 활성 영역(14b) 내에 형성될 수 있다. 상기 제2 웰 영역(well_2)을 형성하는 것은 제2 웰 이온 주입 공정(39b)을 진행하여 상기 제4 활성 영역들(18) 및 상기 제2 하부 활성 영역(14b) 내에 불순물을 주입하는 것을 포함할 수 있다.
상기 제2 웰 이온 주입 공정(39b)은 상기 제1 웰 이온 주입 공정(39a)을 진행하기 전 또는 후에 진행할 수 있다.
도 16, 도 17a 및 도 17b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 및 제2 웰 영역들(well_1, well_2)을 형성한 후에, 상기 필드 절연 층(9), 상기 제1 아이솔레이션 패턴(33) 및 상기 제2 아이솔레이션 패턴(35)을 부분 식각하고, 이어서 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)을 형성하는 것을 포함할 수 있다.
상기 필드 절연 층(9), 상기 제1 아이솔레이션 패턴(33) 및 상기 제2 아이솔레이션 패턴(35)은 부분 식각되어 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)의 상부면들 보다 낮은 상부면들을 갖도록 형성될 수 있다.
상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)의 각각은 차례로 적층된 베이스 절연 패턴(42), 하부 희생 패턴(44) 및 상부 희생 패턴(46)을 포함할 수 있다.
상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)을 형성하는 것은 상기 필드 절연 층(9), 상기 제1 아이솔레이션 패턴(33) 및 상기 제2 아이솔레이션 패턴(35)을 부분 식각한 후에 베이스 절연 층을 형성하고, 상기 베이스 절연 층을 갖는 기판 상에 하부 희생 층 및 상부 희생 층을 차례로 형성하고, 상기 베이스 절연 층, 상기 하부 희생 층 및 상기 상부 희생 층을 패터닝하는 것을 포함할 수 있다. 상기 베이스 절연 패턴(42)은 실리콘 산화물로 형성할 수 있고, 상기 하부 희생 패턴(44)은 폴리 실리콘으로 형성할 수 있고, 상기 상부 희생 패턴(46)은 실리콘 질화물로 형성할 수 있다.
상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)은 상기 제1 활성 영역들(16a)을 가로지르는 제1 희생 게이트 패턴(49g_1), 상기 제1 아이솔레이션 패턴(33) 상에 배치되는 제1 더미 희생 게이트 패턴(49p), 상기 제2 활성 영역들(16b)을 가로지르는 제2 희생 게이트 패턴(49g_2), 상기 필드 절연 층(9)의 상기 깊은 부분(5a) 상에 배치되는 제2 더미 희생 게이트 패턴(49d), 상기 제1 내지 제4 활성 영역들(16a, 16b, 16c, 18)의 끝 부분들과 중첩하는 엣지 희생 게이트 패턴들(49e)을 포함할 수 있다.
도 18, 도 19a 및 도 19b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 게이트 스페이서들(56g), 활성 스페이서들(56a), 복수의 리세스 영역들을 형성하는 것을 포함할 수 있다.
상기 게이트 스페이서들(56g)은 상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)의 측면들 상에 형성될 수 있다. 상기 활성 스페이서들(56a)은 상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2) 옆의 상기 제1 내지 제4 활성 영역들(16a, 16b, 16c, 18)의 측면들 상에 형성될 수 있다.
상기 게이트 스페이서들(56g) 및 상기 활성 스페이서들(56a)의 각각은 내측 스페이서(52) 및 외측 스페이서(54)를 포함할 수 있다. 상기 게이트 스페이서들(56g) 및 상기 활성 스페이서들(56a)을 형성하는 것은 상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)을 갖는 기판 상에 내측 스페이서 막 및 외측 스페이서 막을 차례로 형성하고, 상기 내측 및 외측 스페이서 막들을 이방성 식각하는 것을 포함할 수 있다.
상기 복수의 리세스 영역들을 형성하는 것은 상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2) 및 상기 게이트 스페이서들(56g)을 식각 마스크로 이용하여 상기 제1 내지 제4 활성 영역들(16a, 16b, 16c, 18)을 식각하는 것을 포함할 수 있다.
상기 복수의 리세스 영역들은 상기 제1 활성 영역들(16a) 내에 형성되는 제1 리세스 영역(59a) 및 상기 제2 활성 영역들(16b) 내에 형성되는 제2 리세스 영역(59b)을 포함할 수 있다.
일 실시예들에서, 상기 제1 및 제2 리세스 영역들(59a, 59b)은 상기 게이트 스페이서들(56g)의 하부로 확장되어 상기 게이트 스페이서들(56g)의 바닥면들을 노출시킬 수 있다.
일 실시예에서, 상기 제1 필드 트렌치 영역(23)에 인접하는 상기 제1 및 제2 리세스 영역들(59a, 59b) 중 적어도 하나는 상기 제1 반도체 확장 층(27)을 노출시킬 수 있다.
도 18, 도 20a 및 도 20b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 소스/드레인 반도체 층들(66a, 66b)을 형성하는 것을 포함할 수 있다.
상기 소스/드레인 반도체 층들(66a, 66b)을 형성하는 것은 에스이지(SEG) 공정을 진행하여 상기 복수의 리세스 영역들(59a, 59b) 상에 에피택시얼 층들을 형성하는 것을 포함할 수 있다.
상기 소스/드레인 반도체 층들(66a, 66b)은 상기 제1 리세스 영역들(59a) 상에 형성되는 제1 소스/드레인 반도체 층들(66a) 및 상기 제2 리세스 영역들(59b) 상에 형성되는 제2 소스/드레인 반도체 층들(66b)을 포함할 수 있다. 상기 제1 웰 영역(well_1) 상에 형성되는 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)은 상기 제1 웰 영역(well_1)과 다른 도전형으로 형성될 수 있다.
일 실시예에서, 상기 제1 소스/드레인 반도체 층(66a)은 상기 제1 활성 영역들(16a)과 연결될 수 있고, 상기 제2 소스/드레인 반도체 층(66b)은 상기 제2 활성 영역들(16b)과 연결될 수 있다. 상기 제1 소스/드레인 반도체 층(66a)과 상기 필드 절연 층(9)의 상기 얕은 부분(7a) 사이에 에어 갭(AG)이 형성될 수 있다. 상기 제2 소스/드레인 반도체 층(66b)과 상기 필드 절연 층(9)의 상기 얕은 부분(7a) 사이에 에어 갭이 형성될 수 있다.
도 21, 도 22a 및 도 22b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 절연성 스토퍼 층(72) 및 하부 층간 절연 층(74)을 형성하고, 게이트 트렌치들(78e, 78d, 78g_1, 78g_2, 78p)을 형성하는 것을 포함할 수 있다.
상기 절연성 스토퍼 층(72) 및 상기 하부 층간 절연 층(74)을 형성하는 것은 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)을 갖는 기판 상에 상기 절연성 스토퍼 층(72)을 콘포멀하게 형성하고, 상기 절연성 스토퍼 층(72) 상에 상기 하부 층간 절연 층(74)을 형성하고, 상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)이 노출될 때까지 상기 절연성 스토퍼 층(72) 및 상기 하부 층간 절연 층(74)을 평탄화하는 것을 포함할 수 있다. 상기 절연성 스토퍼 층(72)은 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다. 상기 하부 층간 절연 층(74)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 게이트 트렌치들(78e, 78d, 78g_1, 78g_2, 78p)은 상기 희생 게이트 패턴들(48e, 49d, 49g_1, 49p, 49g_2)을 식각 공정을 이용하여 제거하여 형성할 수 있다.
도 21, 도 23a 및 도 23b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 게이트 트렌치들(78e, 78d, 78g_1, 78g_2, 78p)을 채우는 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)을 형성하는 것을 포함할 수 있다.
상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e)을 형성하는 것은 상기 게이트 트렌치들(78e, 78d, 78g_1, 78g_2, 78p)을 갖는 기판 상에 게이트 유전체(81)를 형성하고, 상기 게이트 유전체(81) 상에 도전성 물질 막을 형성하고, 상기 도전성 물질 막을 평탄화하여 게이트 전극(83)을 형성하는 것을 포함할 수 있다.
상기 게이트 유전체(81)는 실리콘 산화물 및/또는 실리콘 산화물 보다 유전 상수가 큰 금속 산화물로 형성될 수 있다. 상기 게이트 전극(83)은 제1 도전성 물질 및 제2 도전성 물질을 포함하도록 형성할 수 있다. 상기 제1 도전성 물질은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 등과 같은 배리어 도전성 물질을 포함할 수 있고, 상기 제2 도전성 물질은 텅스텐(W) 같은 금속, 합금, 또는 금속 화합물을 포함할 수 있다.
다시, 도 1, 도 2, 도 3a 및 도 3b과 함께 도 4a, 도 4b, 및 도 4c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상부 층간 절연 층(90)을 형성하고, 실리사이들(92) 및 콘택 구조체들(94)을 형성하는 것을 포함할 수 있다.
상기 상부 층간 절연 층(90)을 형성하는 것은 상기 복수의 게이트 패턴들(85e, 85d, 85g_1, 85p, 85g_2, 85e, 85e) 및 상기 하부 층간 절연 층(74) 상에 절연성 물질 막을 형성하는 것을 포함할 수 있다.
상기 실리사이드 층들(92) 및 콘택 구조체들(94)을 형성하는 것은 상기 하부 및 상부 층간 절연 막들(74, 90), 및 상기 절연성의 스토퍼 층(72)을 관통하면서 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)을 노출시키는 콘택 홀들을 형성하고, 상기 노출된 상기 제1 및 제2 소스/드레인 반도체 층들(66a, 66b)의 표면 상에 상기 실리사이드 층들(92)을 형성하고, 상기 콘택 홀들을 채우는 상기 콘택 구조체들(94)을 형성하는 것을 포함할 수 있다.
다음으로, 도 1, 도 2, 도 3a 및 도 3b와 함께, 도 5a, 도 5b, 및 도 5c를 참조하여 설명한 반도체 소자(100)의 형성 방법의 일 예를 도 1, 도 2, 도 3a 및 도 3b와 함께 도 24a 내지 도 27b를 참조하여 설명하기로 한다. 도 24a 내지 도 27b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(100)의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b와 함께 도 24a 및 도 24b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 반도체 기판(3) 상에 복수의 활성 영역들(14a, 14b, 16, 18)을 한정하는 필드 절연 층(9)을 형성하는 것을 포함할 수 있다. 상기 복수의 활성 영역들(14a, 14b, 16, 18) 및 상기 필드 절연 층(9)은 도 9, 도 10a 및 도 10b에서 설명한 것과 같을 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 제1 및 제2 필드 트렌치 영역들(123, 125)을 형성하여 제1 활성 영역들(16a), 제2 활성 영역들(16b) 및 제3 활성 영역들(16c)을 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 필드 트렌치 영역들(123, 125)을 형성하는 것은 상기 복수의 활성 영역들(14a, 14b, 16, 18) 및 상기 필드 절연 층(9)을 갖는 기판 상에 하드 마스크 패턴(21)을 형성하고, 상기 복수의 활성 영역들(14a, 14b, 16, 18)의 활성 라인들(16)을 식각하는 것을 포함할 수 있다. 상기 제1 및 제2 활성 영역들(16a, 16b)은 상기 제1 필드 트렌치 영역(123)을 사이에 두고 마주볼 수 있고, 상기 제2 및 제3 활성 영역들(16b, 16c)은 상기 제2 필드 트렌치 영역(125)을 사이에 두고 마주볼 수 있다.
상기 제1 및 제2 필드 트렌치 영역들(123, 125)의 깊이는 상기 필드 절연 층(9)의 얕은 부분(7a)의 바닥 깊이 보다 깊을 수 있다.
도 1, 도 2, 도 3a 및 도 3b와 함께 도 25a 및 도 25b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 제1 반도체 확장 층(127) 및 제2 반도체 확장 층(129)을 형성하는 것을 포함할 수 있다. 상기 제1 및 제2 반도체 확장 층들(127, 128)은 도 14a 및 도 14b에서 설명한 상기 제1 및 제2 반도체 확장 층들(27, 29)을 형성하는 방법과 실질적으로 동일한 방법으로 형성할 수 있다.
도 1, 도 2, 도 3a 및 도 3b와 함께 도 26a 및 도 26b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 및 제2 필드 트렌치 영역들(123, 125)을 채우는 제1 및 제2 아이솔레이션 패턴들(133, 135)을 형성하고, 제1 및 제2 웰 영역들(well_1, well_2)을 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 아이솔레이션 패턴들(133, 135) 및 상기 제1 및 제2 웰 영역들(well_1, well_2)은 도 15a 및 도 15b에서 설명한 상기 제1 및 제2 아이솔레이션 패턴들(33, 35) 및 상기 제1 및 제2 웰 영역들(well_1, well_2)을 형성하는 방법과 실질적으로 동일한 방법으로 형성할 수 있다.
도 1, 도 2, 도 3a 및 도 3b와 함께 도 27a 및 도 27b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 필드 절연 층(9), 상기 제1 아이솔레이션 패턴(133) 및 상기 제2 아이솔레이션 패턴(135)을 부분 식각하는 것을 포함할 수 있다. 상기 필드 절연 층(9), 상기 제1 아이솔레이션 패턴(133) 및 상기 제2 아이솔레이션 패턴(135)을 부분 식각되어 상기 제1 내지 제3 활성 영역들(16a, 16b, 16c)의 상부면들 보다 낮은 상부면들을 갖도록 형성될 수 있다.
이어서, 도 17a 내지 23b에서 설명한 공정과 동일한 공정을 진행할 수 있다.
도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 8c를 참조하여 설명한 반도체 소자의 형성 방법의 일 예를 도 28a 내지 도 30c를 참조하여 설명하기로 한다. 도 28a 내지 도 30c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 6, 도 7a 및 도 7b와 함께 도 28a, 도 28b 및 도 28c를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 반도체 기판(203) 상에 활성 라인들을 한정하는 필드 절연 층(209)을 형성하고, 상기 활성 라인들을 식각하여 필드 트렌치 영역(223)을 형성하고, 상기 필드 트렌치 영역(223) 상에 반도체 확장 층(227)을 형성하는 것을 포함할 수 있다.
상기 필드 트렌치 영역(223)을 형성하는 것은 상기 활성 라인들 및 상기 필드 절연 층(209) 상에 하드 마스크 패턴(221)을 형성하고, 상기 하드 마스크 패턴(221)을 식각 마스크로 이용하여 상기 활성 라인들을 식각하는 것을 포함할 수 있다.
상기 활성 라인들은 식각되어 제1 및 제2 활성 영역들(216a, 216b)로 형성될 수 있다. 상기 제1 활성 영역들(216a) 및 상기 제2 활성 영역들(216b)은 상기 필드 트렌치 영역(223)을 사이에 두고 서로 마주볼 수 있다.
상기 반도체 확장 층(227)을 형성하는 것은 에스이지(SEG) 공정을 진행하여 상기 필드 트렌치 영역(223)에 의해 노출되는 상기 제1 및 제2 활성 영역들(216a, 216b) 및 상기 제1 및 제2 활성 영역들(216a, 216b) 하부의 상기 반도체 기판(203)로부터 반도체 물질을 에피택시얼 성장시키는 것을 포함할 수 있다.
일 실시 예에서, 상기 반도체 확장 층(227)은 상기 제1 및 제2 활성 영역들(216a, 216b)과 동일한 물질, 예를 들어 실리콘 물질로 형성할 수 있다.
도 6, 도 7a 및 도 7b와 함께 도 29a, 도 29b 및 도 29c를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 필드 트렌치 영역(223)을 채우는 아이솔레이션 패턴(233)을 형성하고, 제1 웰 영역(well_1)을 형성하는 것을 포함할 수 있다.
상기 아이솔레이션 패턴(233)을 형성하는 것은 상기 반도체 확장 층(227)을 갖는 기판 상에 절연성 물질 막을 형성하고, 상기 하드 마스크 패턴(221)이 노출될 때까지 상기 절연성 물질 막을 평탄화하고, 식각 공정을 진행하여 상기 하드 마스크 패턴(221)을 제거하는 것을 포함할 수 있다.
상기 제1 웰 영역(well_1)을 형성하는 것은 제1 웰 이온 주입 마스크(238a)을 이온 주입 마스크로 이용하는 제1 웰 이온 주입 공정(239a)을 진행하여 상기 제1 활성 영역들(216a) 내에 불순물을 주입하고, 상기 제1 웰 이온 주입 마스크(238a)을 제거하는 것을 포함할 수 있다. 상기 제1 웰 이온 주입 마스크(238a)는 상기 제2 활성 영역들(216b)을 덮을 수 있다. 상기 제1 웰 영역(well_1)은 상기 필드 트렌치 영역(223)의 바닥면 아래의 상기 반도체 기판(203) 내에 까지 형성될 수 있다.
도 6, 도 7a 및 도 7b와 함께 도 30a, 도 30b 및 도 30c를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 제2 웰 영역(well_2)을 형성하는 것을 포함할 수 있다.
상기 제2 웰 영역(well_2)을 형성하는 것은 제2 웰 이온 주입 마스크(238b)을 이온 주입 마스크로 이용하는 제2 웰 이온 주입 공정(239b)을 진행하여 상기 제2 활성 영역들(216b) 내에 불순물을 주입하고, 상기 제2 웰 이온 주입 마스크(238b)을 제거하는 것을 포함할 수 있다. 상기 제2 웰 이온 주입 마스크(238b)는 상기 제1 활성 영역들(216a)을 덮을 수 있다. 상기 제2 웰 영역(well_2)은 상기 필드 트렌치 영역(223)의 바닥면 아래의 상기 반도체 기판(203) 내에 까지 형성될 수 있다. 상기 제1 및 제2 웰 영역들(well_1, well_2)은 서로 다른 도전형일 수 있다.
상기 제1 활성 영역들(216a)에 가까운 상기 반도체 확장 층(227)의 부분은 상기 제1 웰 영역(well_1)과 동일한 도전형일 수 있고, 상기 제2 활성 영역들(216b)에 가까운 상기 반도체 확장 층(227)의 부분은 상기 제2 웰 영역(well_2)과 동일한 도전형일 수 있다.
이어서, 도 16 내지 23b에서 설명한 공정과 동일한 공정을 진행할 수 있다.
도 31a는 본 발명의 기술적 사상의 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 31a를 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 반도체 모듈(300)은, 모듈 기판(310) 상에 실장된 프로세서(320) 및 메모리 소자들(330)을 포함할 수 있다. 상기 모듈 기판(310)의 적어도 한 변에는 전도성 입출력 터미널들(340)이 배치될 수 있다. 상기 프로세서(320) 또는 상기 메모리 소자들(330)은 도 1 내지 도 30c를 참조하여 설명한 반도체 소자들 중 어느 하나를 포함할 수 있다.
도 31b 및 도 31c의 각각은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
우선, 도 31b를 참조하면, 본 발명의 실시예들에 의한 전자 시스템(400)은 바디(410), 디스플레이 유닛(460), 및 외부 장치(470)를 포함할 수 있다. 상기 바디(410)는 마이크로 프로세서 유닛(420), 파워 공급부(430), 기능 유닛(440), 및/또는 디스플레이 컨트롤 유닛(450)을 포함할 수 있다. 상기 바디(410)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(420), 상기 파워 공급부(430), 상기 기능 유닛(440), 및 상기 디스플레이 컨트롤 유닛(450)은 상기 바디(410)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(410)의 상면 혹은 상기 바디(410)의 내/외부에 디스플레이 유닛(460)이 배치될 수 있다. 상기 디스플레이 유닛(460)은 디스플레이 컨트롤 유닛(450)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(460)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(460)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(460)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(430)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(420), 상기 기능 유닛(440), 상기 디스플레이 컨트롤 유닛(450) 등으로 공급할 수 있다. 상기 파워 공급부(430)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(420)은 상기 파워 공급부(430)로부터 전압을 공급받아 상기 기능 유닛(440)과 상기 디스플레이 유닛(460)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(420)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(440)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
상기 마이크로 프로세서 유닛(420) 또는 상기 기능 유닛(440)은 도 1 내지 도 30c를 참조하여 설명한 반도체 소자들 중 어느 하나를 포함할 수 있다.
다음으로, 도 31c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(500)은 버스(520)를 통하여 데이터 통신을 수행하는 마이크로프로세서(514), 메모리 시스템(512) 및 유저 인터페이스(518)를 포함할 수 있다. 상기 마이크로프로세서(514)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(500)은 상기 마이크로프로세서(514)와 직접적으로 통신하는 상기 램(516)을 더 포함할 수 있다. 상기 마이크로프로세서(514) 및/또는 상기 램(516)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(518)는 상기 전자 시스템(500)으로 정보를 입력하거나 또는 상기 전자 시스템(500)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(518)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(512)은 상기 마이크로프로세서(514) 동작용 코드들, 상기 마이크로프로세서(514)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(512)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(514), 상기 램(516), 및/또는 상기 메모리 시스템(512)은 도 1 내지 도 30c를 참조하여 설명한 반도체 소자들 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 9 : 필드 절연 층
14a, 14b : 하부 활성 영역들
16a, 16b, 16c, 18 : 제1 내지 제4 활성 영역들
23, 25 : 필드 트렌치 영역 27, 29 : 반도체 확장 층
33, 35 : 아이솔레이션 패턴
well_1, well_2 : 제1 및 제2 웰 영역들
59a : 제1 리세스 영역 59b : 제2 리세스 영역
66a : 제1 소스/드레인 반도체 층
66b : 제2 소스/드레인 반도체 층
72 : 절연서 스토퍼 층 74 : 하부 층간 절연 층
81 : 게이트 유전체 83 : 게이트 전극
85e : 엣지 게이트 패턴 85p : 제1 더미 게이트 패턴
85g_1, 85g_2 : 제1 및 제2 게이트 패턴들
85d : 제2 더미 게이트 패턴
90 : 상부 층간 절연 층 92 : 실리사이드 층
94 : 콘택 구조체

Claims (20)

  1. 반도체 기판 상에 배치되며 서로 마주보는 측면들을 갖는 제1 활성 영역 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역들 사이에 배치되는 아이솔레이션 패턴;
    상기 제1 및 제2 활성 영역들 사이에 배치되는 반도체 확장 층;
    상기 제1 활성 영역 상에 배치되는 제1 소스/드레인 반도체 층; 및
    상기 제2 활성 영역 상에 배치되는 제2 소스/드레인 반도체 층을 포함하되,
    상기 제1 및 제2 활성 영역들의 서로 마주보는 상기 측면들은 상기 아이솔레이션 패턴 보다 상기 반도체 확장 층에 가깝고,
    상기 반도체 확장 층의 상부 끝 부분은 상기 아이솔레이션 패턴의 상부면 보다 높고,
    상기 반도체 확장 층은, 상기 아이솔레이션 패턴의 양 측면 및 바닥면을 덮는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 확장 층은 상기 제1 및 제2 활성 영역들의 상기 측면들과 접촉하는 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체 확장 층은 상기 제1 활성 영역과 상기 아이솔레이션 패턴 사이에 배치되면서 상기 제2 활성 영역과 상기 아이솔레이션 패턴 사이에 배치되는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 반도체 확장 층은 상기 아이솔레이션 패턴 하부로 연장되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 소스/드레인 반도체 층은 상기 반도체 확장 층과 접촉하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 소스/드레인 반도체 층은 상기 제1 활성 영역의 제1 리세스 영역 상에 배치되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 반도체 확장 층의 상부 끝 부분은 상기 제1 리세스 영역의 바닥면 보다 높은 반도체 소자.
  9. 제 7 항에 있어서,
    상기 반도체 확장 층의 바닥면은 상기 제1 리세스 영역의 바닥면 보다 낮은 반도체 소자.
  10. 제 1 항에 있어서,
    상기 반도체 확장 층은 제1 에피택시얼 층이고,
    상기 제1 및 제2 소스/드레인 반도체 층들은 상기 제1 에피택시얼 층과 다른 제2 에피택시얼 층들인 반도체 소자.
  11. 반도체 기판 상에 배치되는 필드 절연 층;
    상기 반도체 기판 상에 배치되며 상기 필드 절연 층을 관통하는 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역 및 제2 활성 영역 사이에 배치되며 상기 필드 절연 층 내로 연장되는 아이솔레이션 패턴;
    상기 제1 및 제2 활성 영역들 사이에 배치되는 반도체 확장 층;
    상기 제1 활성 영역 상의 제1 소스/드레인 반도체 층; 및
    상기 제2 활성 영역 상의 제2 소스/드레인 반도체 층을 포함하되,
    상기 아이솔레이션 패턴은 상기 제1 및 제2 활성 영역들 사이에서의 폭 보다 상기 필드 절연층 내에서의 폭이 크고,
    상기 반도체 확장 층의 상부 끝 부분은 상기 아이솔레이션 패턴의 상부면 보다 높고,
    상기 반도체 확장 층은, 상기 아이솔레이션 패턴의 양 측면 및 바닥면을 덮는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 활성 영역은 제1 방향으로 연장되는 라인 모양이고,
    상기 제1 방향과 수직한 제2 방향에서 상기 제1 활성 영역의 폭은 상기 제2 방향에서 상기 반도체 확장 층의 폭 보다 작은 반도체 소자.
  13. 제 11 항에 있어서,
    상기 제1 및 제2 활성 영역들은 상기 필드 절연 층을 관통하며 상기 필드 절연 층 상부로 돌출되는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 제1 활성 영역 상의 제1 게이트 패턴;
    상기 제2 활성 영역 상의 제2 게이트 패턴; 및
    상기 제1 및 제2 게이트 패턴 사이의 더미 게이트 패턴을 포함하되,
    상기 더미 게이트 패턴은 상기 제1 및 제2 활성 영역들 사이로 연장되며 상기 아이솔레이션 패턴과 중첩하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 반도체 확장 층은 상기 제1 및 제2 소스/드레인 반도체 층들과 상기 더미 게이트 패턴 사이에 개재된 부분을 포함하는 반도체 소자.
  16. 반도체 기판 상에 배치되며 제1 방향으로 연장되는 라인 모양의 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역 상에 배치되는 제1 게이트 패턴;
    상기 제2 활성 영역 상에 배치되는 제2 게이트 패턴;
    상기 제1 및 제2 게이트 패턴들 사이에 배치되는 더미 게이트 패턴;
    상기 제1 및 제2 활성 영역들 사이에 배치되는 아이솔레이션 패턴; 및
    상기 제1 활성 영역과 상기 아이솔레이션 패턴 사이에 배치되는 반도체 확장 층을 포함하며,
    상기 반도체 확장 층의 상부 끝 부분은 상기 아이솔레이션 패턴의 상부면 보다 높고,
    상기 반도체 확장 층은, 상기 아이솔레이션 패턴의 양 측면 및 바닥면을 덮는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제1 활성 영역의 제1 리세스 영역 상에 배치되는 제1 소스/드레인 반도체 층; 및
    상기 제2 활성 영역의 제2 리세스 영역 상에 배치되는 제2 소스/드레인 반도체 층을 더 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 소스/드레인 반도체 층들의 바닥면은 상기 아이솔레이션 패턴의 바닥면 보다 높은 반도체 소자.
  19. 제 16 항에 있어서,
    상기 아이솔레이션 패턴은 상기 제1 방향과 수직한 제2 방향으로 길쭉한 반도체 소자.
  20. 제 17 항에 있어서,
    상기 제1 소스/드레인 반도체 층 상의 콘택 패턴; 및
    상기 제2 소스/드레인 반도체 층 상의 콘택 패턴을 더 포함하는 반도체 소자.
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