KR20150095048A - 반도체 소자 - Google Patents

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KR20150095048A
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남기홍
김동찬
황희돈
김영민
장덕영
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 활성 영역을 갖는 반도체 기판을 포함한다. 상기 활성 영역을 가로지르는 게이트 트렌치가 배치된다. 상기 게이트 트렌치 양 옆의 상기 활성 영역 내에 제1 및 제2 소스/드레인 영역들이 배치된다. 상기 게이트 트렌치 내에 게이트 전극이 배치된다. 상기 게이트 전극과 상기 활성 영역 사이에 게이트 유전 막이 배치된다. 상기 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 응력 패턴이 배치된다. 상기 응력 패턴은 실리콘 질화물 보다 낮은 잔류 응력(residual stress)을 갖는다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 트랜지스터를 갖는 반도체 소자, 반도체 소자의 형성방법, 이들을 채택하는 반도체 모듈 및 전자 시스템에 관한 것이다.
반도체 소자의 고집적 경향에 따라, 3차원 트랜지스터를 스위칭 소자로 이용하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 트랜지스터의 전기적 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 트랜지스터의 저항 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 트랜지스터의 유효 이동도 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 트랜지스터의 Ion(On-Current) 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 소자들의 형성방법들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 활성 영역을 갖는 반도체 기판을 포함한다. 상기 활성 영역을 가로지르는 게이트 트렌치가 배치된다. 상기 게이트 트렌치 양 옆의 상기 활성 영역 내에 제1 및 제2 소스/드레인 영역들이 배치된다. 상기 게이트 트렌치 내에 게이트 전극이 배치된다. 상기 게이트 전극과 상기 활성 영역 사이에 게이트 유전 막이 배치된다. 상기 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 응력 패턴이 배치된다. 상기 응력 패턴은 실리콘 질화물 보다 낮은 잔류 응력(residual stress)을 갖는다.
몇몇 실시예들에서, 상기 응력 패턴의 상기 물질은 상기 실리콘 질화물 보다 낮은 유전율을 가질 수 있다.
다른 실시예에서, 상기 응력 패턴의 상기 물질은 실리콘 질화물 내에 보론이 첨가되어 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 물질일 수 있다.
또 다른 실시예에서, 상기 응력 패턴의 물질은 실리콘 질화물 내에 보론과 함께, 탄소 또는 산소가 첨가되어 상기 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 물질일 수 있다.
또 다른 실시예에서, 상기 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 배치된 절연 패턴을 더 포함하되, 상기 절연 패턴은 상기 응력 패턴과 다른 물질로 형성될 수 있다.
상기 절연 패턴은 상기 응력 패턴 보다 높은 내식각성의 물질로 형성될 수 있다.
상기 절연 패턴은 상기 응력 패턴 상에 배치될 수 있다.
상기 응력 패턴은 상기 제1 및 제2 소스/드레인 영역들과, 상기 절연 패턴 사이에 개재될 수 있다.
상기 응력 패턴은 상기 절연 패턴의 측면 및 바닥면을 덮을 수 있다.
또 다른 실시예에서, 상기 활성 영역은 P형의 도전형이고, 상기 제1 및 제2 소스/드레인 영역들은 N형의 도전형일 수 있다.
또 다른 실시예에서, 상기 응력 패턴은 상기 제1 및 제2 소스/드레인 영역들과 마주보며 상기 제1 및 제2 소스/드레인 영역들과 이격될 수 있다.
또 다른 실시예에서, 상기 게이트 유전 막은 상기 게이트 전극과 상기 활성 영역 사이에 개재되면서 상기 응력 패턴과 상기 활성 영역 사이에 개재될 수 있다.
본 발명의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 내에 배치되며 활성 영역을 한정하는 트렌치 소자분리 막을 포함한다. 상기 활성 영역을 가로지르며 상기 트렌치 소자분리 막 내로 연장된 게이트 트렌치가 배치된다. 상기 게이트 트렌치 내에 게이트 전극이 배치된다. 상기 게이트 트렌치 내에 그리고 상기 게이트 전극 상에 응력 패턴이 배치된다. 상기 응력 패턴은 실리콘 질화물 보다 잔류 응력의 값이 작은 물질로 형성될 수 있다.
몇몇 실시예들에서, 상기 트렌치 소자분리 막은 제1 소자 분리 막 및 상기 제1 소자분리 막 상의 제2 소자분리 막을 포함하되, 상기 응력 패턴은 상기 제2 소자분리 막 보다 잔류 응력 값이 작을 수 있다.
다른 실시예에서, 상기 응력 패턴은 상기 게이트 전극의 상부면과 직접적으로 접촉하면서 상기 제1 및 제2 소스/드레인 영역들과 마주볼 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예에 따르면, 3차원 트랜지스터의 소스/드레인 영역과 마주보는 응력 패턴을 제공할 수 있다. 상기 응력 패턴은 실리콘 질화물 보다 잔류 응력 값이 작은 물질로 형성될 수 있다. 상기 응력 패턴은 트랜지스터의 저항, 유효 이동도, 및 Ion 특성들을 개선하여 트랜지스터의 성능을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들을 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 10a, 도 10b, 도 11a 및 도 11b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 14a, 도 14b, 도 15a 및 도 15b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 16은 잔류 응력 특성을 나타낸 도면이다.
도 17은 트랜지스터의 Ion 특성을 나타낸 도면이다.
도 18은 트랜지스터의 유효 이동도 특성을 나타낸 도면이다.
도 19는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다.
도 20은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 개략적으로 나타낸 도면이다.
도 21은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 22는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 23은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 나타낸 단면도들이다. 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 1의 II-II'선을 따라 취해진 영역 및 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)는 반도체 기판(5) 내에 배치되며 활성 영역(15a)을 한정하는 트렌치 소자분리 막(15s)을 포함할 수 있다. 또한, 상기 반도체 소자(1)는 트랜지스터(TR) 및 응력 패턴(46)을 포함할 수 있다.
상기 반도체 기판(5)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다. 상기 트렌치 소자분리 막(15s)은 제1 소자분리 막(9) 및 제2 소자분리 막(11)을 포함할 수 있다. 상기 제1 소자분리 막(9)은 상기 반도체 기판(5) 내의 소자분리 트렌치(7)의 내벽 상에 배치될 수 있다. 상기 제2 소자분리 막(11)은 상기 제1 소자분리 막(9) 상에 배치될 수 있다. 상기 제2 소자분리 막(11)은 상기 제1 소자분리 막(9) 상에 배치되며 상기 소자분리 트렌치(7)를 채울 수 있다. 상기 제1 소자분리 막(9)은 실리콘 산화막으로 형성될 수 있고, 상기 제2 소자분리 막(11)은 실리콘 질화막으로 형성될 수 있다.
상기 트랜지스터(TR)는 3차원 트랜지스터일 수 있다. 상기 트랜지스터(TR)는 게이트 전극(40), 게이트 유전 막(35), 제1 소스/드레인 영역(20a) 및 제2 소스/드레인 영역(20b)을 포함할 수 있다.
상기 게이트 전극(40)은 상기 활성 영역(15a)을 가로지르며 상기 트렌치 소자분리 막(15s) 상으로 연장된 게이트 트렌치(30) 내에 배치될 수 있다. 상기 게이트 트렌치(30)는 상기 활성 영역(15a) 내에 위치하는 제1 부분(30a) 및 상기 트렌치 소자분리 막(15s) 내에 위치하는 제2 부분(30b)을 가질 수 있다. 상기 게이트 트렌치(30)의 상기 제2 부분(30b)은 상기 게이트 트렌치(30)의 상기 제1 부분(30a) 보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다. 상기 게이트 전극(40)은 상기 게이트 트렌치(30)를 부분적으로 채울 수 있다. 상기 게이트 전극(40)은 상기 활성 영역(15a)의 상부면 및 상기 트렌치 소자분리 막(15s)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 게이트 전극(40)은 상기 활성 영역(15a) 내에 위치하는 제1 부분(40a) 및 상기 트렌치 소자분리 막(15s) 내에 위치하는 제2 부분(40b)을 가질 수 있다. 상기 게이트 전극(40)의 상기 제2 부분(40b)은 상기 게이트 전극(40)의 상기 제1 부분(40a) 보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다. 따라서, 상기 게이트 전극(40)의 상기 제2 부분(40b)은 상기 게이트 전극(40)의 상기 제1 부분(40a) 아래에 위치하는 활성 영역(15a)의 측면과 마주볼 수 있다. 상기 게이트 전극(40)은 텅스텐, 타이타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등과 같은 도전성 물질로 형성할 수 있다.
상기 제1 및 제2 소스/드레인 영역들(20a, 20b)은 상기 게이트 트렌치(30) 양 옆의 상기 활성 영역(15a) 내에 배치될 수 있다. 상기 게이트 트렌치(30)를 사이에 두고 서로 이격될 수 있다.
일 실시예에서, 상기 활성 영역(15a)이 P형의 도전형인 경우에, 상기 제1 및 제2 소스/드레인 영역들(20a, 20b)은 N형의 도전형을 가질 수 있다. 따라서, 상기 트랜지스터(TR1)는 앤모스 트랜지스터일 수 있다.
상기 제1 및 제2 소스/드레인 영역들(20a, 20b)은 비대칭 구조일 수 있다. 예를 들어, 상기 제2 소스/드레인 영역(20b)의 접합 깊이(junction depth)는 상기 제1 소스/드레인 영역(20a)의 접합 깊이 보다 깊을 수 있다. 상기 게이트 전극(40)의 일부분은 상기 제1 소스/드레인 영역(20a)의 일부분 및/또는 상기 제2 소스/드레인 영역(20b)의 일부분과 마주볼 수 있다. 상기 게이트 전극(40)과 상기 제2 소스/드레인 영역(20b)이 마주보는 부분의 크기는 상기 게이트 전극(40)과 상기 제1 소스/드레인 영역(20a)이 마주보는 부분의 크기 보다 클 수 있다.
상기 활성 영역(15a) 내에 상기 트랜지스터(TR)의 채널 영역(CH)이 정의될 수 있다. 상기 채널 영역(CH)의 상기 제1 소스/드레인 영역(20a)과 상기 제2 소스/드레인 영역(20b) 사이의 활성 영역에 정의될 수 있다.
상기 응력 패턴(46)은 상기 게이트 전극(40) 상에 배치될 수 있다. 상기 응력 패턴(46)은 상기 게이트 전극(40) 상부에 배치되면서 상기 게이트 트렌치(30) 내에 배치될 수 있다. 상기 응력 패턴(46)은 상기 게이트 전극(40)의 상부면과 직접적으로 접촉할 수 있다. 상기 응력 패턴(46)은 상기 제1 및 제2 소스/드레인 영역들(20a, 20b)과 마주보면서 상기 제1 및 제2 소스/드레인 영역들(20a, 20b)과 이격될 수 있다. 상기 제1 및 제2 소스/드레인 영역들(20a, 20b)은 상기 응력 패턴(46) 양 옆의 상기 활성 영역(15a) 내에 배치될 수 있다.
상기 응력 패턴(46)은 제1 부분(46a) 및 제2 부분(46b)을 가질 수 있다. 상기 응력 패턴(46)의 상기 제1 부분(46a)은 상기 활성 영역(15a) 내에 위치하는 상기 게이트 전극(40)의 상기 제1 부분(40a) 상부에 배치될 수 있고, 상기 응력 패턴(46)의 상기 제2 부분(46b)은 상기 트렌치 소자분리 막(15s) 내에 위치하는 상기 게이트 전극(40)의 상기 제2 부분(40b) 상부에 배치될 수 있다.
상기 응력 패턴(46)은 상기 트렌치 소자분리 막(15s)의 상기 제2 소자분리 막(11) 보다 잔류 응력이 낮은 물질로 형성될 수 있다. 예를 들어, 상기 제2 소자분리 막(11)은 실리콘 질화물로 형성하고, 상기 응력 패턴(46)은 실리콘 질화물로 형성되는 상기 제2 소자분리 막(11) 보다 잔류 응력이 낮을 수 있다. 상기 응력 패턴(46)은 실리콘 질화물로 형성되는 상기 제2 소자분리 막(11) 보다 잔류 응력 값이 작을 수 있다.
실시예들에서, "~ 보다 잔류 응력이 낮은" 이라는 표현은 "~ 보다 잔류 응력의 값이 작은" 을 의미할 수 있다.
일 실시예에서, 상기 응력 패턴(46)은 실리콘 질화물 보다 잔류 응력이 낮은 물질로 형성될 수 있다. 예를 들어, 상기 응력 패턴(46)은 SiBN, SiBCN, SiOCN, SiOBN, SiON, BN 또는 SiCN 중 적어도 하나를 포함하도록 형성될 수 있다.
일 실시예에서, 상기 응력 패턴(46)은 실리콘 질화물 보다 잔류 응력이 낮은 물질이면서 실리콘 질화물 보다 유전율이 낮은 물질로 형성될 수 있다. 예를 들어, 상기 응력 패턴(46)은 SiBN, SiOCN, SiOBN, SiON 또는 BN 중 적어도 하나를 포함하도록 형성될 수 있다.
일 실시예에서, 상기 응력 패턴(46)은 실리콘 질화물 내에 "보론(B)"이 불순물로 첨가되여 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 물질로 형성될 수 있다.
일 실시예에서, 상기 응력 패턴(46)은 실리콘 질화물 내에 "보론(B)" 과 함께 "산소(O)" 또는 "탄소(C)" 가 불순물로 첨가되어 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 물질로 형성될 수 있다.
상기 게이트 유전 막(35)은 상기 게이트 전극(40)과 상기 활성 영역(15a) 사이에 개재된 제1 부분(35a) 및 상기 응력 패턴(46)과 상기 활성 영역(15a) 사이에 개재된 제2 부분(35b)을 가질 수 있다. 상기 게이트 유전 막(35)의 상기 제2 부분(35b)은 상기 응력 패턴(46)과 상기 활성 영역(15a) 사이에 개재되면서 상기 응력 패턴(46)과 상기 활성 영역(15a)이 직접적으로 접촉하는 것을 방지할 수 있다. 상기 게이트 유전 막(35)의 상기 제2 부분(35b)은 상기 응력 패턴(46)과 상기 활성 영역(15a)이 직접적으로 접촉하면서 발생하는 트랜지스터(TR)의 성능 열화를 방지할 수 있다. 상기 게이트 유전 막(35)은 열 산화막으로 형성될 수 있다. 예를 들어, 상기 게이트 유전 막(35)은 열 산화 공정을 이용하여 실리콘 산화물로 형성될 수 있다.
상기 응력 패턴(46)은 상기 트랜지스터(TR)의 저항 특성을 개선하여 상기 트랜지스터(TR)의 성능을 개선할 수 있다. 예를 들어, 상기 응력 패턴(46)은 상기 트랜지스터(TR)의 채널 저항을 감소시킬 수 있다.
상기 응력 패턴(46)은 상기 트랜지스터(TR)의 유효 이동도를 증가시키어 상기 트랜지스터(TR)의 성능을 개선할 수 있다.
상기 응력 패턴(46)은 상기 트랜지스터(TR)의 Ion(On-Current)를 증가시키어 상기 트랜지스터(TR)의 성능을 개선할 수 있다.
다음으로, 도 1과 함께 도 3a 및 도 3b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자(100)를 설명하기로 한다.
도 1, 도 3a 및 도 3b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(100)는 반도체 기판(105) 내에 배치되며 활성 영역(115a)을 한정하는 상기 트렌치 소자분리 막(115s)을 포함할 수 있다. 또한, 상기 반도체 소자(100)는 트랜지스터(TR100), 응력 패턴(146) 및 절연 패턴(151)을 포함할 수 있다.
상기 트렌치 소자분리 막(115s)은, 도 2a 및 도 2b에서의 상기 트렌치 소자분리 막(15s)과 마찬가지로, 제1 소자분리 막(109) 및 제2 소자분리 막(111)을 포함할 수 있고, 상기 제1 소자분리 막(109)은 상기 반도체 기판(105) 내의 소자분리 트렌치(107)의 내벽 상에 배치될 수 있고, 상기 제2 소자분리 막(111)은 상기 제1 소자분리 막(109) 상에 배치될 수 있다.
상기 트랜지스터(TR100)는 3차원 트랜지스터일 수 있다. 상기 트랜지스터(TR100)는 게이트 전극(140), 게이트 유전 막(135), 제1 소스/드레인 영역(120a) 및 제2 소스/드레인 영역(120b)을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역들(120a, 120b) 사이에 위치하며 상기 게이트 전극(140) 하부에 위치하는 상기 활성 영역(115a) 내에 상기 트랜지스터(TR100)의 채널 영역(CH)이 정의될 수 있다.
상기 게이트 전극(140)은, 도 2a 및 도 2b에서의 상기 게이트 전극(40)과 실질적으로 동일할 수 있고, 상기 게이트 유전 막(135)은 도 2a 및 도 2b에서의 상기 게이트 유전막(35)과 실질적으로 동일할 수 있고, 상기 제1 및 제2 소스/드레인 영역들(120a, 120b)은 도 2a 및 도 2b에서의 상기 제1 및 제2 소스/드레인 영역들(20a, 20b)과 실질적으로 동일할 수 있다. 예를 들어, 상기 게이트 전극(140)은 상기 활성 영역(115a)을 가로지르며 상기 트렌치 소자분리 막(115s) 상으로 연장된 게이트 트렌치(130) 내에 배치될 수 있고, 상기 제1 및 제2 소스/드레인 영역들(120a, 120b)은 상기 게이트 트렌치(107) 양 옆의 상기 활성 영역(115a) 내에 배치될 수 있다. 상기 게이트 트렌치(130)는 상기 활성 영역(115a)을 가로지르는 제1 부분(130a) 및 상기 트렌치 소자분리 막(115s) 내의 제2 부분(130b)을 포함할 수 있다.
상기 응력 패턴(146)은 상기 게이트 전극(140) 상에 배치될 수 있다. 상기 응력 패턴(146)은 상기 게이트 전극(140)의 상부면과 직접적으로 접촉할 수 있다.
상기 응력 패턴(146)은 상기 게이트 전극(140) 상부의 상기 게이트 트렌치(107) 내에 배치되면서 상기 활성 영역(115a)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 응력 패턴(146)은 제1 부분(146a) 및 제2 부분(146b)을 가질 수 있다. 상기 응력 패턴(146)의 상기 제1 부분(146a)은 상기 활성 영역(115a) 내에 위치하는 상기 게이트 전극(140)의 제1 부분(140a) 상부에 배치될 수 있고, 상기 응력 패턴(146)의 상기 제2 부분(146b)은 상기 트렌치 소자분리 막(115s) 내에 위치하는 상기 게이트 전극(140)의 제2 부분(140b) 상부에 배치될 수 있다.
상기 응력 패턴(146)은 상기 제1 소스/드레인 영역(120a) 및/또는 상기 제2 소스/드레인 영역(120b)과 마주볼 수 있다. 상기 응력 패턴(146)은, 도 2a 및 도 2b에서의 상기 응력 패턴(46)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 응력 패턴(146)은 상기 제2 소자분리 막(111), 예를 들어 실리콘 질화물 보다 잔류 응력 값이 작은 물질로 형성될 수 있다.
상기 절연 패턴(151)은 상기 응력 패턴(146) 상에 배치되며 상기 게이트 트렌치(130)의 상부 영역 내에 배치될 수 있다.
상기 절연 패턴(151)은 상기 응력 패턴(146)과 다른 물질로 형성될 수 있다. 상기 절연 패턴(151)은 상기 응력 패턴(146)과 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 절연 패턴(151)은 상기 응력 패턴(146) 보다 높은 내식각성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 응력 패턴(146)은 보론이 불순물로 첨가된 실리콘 질화물로 형성될 수 있고, 상기 절연 패턴(151)은 보론이 첨가되지 않은 실리콘 질화물로 형성될 수 있다.
상기 절연 패턴(151)은 제1 부분(151a) 및 제2 부분(151b)을 가질 수 있다. 상기 절연 패턴(151)의 상기 제1 부분(151a)은 상기 응력 패턴(146)의 상기 제1 부분(146a)을 덮을 수 있고, 상기 절연 패턴(151)의 상기 제2 부분(151b)은 상기 응력 패턴(146)의 상기 제2 부분(146b)을 덮을 수 있다. 상기 절연 패턴(151)은 상기 응력 패턴(146)을 보호하는 역할을 할 수 있다. 예를 들어, 상기 절연 패턴(151)은 후속의 식각 공정으로부터 상기 응력 패턴(146)이 과도하게 식각되는 것을 방지함으로써, 상기 트랜지스터(TR100)의 성능이 저하되는 것을 방지할 수 있다.
상기 게이트 유전 막(135)은 상기 게이트 전극(140)과 상기 활성 영역(115a) 사이에 개재된 제1 부분(135a), 상기 응력 패턴(146)과 상기 활성 영역(115a) 사이에 개재된 제2 부분(135b) 및 상기 절연 패턴(151)과 상기 활성 영역(115a) 사이에 개재된 제3 부분(135c)을 포함할 수 있다. 상기 게이트 유전 막(135)의 상기 제2 부분(135b)은 상기 응력 패턴(146)과 상기 활성 영역(115a)이 직접적으로 접촉하면서 발생하는 트랜지스터(TR100)의 성능 열화를 방지할 수 있다.
상기 응력 패턴(146)은 상기 트랜지스터(TR100)의 저항 특성을 개선하여 상기 트랜지스터(TR100)의 성능을 개선할 수 있다. 상기 응력 패턴(146)은 상기 트랜지스터(TR100)의 유효 이동도를 증가시키어 상기 트랜지스터(TR100)의 성능을 개선할 수 있다. 상기 응력 패턴(146)은 상기 트랜지스터(TR100)의 Ion(On-Current)를 증가시키어 상기 트랜지스터(TR100)의 성능을 개선할 수 있다.
다음으로, 도 1과 함께 도 4a 및 도 4b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자(200)를 설명하기로 한다.
도 1, 도 4a 및 도 4b를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(200)는 반도체 기판(205) 내에 배치되며 활성 영역(215a)을 한정하는 상기 트렌치 소자분리 막(215s)을 포함할 수 있다. 또한, 상기 반도체 소자(200)는 트랜지스터(TR200), 응력 패턴(246) 및 절연 패턴(251)을 포함할 수 있다.
상기 트렌치 소자분리 막(215s)은, 도 2a 및 도 2b에서의 상기 트렌치 소자분리 막(15s)과 마찬가지로, 제1 소자분리 막(209) 및 제2 소자분리 막(211)을 포함할 수 있고, 상기 제1 소자분리 막(209)은 상기 반도체 기판(205) 내의 소자분리 트렌치(207)의 내벽 상에 배치될 수 있고, 상기 제2 소자분리 막(211)은 상기 제1 소자분리 막(209) 상에 배치될 수 있다.
상기 트랜지스터(TR200)는 3차원 트랜지스터일 수 있다. 상기 트랜지스터(TR200)는 게이트 전극(240), 게이트 유전 막(235), 제1 소스/드레인 영역(220a) 및 제2 소스/드레인 영역(220b)을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역들(220a, 220b) 사이에 위치하며 상기 게이트 전극(240) 하부에 위치하는 상기 활성 영역(215a) 내에 상기 트랜지스터(TR200)의 채널 영역(CH)이 정의될 수 있다.
상기 게이트 전극(240)은, 도 2a 및 도 2b에서의 상기 게이트 전극(40)과 실질적으로 동일할 수 있고, 상기 게이트 유전 막(235)은 도 2a 및 도 2b에서의 상기 게이트 유전막(35)과 실질적으로 동일할 수 있고, 상기 제1 및 제2 소스/드레인 영역들(220a, 220b)은 도 2a 및 도 2b에서의 상기 제1 및 제2 소스/드레인 영역들(20a, 20b)과 실질적으로 동일할 수 있다. 예를 들어, 상기 게이트 전극(240)은 상기 활성 영역(215a)을 가로지르며 상기 트렌치 소자분리 막(215s) 상으로 연장된 게이트 트렌치(230) 내에 배치될 수 있고, 상기 게이트 유전 막(235)은 상기 게이트 전극(240)과 상기 활성 영역(215s) 사이에 배치된 부분을 포함할 수 있고, 상기 제1 및 제2 소스/드레인 영역들(220a, 220b)은 상기 게이트 트렌치(207) 양 옆의 상기 활성 영역(215a) 내에 배치될 수 있다.
상기 응력 패턴(246) 및 상기 절연 패턴(251)은 상기 게이트 전극(240) 상에 배치될 수 있다.
상기 응력 패턴(246)은 상기 절연 패턴(251)의 측면 및 바닥면을 덮도록 배치될 수 있다. 상기 응력 패턴(246)은 제1 부분(246a) 및 제2 부분(246b)을 가질 수 있다. 상기 응력 패턴(246)의 상기 제1 부분(246a)은 상기 활성 영역(215a) 내에 위치하는 상기 게이트 전극(240)의 제1 부분(240a) 상부에 배치될 수 있고, 상기 응력 패턴(246)의 상기 제2 부분(246b)은 상기 트렌치 소자분리 막(215s) 내에 위치하는 상기 게이트 전극(240)의 제2 부분(240b) 상부에 배치될 수 있다. 상기 응력 패턴(246)은 상기 절연 패턴(251)과 상기 게이트 전극(40) 사이에 개재되면서 상기 절연 패턴(251)과 상기 활성 영역(15a) 사이에 개재될 수 있다. 상기 응력 패턴(246)은 상기 제1 및 제2 소스/드레인 영역들(220a, 220b)과 마주보는 부분을 가질 수 있다. 상기 응력 패턴(246)은 상기 절연 패턴(251) 보다 상기 활성 영역(215a)에 가까울 수 있다. 상기 응력 패턴(246)은 상기 절연 패턴(251) 보다 상기 제1 및 제2 소스/드레인 영역들(220a, 220b)에 가까울 수 있다. 상기 응력 패턴(246)은 도 2a 및 도 2b에서의 상기 응력 패턴(46)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 응력 패턴(246)은 상기 제2 소자분리 막(211) 보다 잔류 응력 값이 작은 물질로 형성될 수 있다.
상기 절연 패턴(251)은 도 3a 및 도 3b에서의 상기 절연 패턴(151)과 동일한 물질로 형성될 수 있다. 상기 절연 패턴(151)은 상기 응력 패턴(146)과 다른 물질로 형성될 수 있다. 상기 절연 패턴(151)은 상기 응력 패턴(146)과 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 절연 패턴(151)은 상기 응력 패턴(146) 보다 높은 내식각성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 응력 패턴(146)은 보론이 불순물로 첨가된 실리콘 질화물로 형성될 수 있고, 상기 절연 패턴(151)은 보론이 첨가되지 않은 실리콘 질화물로 형성될 수 있다.
상기 게이트 유전 막(235)은 상기 게이트 전극(240)과 상기 활성 영역(215a) 사이에 개재된 제1 부분(235a), 및 상기 응력 패턴(246)과 상기 활성 영역(215a) 사이에 개재된 제2 부분(235b)을 포함할 수 있다.
상기 응력 패턴(246)은 상기 트랜지스터(TR200)의 저항 특성을 개선하여 상기 트랜지스터(TR200)의 성능을 개선할 수 있다. 상기 응력 패턴(246)은 상기 트랜지스터(TR200)의 유효 이동도를 증가시키어 상기 트랜지스터(TR200)의 성능을 개선할 수 있다. 상기 응력 패턴(246)은 상기 트랜지스터(TR200)의 Ion(On-Current)를 증가시키어 상기 트랜지스터(TR200)의 성능을 개선할 수 있다.
다음으로, 도 1과 함께 도 5a 및 도 5b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자(300)를 설명하기로 한다.
도 1, 도 5a 및 도 5b를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(300)는 반도체 기판(305) 내에 배치되며 활성 영역(315a)을 한정하는 상기 트렌치 소자분리 막(315s)을 포함할 수 있다. 또한, 상기 반도체 소자(300)는 트랜지스터(TR300), 응력 패턴(346) 및 절연 패턴(351)을 포함할 수 있다.
상기 트렌치 소자분리 막(315s)은, 도 2a 및 도 2b에서의 상기 트렌치 소자분리 막(15s)과 동일한 구조 및 물질로 형성될 수 있다. 예를 들어, 상기 트렌치 소자분리 막(315s)은 상기 반도체 기판(205) 내의 소자분리 트렌치(207)의 내벽 상에 배치된 제1 소자분리 막(209) 및 상기 제1 소자분리 막(209) 상에 배치된 제2 소자분리 막(211)을 포함할 수 있다.
상기 트랜지스터(TR300)는 게이트 전극(340), 게이트 유전 막(335), 제1 소스/드레인 영역(320a) 및 제2 소스/드레인 영역(320b)을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역들(320a, 320b) 사이에 위치하며 상기 게이트 전극(340) 하부에 위치하는 상기 활성 영역(315a) 내에 상기 트랜지스터(TR300)의 채널 영역(CH)이 정의될 수 있다.
상기 게이트 전극(340)은, 도 2a 및 도 2b에서의 상기 게이트 전극(40)과 실질적으로 동일할 수 있고, 상기 게이트 유전 막(335)은 도 2a 및 도 2b에서의 상기 게이트 유전막(35)과 실질적으로 동일할 수 있고, 상기 제1 및 제2 소스/드레인 영역들(320a, 320b)은 도 2a 및 도 2b에서의 상기 제1 및 제2 소스/드레인 영역들(20a, 20b)과 실질적으로 동일할 수 있다. 예를 들어, 상기 게이트 전극(340)은 상기 활성 영역(315a)을 가로지르며 상기 트렌치 소자분리 막(315s) 상으로 연장된 게이트 트렌치(330) 내에 배치될 수 있고, 상기 게이트 유전 막(335)은 상기 게이트 전극(340)과 상기 활성 영역(315s) 사이에 배치된 부분을 포함할 수 있고, 상기 제1 및 제2 소스/드레인 영역들(320a, 320b)은 상기 게이트 트렌치(307) 양 옆의 상기 활성 영역(315a) 내에 배치될 수 있다.
상기 응력 패턴(346) 및 상기 절연 패턴(351)은 상기 게이트 전극(340) 상에 배치될 수 있다.
상기 응력 패턴(346)은 상기 게이트 전극(340) 상부의 상기 게이트 트렌치(307) 내에 배치되면서 상기 활성 영역(315a)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 응력 패턴(346)은 제1 부분(346a) 및 제2 부분(346b)을 가질 수 있다. 상기 응력 패턴(346)의 상기 제1 부분(346a)은 상기 활성 영역(315a) 내에 위치하는 상기 게이트 전극(340)의 제1 부분(340a) 상부에 배치될 수 있고, 상기 응력 패턴(346)의 상기 제2 부분(346b)은 상기 트렌치 소자분리 막(315s) 내에 위치하는 상기 게이트 전극(340)의 제2 부분(340b) 상부에 배치될 수 있다.
상기 응력 패턴(346)은 상기 제1 소스/드레인 영역(320a) 및/또는 상기 제2 소스/드레인 영역(320b)과 마주볼 수 있다. 상기 응력 패턴(346)은 상기 절연 패턴(351)과 상기 활성 영역(315a) 사이에 개재될 수 있다. 상기 응력 패턴(346)은 상기 절연 패턴(351) 보다 상기 제1 및 제2 소스/드레인 영역들(320a, 320b)에 가깝게 배치될 수 있다. 상기 응력 패턴(346)은 상기 제1 및 제2 소스/드레인 영역들(320a, 320b)과, 상기 절연 패턴(351) 사이에 배치될 수 있다. 상기 응력 패턴(346)은 도 3a 및 도 3b에서의 상기 응력 패턴(146)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 응력 패턴(346)은 상기 제2 소자분리 막(311), 예를 들어 실리콘 질화물 보다 잔류 응력 값이 작은 물질로 형성될 수 있다. 상기 절연 패턴(351)은 도 3a 및 도 3b에서의 상기 절연 패턴(151)과 동일한 물질로 형성될 수 있다.
상기 게이트 유전 막(335)은 상기 게이트 전극(340)과 상기 활성 영역(315a) 사이에 개재된 제1 부분(335a), 및 상기 응력 패턴(346)과 상기 활성 영역(315a) 사이에 개재된 제2 부분(335b)을 포함할 수 있다.
상기 응력 패턴(346)은 상기 트랜지스터(TR300)의 저항 특성을 개선하여 상기 트랜지스터(TR300)의 성능을 개선할 수 있다. 상기 응력 패턴(346)은 상기 트랜지스터(TR300)의 유효 이동도를 증가시키어 상기 트랜지스터(TR300)의 성능을 개선할 수 있다. 상기 응력 패턴(346)은 상기 트랜지스터(TR100)의 Ion(On-Current)를 증가시키어 상기 트랜지스터(TR300)의 성능을 개선할 수 있다.
다음으로, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들의 형성방법들에 대하여 설명하기로 한다.
도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다. 도 6a, 도 7a, 도 8a 및 도 9a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 6b, 도 7b, 도 8b 및 도 9b는 도 1의 II-II'선을 따라 취해진 영역 및 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 10a, 도 10b, 도 11a 및 도 11b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다. 도 10a 및 도 11a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 10b 및 도 11b는 도 1의 II-II'선을 따라 취해진 영역 및 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다. 도 12a 및 도 13a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 12b 및 도 12b는 도 1의 II-II'선을 따라 취해진 영역 및 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 14a, 도 14b, 도 15a 및 도 15b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다. 도 14a 및 도 15a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 14b 및 도 15b는 도 1의 II-II'선을 따라 취해진 영역 및 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 2a 및 도 2b에서 설명한 본 발명의 일 실시예에 따른 상기 반도체 소자(1)의 형성 방법의 일 예에 대하여, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여 설명하기로 한다.
도 1, 도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판(5) 내에 활성 영역(15a)을 한정하는 트렌치 소자분리 막(15s)을 형성하는 것을 포함할 수 있다.
상기 반도체 기판(5)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다. 상기 트렌치 소자분리 막(15s)은 제1 소자분리 막(9) 및 상기 제1 소자분리 막(9) 상의 제2 소자분리 막(11)을 포함할 수 있다. 상기 트렌치 소자분리 막(15s)을 형성하는 것은 상기 반도체 기판(5) 내에 소자분리 트렌치(7)를 형성하고, 상기 소자분리 트렌치(7)를 갖는 기판 상에 상기 제1 소자분리 막(9)을 형성하고, 상기 제1 소자분리 막(9) 상에 제2 소자분리 막(11)을 형성하고, 상기 제1 및 제2 소자분리 막들(9, 11)을 평탄화하는 것을 포함할 수 있다. 상기 제1 소자분리 막(9)은 상기 소자분리 트렌치(7)를 갖는 기판 상에 콘포멀하게 형성될 수 있다. 따라서, 상기 제1 소자분리 막(9)은 상기 소자분리 트렌치(7)의 내벽을 콘포멀하게 덮을 수 있다. 상기 제2 소자분리 막(11)은 상기 제1 소자분리 막(11) 상에 형성되며 상기 소자분리 트렌치(7)를 채울 수 있다. 상기 제1 소자분리 막(9)은 실리콘 산화막으로 형성될 수 있고, 상기 제2 소자분리 막(11)은 실리콘 질화막으로 형성될 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 제1 및 제2 소스/드레인 영역들(20a, 20b), 및 게이트 트렌치(30)를 형성하는 것을 포함할 수 있다. 예를 들어, 제1 및 제2 소스/드레인 영역들(20a, 20b), 및 게이트 트렌치(30)를 형성하는 것은 상기 활성 영역(15a) 내에 불순물 영역을 형성하고, 상기 활성 영역(15a)을 가로지르며 상기 트렌치 소자분리 막(15s) 상으로 연장된 개구부를 갖는 게이트 마스크(25)를 형성하고, 상기 게이트 마스크(25)를 식각 마스크로 이용하여, 상기 활성 영역(15a) 및 상기 트렌치 소자분리 막(15s)을 식각하여 상기 게이트 트렌치(30)를 형성하는 것을 포함할 수 있다.
상기 활성 영역(15a)은 제1 도전형일 수 있고, 상기 불순물 영역은 제2 도전형일 수 있다. 예를 들어, 상기 활성 영역(15a)은 P형의 도전형 일 수 있고, 상기 불순물 영역은 N형의 도전형일 수 있다. 상기 불순물 영역은 상기 게이트 트렌치(30)에 의해 분리되어 제1 소스/드레인 영역(20a) 및 제2 소스/드레인 영역(20b)으로 형성될 수 있다.
상기 제1 소스/드레인 영역(20a) 및 상기 제2 소스/드레인 영역(20b)은 상기 게이트 트렌치(30) 양 옆에 위치하는 상기 활성 영역(15a) 내에 형성될 수 있다. 상기 제2 소스/드레인 영역(20b)의 접합 깊이(junction depth)는 상기 제1 소스/드레인 영역(20a)의 접합 깊이 보다 깊을 수 있다.
상기 게이트 트렌치(30)는 상기 활성 영역(15a) 내에 위치하는 제1 부분(30a) 및 상기 트렌치 소자분리 막(5s) 내에 위치하는 제2 부분(30b)을 가질 수 있다. 상기 게이트 트렌치(30)의 상기 제2 부분(30b)은 상기 게이트 트렌치(30)의 상기 제1 부분(30a) 보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다. 상기 게이트 트렌치(30)의 상기 제2 부분(30b)은 상기 게이트 트렌치(30)의 상기 제1 부분(30a) 아래에 위치하는 상기 활성 영역(15a)의 측면들을 노출시킬 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 게이트 유전 막(35) 및 게이트 전극(40)을 형성하는 것을 포함할 수 있다.
상기 게이트 유전 막(35)을 형성하는 것은 상기 게이트 트렌치(30)에 의해 노출된 상기 활성 영역(15a)의 표면 상에 유전체를 형성하는 것을 포함할 수 있다. 상기 게이트 유전 막(35)을 형성하는 것은 열 산화 공정을 이용하여 상기 게이트 트렌치(30)에 의해 노출된 상기 활성 영역(15a)의 표면 상에 열 산화 막을 형성하는 것을 포함할 수 있다. 상기 게이트 유전 막(35)은 실리콘 산화물 또는 질소 도핑된 실리콘 산화물로 형성될 수 있다. 상기 게이트 유전 막(35)은 상기 트렌치 소자분리 막(15s)의 상기 제1 소자분리 막(9) 보다 얇은 두께로 형성될 수 있다.
상기 게이트 전극(40)을 형성하는 것은 상기 게이트 유전 막(35)을 갖는 기판 상에 게이트 도전 막을 형성하고, 상기 게이트 도전 막을 부분 식각하는 것을 포함할 수 있다. 상기 게이트 전극(40)은 텅스텐, 타이타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등과 같은 도전성 물질로 형성할 수 있다. 상기 게이트 전극(40)의 일부분은 상기 제1 소스/드레인 영역(20a)의 일부분 및/또는 상기 제2 소스/드레인 영역(20b)의 일부분과 마주볼 수 있다.
상기 게이트 전극(40)은 상기 활성 영역(15a) 내에 위치하는 제1 부분(40a) 및 상기 트렌치 소자분리 막(15s) 내에 위치하는 제2 부분(40b)을 가질 수 있다. 상기 게이트 전극(40)의 상기 제2 부분(40b)은 상기 게이트 전극(40)의 상기 제1 부분(40a) 보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다. 상기 게이트 유전 막(35)은 상기 게이트 전극(40)과 상기 활성 영역(15a) 사이에 개재된 제1 부분(35a) 및 상기 게이트 전극(40) 보다 높은 레벨에 위치하는 제2 부분(35b)을 가질 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 응력 막(stress layer, 45)을 형성하는 것을 포함할 수 있다. 상기 응력 막(45)을 형성하는 것은 상기 게이트 전극(40)을 갖는 기판 상에 상기 게이트 트렌치(7)의 빈 공간을 채우도록 형성될 수 있다.
상기 응력 막(45)을 형성하는 것은 상기 트렌치 소자분리 막(15s)의 상기 제2 소자분리 막(11) 보다 잔류 응력이 낮은 물질로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 제2 소자분리 막(11)은 실리콘 질화물로 형성할 수 있고, 상기 응력 막(45)은 실리콘 질화물 보다 잔류 응력이 낮은 (또는 잔류 응력의 값이 작은) SiBN, SiBCN, SiOCN, SiOBN, SiON, BN 또는 SiCN 중 적어도 하나를 포함하도록 형성할 수 있다.
일 실시예에서, 상기 응력 막(45)을 형성하는 것은 실리콘 질화물 보다 잔류 응력 및 유전율이 낮은 물질로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 응력 막(45)을 형성하는 것은 SiBN, SiOCN, SiOBN, SiON 또는 BN 중 적어도 하나를 포함하도록 형성할 수 있다.
일 실시예에서, 상기 응력 막(45)을 형성하는 것은 실리콘 질화물 내에 "보론(B)"을 불순물로 첨가하여 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 SiBN 물질로 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 응력 막(45)을 형성하는 것은 실리콘 질화물 내에 "보론(B)" 과 함께 "산소(O)" 또는 "탄소(C)" 를 불순물로 첨가하여 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 물질로 형성하는 것을 포함할 수 있다.
다시, 도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 응력 패턴(46)을 형성하는 것을 포함할 수 있다.
상기 응력 패턴(46)을 형성하는 것은 상기 응력 막(도 9a 및 도 9b의 45)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 CMP 공정 및/또는 에치 백 공정을 이용하여 진행될 수 있다. 상기 응력 막(도 9a 및 도 9b의 45)을 평탄화하는 동안에, 상기 게이트 마스크(25)는 제거될 수 있다. 또는 상기 응력 막(도 9a 및 도 9b의 45)을 평탄화한 후에, 상기 게이트 마스크(25)를 식각 공정을 이용하여 제거할 수 있다.
따라서, 도 2a 및 도 2b에서 설명한 것과 같은 상기 반도체 소자(1)를 형성할 수 있다.
다음으로, 도 1과 함께, 도 10a 내지 도 11b를 참조하여 도 3a 및 도 3b를 참조하여 설명한 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법에 대하여 설명하기로 한다.
도 1, 도 10a 및 도 10b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법은 도 6a 및 도 6b를 참조하여 설명한 것과 같은 공정을 진행하여 반도체 기판(100) 내에 활성 영역(115a)을 한정하는 트렌치 소자분리 막(115s)을 형성하고, 도 7a 및 도 7b를 참조하여 설명한 것과 같은 공정을 진행하여, 게이트 마스크(125), 게이트 트렌치(130) 및 제1 및 제2 소스/드레인 영역들(120a, 120b)을 형성하고, 도 8a 및 도 8b를 참조하여 설명한 것과 같은 공정을 진행하여 게이트 유전 막(135) 및 게이트 전극(140)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법은 도 9a 및 도 9b를 참조하여 설명한 것과 같은 공정을 진행하여 상기 응력 막(도 9a 및 도 9b의 45)을 형성하고, 상기 응력 막(도 9a 및 도 9b의 45)을 부분 식각하여 응력 패턴(146)을 형성하는 것을 포함할 수 있다. 상기 응력 패턴(146)은 상기 게이트 전극(140) 상에 형성될 수 있다. 상기 응력 패턴(146)의 상부면은 상기 활성 영역(115a)의 상부면 보다 낮은 레벨에 형성될 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 응력 패턴(146)을 갖는 기판 상에 절연 막(150)을 형성하는 것을 포함할 수 있다.
상기 절연 막(150)을 형성하는 것은 상기 응력 패턴(146)과 다른 물질로 형성하는 것을 포함할 수 있다. 상기 절연 막(150)을 형성하는 것은 상기 응력 패턴(146)과 식각 선택비를 갖는 물질로 형성하는 것을 포함할 수 있다. 상기 절연 막(150)을 형성하는 것은 상기 응력 패턴(146) 보다 높은 내식각성을 갖는 물질로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 응력 패턴(146)은 보론이 불순물로 첨가된 실리콘 질화물로 형성할 수 있고, 상기 절연 막(150)은 보론이 첨가되지 않은 실리콘 질화물로 형성될 수 있다.
다시 도 3a 및 도 3b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 절연 막(도 11a 및 도 11b의 150)을 평탄화하여 절연 패턴(151)을 형성하는 것을 포함할 수 있다. 상기 평탄화는 CMP 공정 및/또는 에치 백 공정을 이용하여 진행될 수 있다.
상기 절연 막(도 11a 및 도 11b의 150)을 평탄화하는 동안에, 상기 게이트 마스크(25)는 제거될 수 있다. 또는 상기 절연 막(도 11a 및 도 11b의 150)을 평탄화한 후에, 상기 게이트 마스크(125)를 식각 공정을 이용하여 제거할 수 있다. 상기 절연 패턴(151)은 상기 게이트 마스크(125)를 식각 공정을 이용하여 제거하는 동안에, 상기 응력 패턴(146)을 보호할 수 있다.
따라서, 도 3a 및 도 3b에서 설명한 것과 같은 상기 반도체 소자(100)를 형성할 수 있다.
다음으로, 도 1과 함께, 도 12a 내지 도 13b를 참조하여 도 4a 및 도 4b를 참조하여 설명한 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법에 대하여 설명하기로 한다.
도 1, 도 12a 및 도 12b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 도 6a 및 도 6b를 참조하여 설명한 것과 같은 공정을 진행하여 반도체 기판(200) 내에 활성 영역(215a)을 한정하는 트렌치 소자분리 막(215s)을 형성하고, 도 7a 및 도 7b를 참조하여 설명한 것과 같은 공정을 진행하여, 게이트 마스크(225), 게이트 트렌치(230) 및 제1 및 제2 소스/드레인 영역들(220a, 220b)을 형성하고, 도 8a 및 도 8b를 참조하여 설명한 것과 같은 공정을 진행하여 게이트 유전 막(235) 및 게이트 전극(240)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 게이트 전극(240)을 갖는 기판 상에 응력 막(245)을 형성하는 것을 포함할 수 있다. 상기 응력 막(245)을 형성하는 것은 상기 게이트 전극(240)을 갖는 기판 상에 콘포멀하게 형성하는 것을 포함할 수 있다. 상기 응력 막(245)은 상기 게이트 전극(240) 상부에 위치하는 게이트 트렌치(207)의 부분(207u)을 완전히 채우지 않도록 형성될 수 있다. 상기 응력 막(245)은 상기 게이트 트렌치(207) 폭의 1/2 보다 작은 두께로 형성될 수 있다. 상기 응력 막(245)은 도 9a 및 도 9b에서 설명한 상기 응력 막(45)과 동일한 물질로 형성될 수 있다.
도 1, 도 13a 및 도 13b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 응력 막(245)을 갖는 기판 상에 절연 막(250)을 형성하는 것을 포함할 수 있다. 상기 절연 막(250)은 상기 게이트 전극(240) 상부에 위치하는 상기 게이트 트렌치(207)를 채울 수 있다. 상기 절연 막(250)을 형성하는 것은 상기 응력 막(245)과 다른 물질로 형성하는 것을 포함할 수 있다. 상기 절연 막(250)을 형성하는 것은 상기 응력 막(245)과 식각 선택비를 갖는 물질로 형성하는 것을 포함할 수 있다. 상기 절연 막(250)을 형성하는 것은 상기 응력 막(245) 보다 내식각성을 갖는 물질로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 응력 막(245)은 보론이 불순물로 첨가된 실리콘 질화물로 형성할 수 있고, 상기 절연 막(250)은 보론이 첨가되지 않은 실리콘 질화물로 형성될 수 있다.
다시, 도 4a 및 도 4b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 절연 막(250) 및 상기 응력 막(245)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 CMP 공정 및/또는 에치 백 공정을 이용하여 진행될 수 있다. 상기 절연 막(250)은 평탄화되어 절연 패턴(251)으로 형성될 수 있고, 상기 응력 막(245)은 평탄화되어 응력 패턴(246)으로 형성될 수 있다.
상기 응력 막(245) 및 상기 절연 막(250)을 평탄화하는 동안에, 상기 게이트 마스크(225)는 제거될 수 있다. 또는 상기 응력 막(245) 및 상기 절연 막(250)을 평탄화한 후에, 상기 게이트 마스크(225)를 식각 공정을 이용하여 제거할 수 있다.
따라서, 도 4a 및 도 4b에서 설명한 것과 같은 상기 반도체 소자(200)를 형성할 수 있다.
다음으로, 도 1과 함께, 도 14a 내지 도 15b를 참조하여 도 5a 및 도 5b를 참조하여 설명한 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법에 대하여 설명하기로 한다.
도 1, 도 14a 및 도 14b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 도 6a 및 도 6b를 참조하여 설명한 것과 같은 공정을 진행하여 반도체 기판(300) 내에 활성 영역(315a)을 한정하는 트렌치 소자분리 막(315s)을 형성하고, 도 7a 및 도 7b를 참조하여 설명한 것과 같은 공정을 진행하여, 게이크 마스크(325), 게이트 트렌치(330) 및 제1 및 제2 소스/드레인 영역들(320a, 320b)을 형성하고, 도 8a 및 도 8b를 참조하여 설명한 것과 같은 공정을 진행하여 게이트 유전 막(335) 및 게이트 전극(340)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 게이트 전극(340)을 갖는 기판 상에 도 12a 및 도 12b에서 설명한 것과 같은 상기 응력 막(도 12a의 245)을 형성하고, 상기 응력 막(도 12a의 245)을 이방성 식각하여 응력 패턴(346)을 형성하는 것을 포함할 수 있다. 상기 응력 패턴(346)은 상기 게이트 전극(340) 상부에 위치하는 게이트 트렌치(307) 부분(307u)의 측벽 상에 형성될 수 있다.
도 1, 도 15a 및 도 15b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 응력 패턴(346)을 갖는 기판 상에 절연 막(350)을 형성하는 것을 포함할 수 있다.
다시, 도 5a 및 도 5b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 상기 절연 막(350)을 평탄화하여 절연 패턴(351)을 형성하는 것을 포함할 수 있다. 상기 절연 패턴(351)은 상기 게이트 전극(340) 상에 위치하는 상기 응력 패턴(346) 사이에 형성될 수 있다. 상기 절연 막(350)을 평탄화하는 동안에, 상기 게이트 마스크(325)는 제거될 수 있다. 또는 상기 절연 막(350)을 평탄화한 후에, 상기 게이트 마스크(325)를 식각 공정을 이용하여 제거할 수 있다.
따라서, 도 5a 및 도 5b에서 설명한 상기 반도체 소자(300)를 형성할 수 있다.
<실험 예 1>
도 16은 본 발명의 기술적 사상에 따른 반도체 소자의 응력 패턴의 잔류 응력 특성을 설명하기 위한 도면이다. 도 16은 SiN 막, SiBN 막 및 SiBCN 막 들의 막 두께(film thickness) 및 잔류 응력(residual stress)를 나타낸 도면이다.
도 16을 참조하면, 샘플 A는 기준 샘플로써 SiN 샘플이다. 샘플 B1, 샘플 B2, 샘플 B3, 샘플 C1, 샘플 C2, 샘플 C3, 샘플 D1, 샘플 D2, 샘플 D3, 샘플 E, 샘플 F 및 샘플 G 들은 본 발명의 기술적 사상에 따른 반도체 소자들(1, 100, 200, 300)의 상기 응력 패턴들(46, 146, 246, 346)을 형성할 수 있는 물질일 수 있다.
샘플 A는 약 420Å의 막 두께 및 약 1.1 GPa의 잔류 응력을 갖는 SiN 샘플이다.
샘플들 B1, B2, B3, C1, C2 및 C3은 유전율 k=5.5 의 SiBN 샘플들이다.
샘플들 D1, D2 및 D3는 유전율 k=4.5의 SiBN 샘플들이다.
샘플 E는 유전율 k=5.5의 SiBCN 샘플이고, 샘플 F는 유전율 k=5.0의 SiBCN 샘플이고, 샘플 G는 유전율 k=4.5의 SiBCN 샘플이다.
샘플들 B1, B2, B3, C1, C2 및 C3은 SiBN 막의 두께 변화에 따른 잔류 응력 변화를 알아보기 위한 샘플들이다.
샘플 B1은 약 90Å의 막 두께이면서 약 0.30 GPa의 잔류 응력을 가질 수 있다. 샘플 B2는 약 90Å의 막 두께이면서 약 0.36 GPa의 잔류 응력을 가질 수 있다. 샘플 B3는 약 90Å의 막 두께이면서 약 0.34 GPa의 잔류 응력을 가질 수 있다.
샘플 C1은 약 515Å의 막 두께이면서 약 0.28 GPa의 잔류 응력을 가질 수 있다. 샘플 C2는 약 510Å의 막 두께이면서 약 0.28 GPa의 잔류 응력을 가질 수 있다. 샘플 C3는 약 505Å의 막 두께이면서 약 0.26 GPa의 잔류 응력을 가질 수 있다.
샘플들 B1, B2 및 B3와, 샘플들 C1, C2, C3를 보았을 때, 응력 패턴의 두께의 변화 폭 보다 응력 패턴의 잔류 응력 변화 폭이 작을 수 있다. 샘플들 C1, C2 및 C3의 SiBN 막들은 샘플들 B1, B2 및 B3 의 SiBN 막들 보다 약 5배 정도 두껍지만, 샘플들 C1, C2 및 C3의 SiBN 막들은 샘플들 B1, B2 및 B3의 SiBN 막들과 비슷하거나 약간 낮은 잔류 응력을 갖는 것을 알 수 있다.
샘플들 D1, D2 및 D3은 SiBN 막의 유전율 변화에 따른 잔류 응력 변화를 알아보기 위한 샘플들이다.
샘플 D1은 약 500Å의 막 두께이면서 약 -0.19 GPa의 잔류 응력을 가질 수 있다. 샘플 D2는 약 490Å의 막 두께이면서 약 -0.17 GPa의 잔류 응력을 가질 수 있다. 샘플 D3는 약 485Å의 막 두께이면서 약 -0.20 GPa의 잔류 응력을 가질 수 있다.
샘플들 B1, B2, B3 C1, C2 및 C3와, 샘플들 D1, D2 및 D3을 보았을 때, 두께 변화보다는 유전율 변화에 따른 잔류 응력 값의 변화가 큰 것을 알 수 있다. 따라서, 상대적으로 유전율이 낮은 샘플들 D1, D2 및 D3은 샘플들 B1, B2, B3 C1, C2 및 C3 보다 잔류 응력이 낮은 것을 알 수 있다.
샘플들 E, F 및 G 는 두께 변화 없이 유전율이 변화했을 때의 잔류 응력을 알아보기 위한 샘플들이다.
샘플 E는 약 195Å의 막 두께이면서 약 0.19 GPa의 잔류 응력을 가질 수 있다. 샘플 F는 약 195Å의 막 두께이면서 약 0.25 GPa의 잔류 응력을 가질 수 있다. 샘플 G는 약 195Å의 막 두께이면서 약 -0.14 GPa의 잔류 응력을 가질 수 있다.
샘플들 E, F 및 G를 보았을 때, 샘플들 E 및 F는 잔류 인장 응력(residual tensile stress)을 갖고, 샘플 G는 잔류 압축 응력(residual compressive stress)를 갖는 것을 알 수 있다.
샘플들 E 및 F 및 샘플 G를 비교하고, 샘플들 C1, C2 및 C3와, 샘플들 D1, D2 및 D3을 비교했을 때, 유전율이 5.5k에서 4.5k로 낮아졌을 때, 잔류 응력이 잔류 인장응력에서 압축 인장 응력으로 변하는 것을 알 수 있다.
본 발명의 기술적 사상에 따른 샘플들 B1, B2, B3, C1, C2, C3, D1, D2, D3, E, F 및 G는 기준 샘플 A 보다 잔류 응력의 값이 작은 것을 알 수 있다.
[실험 예2]
[표 1]은 본 발명의 기술적 사상에 따른 반도체 소자의 트랜지스터의 저항 특성을 설명하기 위한 도면이고, 도 17은 본 발명의 기술적 사상에 따른 반도체 소자의 트랜지스터의 Ion 특성을 설명하기 위한 도면이고, 도 18은 본 발명의 기술적 사상에 따른 반도체 소자의 트랜지스터의 유효 이동도 특성을 설명하기 위한 도면이다.
[표 1], 도 17 및 도 18에서, 샘플 1, 샘플 2 및 샘플 3는 본 발명의 도 2a 및 도 2b의 반도체 소자(1)의 상기 트랜지스터(TR)와 동일한 구조의 샘플들이다. 그리고, 샘플 1은 본 발명의 도 2a 및 도 2b의 반도체 소자(1)의 상기 응력 패턴(46)을 적용하지 않고, 상기 응력 패턴(46) 대신에 SiN 물질로 패턴을 형성한 기준 샘플이고, 샘플 2 및 샘플 3은 본 발명의 도 2a 및 도 2b의 반도체 소자(1)의 상기 응력 패턴(46)을 SiBN 막으로 형성한 샘플들이다.
샘플 1 샘플 2 샘플 3
저항[Ω] 48600 43000 42810
우선, [표 1]을 참조하면, [표 1]에서 저항은 제1 소스/드레인 영역(20a)의 저항, 채널 영역(CH)의 채널 저항, 및 제2 소스/드레인 영역(20b)의 저항 값들을 합한 것이다.
[표 1] 로부터, 샘플 2 및 샘플 3은 샘플 1보다 저항 값이 낮은 것을 알 수 있다. 따라서, 본 발명의 응력 패턴(46)을 적용하였을때, 상기 트랜지스터(TR)의 저항 특성이 개선됨을 알 수 있다.
도 17로부터, 샘플 2 및 샘플 3의 Ion(On-current) 특성이 샘플 1의 Ion 특성 보다 좋은 것을 알 수 있다. 따라서, 본 발명의 응력 패턴(46)을 적용하였을때, 상기 트랜지스터(TR)의 Ion 특성이 좋은 것을 알 수 있다.
도 18에서, "D"로 표시된 부분은 트랜지스터를 포함하는 반도체 소자가 동작할 때의 영역일 수 있다. 도 18로부터, 샘플 2 및 샘플 3의 유효 이동도 특성이 샘플 1의 유효 이동도 특성 보다 좋은 것을 알 수 있다. 본 발명의 응력 패턴(46)을 적용하였을때, 상기 트랜지스터(TR)의 유효 이동도 특성이 개선됨을 알 수 있다. 따라서, 본 발명의 응력 패턴(46)을 적용하였을 때, 상기 트랜지스터(TR)의 성능이 개선됨을 알 수 있다.
도 19는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈(400)을 개략적으로 나타낸 도면이다.
도 19를 참조하면, 반도체 모듈(400)은 메모리 소자를 포함하는 메모리 모듈일 수 있다. 반도체 모듈(400)은 모듈 기판(410), 상기 모듈 기판(410) 상에 배치된 다수 개의 반도체 소자들(420) 및 다수 개의 터미널들(430)을 포함할 수 있다. 상기 터미널들(430)은 전도성 금속을 포함할 수 있다. 상기 터미널들(430)은 상기 반도체 소자들(420)과 전기적으로 연결될 수 있다.
상기 모듈 기판(410)은 메모리 모듈 기판일 수 있다. 상기 모듈 기판(410)은 PCB 또는 웨이퍼를 포함할 수 있다.
상기 반도체 소자들(420)은 메모리 소자들일 수 있다. 상기 반도체 소자들(420)은 디램 소자들일 수 있다. 상기 반도체 소자들(420)은 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 반도체 소자를 포함하는 반도체 패키지일 수 있다.
도 20은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈(500)을 개략적으로 나타낸 도면이다.
도 20을 참조하면, 반도체 모듈(500)은 모듈 기판(510) 상에 형성된 반도체 소자(530)를 포함할 수 있다. 상기 반도체 소자(530)는 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다.
상기 반도체 모듈(500)은 상기 모듈 기판(510) 상에 실장된 마이크로프로세서(520)를 더 포함할 수 있다. 상기 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다.
도 21은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 전자 시스템(600)을 개념적으로 도시한 블록도이다.
도 21을 참조하면, 전자 시스템(600)은 바디(Body; 610)를 포함할 수 있다. 상기 바디(610)는 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 서플라이(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 상기 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마스크로 프로세서 유닛(650)은 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다.
상기 마이크로 프로세서 유닛(620), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 서플라이(630)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(620)은 상기 파워 공급 유닛(630)으로부터 전압을 공급받아 상기 기능 유닛(640)과 상기 디스플레이 유닛(660)을 제어할 수 있다.
상기 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 실시예에서, 상기 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 580)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 다른 전자 시스템(700)을 개략적으로 도시한 블록도이다.
도 22를 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(700)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 메모리 시스템(712)은 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다.
유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
도 23은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰(800)을 개략적으로 도시한 도면이다. 상기 모바일 무선 폰(800)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 모바일 무선 폰(800)은 태블릿 PC로 이해될 수도 있다. 더 나아가, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
5, 105, 205, 305 : 반도체 기판
TR, TR100, TR200, TR300 : 트랜지스터
CH : 채널 영역
20a, 20b, 120a, 120b, 220a, 220b, 320a, 320b : 소스/드레인 영역들
15s, 115s, 215s, 315s : 트렌치 소자분리 막
35, 135, 235, 335 : 게이트 유전 막
40, 140, 240, 340 : 게이트 전극
46, 146, 246, 346 : 응력 패턴

Claims (10)

  1. 활성 영역을 갖는 반도체 기판;
    상기 활성 영역을 가로지르는 게이트 트렌치;
    상기 게이트 트렌치 양 옆의 상기 활성 영역 내에 배치된 제1 및 제2 소스/드레인 영역들;
    상기 게이트 트렌치 내의 게이트 전극;
    상기 게이트 전극과 상기 활성 영역 사이의 게이트 유전 막; 및
    상기 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 배치되며, 실리콘 질화물 보다 낮은 잔류 응력(residual stress)을 갖는 물질로 형성된 응력 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 응력 패턴의 상기 물질은 상기 실리콘 질화물 보다 낮은 유전율을 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 응력 패턴의 상기 물질은 실리콘 질화물 내에 보론이 첨가되어 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 물질인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 응력 패턴의 물질은 실리콘 질화물 내에 보론과 함께, 탄소 또는 산소가 첨가되어 상기 실리콘 질화물 보다 잔류 응력 및 유전율이 낮아진 물질인 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 배치된 절연 패턴을 더 포함하되,
    상기 절연 패턴은 상기 응력 패턴과 다른 물질로 형성된 반도체 소자.
  6. 제 5 항에 있어서,
    상기 절연 패턴은 상기 응력 패턴 보다 높은 내식각성의 물질로 형성된 반도체 소자.
  7. 제 5 항에 있어서,
    상기 절연 패턴은 상기 응력 패턴 상에 배치된 반도체 소자.
  8. 제 5 항에 있어서,
    상기 응력 패턴은 상기 제1 및 제2 소스/드레인 영역들과, 상기 절연 패턴 사이에 개재된 반도체 소자.
  9. 반도체 기판 내에 배치되며 활성 영역을 한정하는 트렌치 소자분리 막;
    상기 활성 영역을 가로지르며 상기 트렌치 소자분리 막 내로 연장된 게이트 트렌치;
    상기 게이트 트렌치 내에 배치된 게이트 전극;
    상기 게이트 트렌치 내에 그리고 상기 게이트 전극 상에 배치되고, 실리콘 질화물 보다 잔류 응력의 값이 작은 물질로 형성된 응력 패턴;
    상기 게이트 전극과 상기 활성 영역 사이, 및 상기 응력 패턴과 상기 활성 영역 사이에 배치된 게이트 유전 막; 및
    상기 응력 패턴 양 옆의 상기 활성 영역 내에 배치된 제1 및 제2 소스/드레인 영역들을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 트렌치 소자분리 막은 제1 소자 분리 막 및 상기 제1 소자분리 막 상의 제2 소자분리 막을 포함하되,
    상기 응력 패턴은 상기 제2 소자분리 막 보다 잔류 응력 값이 작은 반도체 소자.
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