TWI475668B - 包含具有位元線凸肩攻擊保護之埋入式閘極電極之半導體裝置及其形成方法 - Google Patents

Description

包含具有位元線凸肩攻擊保護之埋入式閘極電極之半導體裝置及其形成方法

實施例係關於埋入式通道陣列電晶體(BCAT)裝置及形成BCAT裝置之方法。更特定而言，實施例係關於一種BCAT記憶體裝置，其保護單元位元線免受凸肩攻擊，具有改良之短路裕度(short margin)及/或具有相對於習知裝置之減小的負載電容。

隨著半導體裝置正變得愈加整合，裝置特性可能受到不利影響。舉例而言，裝置(例如，電晶體)之臨限電壓可能降低。隨著電晶體之通道長度縮短，亦可使再新特性降級。埋入式通道可用以幫助減輕(例如)此等問題。更特定而言，在記憶體裝置(例如，包括BCAT之動態隨機存取記憶體(DRAM))中，位元線之負載電容可相對高，儲存節點之短路裕度可相對小，等等。因此，需要具有改良之特性的裝置。

實施例因此係針對半導體裝置及製造半導體裝置之方法，其大體上克服了歸因於先前技術之限制及缺點的問題中之一或多個。

因此，一實施例之一特徵為提供包括BCAT及位元線凸肩攻擊保護的半導體裝置，例如DRAM裝置。

因此，一實施例之一特徵為提供半導體裝置，例如DRAM裝置，其包括BCAT且具有一直接配置於半導體基板上及/或直接連接至該半導體基板之一作用區(例如，BCAT之源極/汲極)的導電圖案(例如，位元線)。

因此，一實施例之一單獨特徵為提供半導體裝置，例如DRAM裝置，其包括BCAT且具有相對於習知裝置之較低位元線負載電容。

因此，一實施例之一特徵為提供半導體裝置，該等半導體裝置包括BCAT且具有相對於習知裝置之較矮高度。

因此，一實施例之一單獨特徵為提供形成半導體裝置之方法，在該等半導體裝置中，(例如)位元線、埋入式接點、儲存節點等之間的節點短路裕度得以改良。

可藉由提供一種半導體裝置來實現以上及其他特徵及優點中之至少一者，該半導體裝置包括：一半導體基板，其包括界定該半導體基板之作用區域的隔離；複數個埋入式閘極電極，其在該半導體裝置之該等作用區域之一上表面下延伸；複數個位元線，其沿著一第一方向在該半導體基板上延伸；複數個絕緣圖案，其沿著一與該第一方向相交之第二方向在該半導體基板上延伸；及複數個覆蓋圖案，其在該等位元線上延伸，其中該等絕緣圖案及該覆蓋圖案皆包括絕緣材料，且該等絕緣圖案與該等覆蓋圖案中之對應者的至少一部分相互直接接觸。

該複數個位元線中之每一者可包括一導電圖案，其自該各別位元線突出，且直接接觸且與該半導體基板之該等作用區域中之一對應者重疊。

該等導電圖案中之每一者可配置於該等埋入式閘極電極中之兩個鄰近者之間，且在該半導體基板之該各別作用區域中與該等鄰近的埋入式閘極電極之一共同源極/汲極區域重疊。

該等位元線可直接配置於該半導體基板上。

該覆蓋圖案可在該等導電圖案上延伸。

該等絕緣圖案及該覆蓋圖案可沿著一與該半導體基板之該上表面平行的平面形成一閉合之絕緣路徑。

該半導體裝置可包括配置於該半導體基板上之複數個導電墊。

該等導電墊可配置於該等覆蓋圖案與該等絕緣圖案之鄰近部分之間。

該等導電墊可由該等覆蓋圖案及該等絕緣圖案之各別部分沿著一沿著該第一及該第二方向延伸之平面包圍。

該等導電墊可直接配置於該半導體基板之各別源極/汲極區域上。

該半導體裝置可包括一在該等導電墊中之每一者與該等絕緣圖案與該等覆蓋圖案之鄰近各別部分之間的隔片。

該等導電墊之側壁可由該各別隔片包圍。

該等絕緣圖案可與該等隔離之各別部分重疊。

該第一方向可大體上及/或完全與該第二方向垂直。

該覆蓋圖案及該等絕緣圖案可包括同樣的一或多種絕緣材料。

該覆蓋圖案及該絕緣圖案可包括氮化矽。

該覆蓋圖案及該絕緣圖案之上表面可沿著同一平面延伸。

可藉由提供一種形成一半導體裝置之方法來單獨地實現以上及其他特徵及優點中之至少一者，該方法包括：在一半導體基板中形成隔離溝槽及埋入式閘極溝槽，該等隔離溝槽界定該半導體基板之作用區域；形成在該半導體裝置之該等作用區域之一上表面下延伸之複數個埋入式閘極電極；在該半導體基板上形成複數個位元線，該等位元線沿著一第一方向延伸；在該半導體基板上形成複數個絕緣圖案，該等絕緣圖案沿著一與該第一方向相交之第二方向延伸；及形成在該等位元線上延伸之複數個覆蓋圖案，其中該等絕緣圖案及該覆蓋圖案皆包括絕緣材料，且該等絕緣圖案與該等覆蓋圖案中之對應者的至少一部分相互直接接觸。

形成該複數個覆蓋圖案發生於形成該複數個絕緣圖案後。

形成該複數個覆蓋圖案可發生於形成該複數個絕緣圖案前。

形成該複數個位元線可包括形成一導電圖案，該導電圖案自該各別位元線突出，且直接接觸且與該半導體基板之該等作用區域中之一對應者重疊。

該方法可包括在該半導體基板上形成複數個導電墊，該等導電墊電連接至該半導體基板之各別源極/汲極區域。

該方法可包括沿著該等絕緣圖案、該等位元線及該等覆蓋圖案之側壁形成一隔片。

可藉由提供一種系統來單獨地實現以上及其他特徵及優點中之至少一者，該系統包括一控制器及一記憶體裝置，該記憶體裝置包括：一半導體基板，其包括界定該半導體基板之作用區域的隔離；複數個埋入式閘極電極，其在該半導體裝置之該等作用區域之一上表面下延伸；複數個位元線，其沿著一第一方向在該半導體基板上延伸；複數個絕緣圖案，其沿著一與該第一方向相交之第二方向在該半導體基板上延伸；及複數個覆蓋圖案，其在該等位元線上延伸，其中該等絕緣圖案及該覆蓋圖案皆包括絕緣材料，且該等絕緣圖案與該等覆蓋圖案中之對應者的至少一部分相互直接接觸，其中該控制器經調適成在該記憶體裝置中程式化資料及自該記憶體裝置抹除資料。

該記憶體裝置可為一DRAM快閃型記憶體系統。

藉由參看附圖詳細描述其例示性實施例，實施例之以上及其他特徵及優點將對一般熟習此項技術者變得更顯而易見。

2008年12月9日在韓國智慧財產局申請且名為「Semiconductor Device With Have Buried Gate Electrode Structure Without Bitline Shoulder Attack And Method For Manufacturing The Same」之韓國專利申請案第2008-0124434號之全文以引用的方式併入本文中。

現將參看隨附圖式在下文更充分地描述本發明之一或多個態樣之實施例，在隨附圖式中說明本發明之例示性實施例。然而，本發明之態樣可以不同形式體現，且不應解釋為受限於本文中所闡明之實施例。相反，提供此等實施例，使得本發明將透徹且完整，且將向熟習此項技術者充分傳達本發明之範疇。另外，可省略一些對例示性實施例之完整理解並非必要的及/或熟知之元件。舉例而言，當描述電晶體閘極結構時，可省略對閘極氧化層之描述。

圖1A、圖1B及圖1C說明根據一例示性實施例的包括一BCAT結構之一例示性DRAM裝置10之橫截面圖。更特定而言，圖1A說明沿著x-y平面的DRAM裝置10之橫截面圖，圖1B說明沿著圖1A之線A-A'的DRAM裝置10之橫截面圖，及圖1C說明沿著圖1A之線B-B'的DRAM裝置10之橫截面圖。另外，在圖1C中，區域C對應於DRAM裝置10之單元區域，且區域D對應於DRAM裝置10之周邊區域。

參看圖1A、圖1B及圖1C，DRAM裝置10可包括一半導體基板100、一隔離105、一埋入式閘極絕緣層120、一閘極電極125、一閘極覆蓋圖案128、一閘極絕緣層130、一周邊閘極電極135、一周邊覆蓋圖案138、一周邊隔片140、一蝕刻終止層145、一第一絕緣圖案150、一第一導電圖案155(例如，單元位元線)、一第二導電圖案160(例如，直接連接(DC)插塞)、一覆蓋圖案165、一第二絕緣圖案170、一隔片175、一導電墊(例如，電容器墊180)、一周邊位元線障壁185、一周邊位元線導電圖案190(例如，鎢、鈦、氮化物及/或銅等)、一第二蝕刻終止層193、一電容器下部電極200、一電容器介電質205及一電容器上部電極210。

參看圖1A、圖1B及圖1C，覆蓋圖案165與第二絕緣圖案170可一起界定在作用區103中之每一者周圍的路徑。更特定而言，覆蓋圖案165與第二絕緣圖案170可一起界定沿著DRAM裝置10之一平面(例如，x-y平面)的一閉合絕緣路徑。

如圖1A中所示，隔片175可進一步界定在覆蓋圖案165及第二絕緣圖案170之絕緣路徑內之經隔離部分。隔片175可大體上沿著DRAM裝置10之一平面(例如，x-y平面)包圍電容器墊180中之每一者。隔片175可沿著第二導電圖案160及第一導電圖案155中之一或多個鄰近者(例如，位元線中之鄰近者)及/或第二絕緣圖案170中之鄰近者配置。

更特定而言，參看圖1A、圖1B及圖1C，隔片175、覆蓋圖案165及/或第二絕緣圖案170可經配置以便電隔離彼此相對靠近之導電圖案。舉例而言，隔片175、覆蓋圖案165及/或第二絕緣圖案170可經配置使得第二導電圖案160與第一導電圖案155中之鄰近者、電容器墊180與第一導電圖案155中之鄰近者等可被電隔離，且可保護第一導電圖案155(例如，位元線)不受凸肩攻擊，可減少(例如)第一導電圖案155與電容器墊180之間的電短路，及/或可減小位元線負載電容。結果，可改良DRAM裝置10之效能。

圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A說明可由圖1A、圖1B及圖1C之DRAM裝置10使用及/或在圖1A、圖1B及圖1C之DRAM裝置10之形成期間的凹座118及作用區103之例示性布局圖。圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B及圖10B說明分別沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A之線A-A'的形成圖1A、圖1B及圖1C之DRAM裝置10之例示性方法中的階段中之中間結構之橫截面圖。圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C及圖10C說明分別沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A之線B-B'的形成圖1A、圖1B及圖1C之DRAM裝置10之例示性方法中的階段中之中間結構之橫截面圖。

參看圖2A、圖2B及圖2C，半導體基板100可經圖案化以隔離其部分。舉例而言，半導體基板100之上部部分可經圖案化以形成隔離105，例如，經由淺溝槽隔離(STI)。STI可包括(例如)，在基板100中形成溝槽、在溝槽中形成熱氧化層、在熱氧化層上形成氮化層、使用(例如)化學氣相沈積(CVD)及/或高密度電漿(HDP)沈積填充溝槽，及/或經由化學機械拋光(CMP)平坦化所得表面。隔離105可界定可對應於作用區103之島型圖案。

墊氧化物110可形成於半導體基板100上。墊氧化物110可經由(例如)熱氧化形成，且可具有約50埃至約150埃之厚度。

硬式遮罩層115可形成於墊氧化物110上。硬式遮罩層115可包括(例如)氮化矽。硬式遮罩層115可具有與基板100及/或墊氧化物110不同之蝕刻選擇性。在一些實施例中，硬式遮罩層115可具有多層結構。

墊氧化物110及硬式遮罩層115可經圖案化，且經圖案化之硬式遮罩層115可用以在基板100之作用區103中形成凹座118。更特定而言，在單元區域C中，墊氧化物110及硬式遮罩層115可經圖案化。凹座118可對應於基板100之稍後可形成閘極電極125的各別部分。凹座118之下部表面可為彎曲的(例如，圓形)以便增加其表面積。

參看圖3A、圖3B及圖3C，埋入式閘極絕緣層120可形成於作用區103上，且更特定而言，在凹座118中。埋入式閘極絕緣層120可包括(例如)氧化鉿(HfOx)、氧化鋁(AlOx)、氧化鉭(TaOx)等。在一些實施例中，埋入式閘極絕緣層120可包括多層結構，其包括(例如)一下部氧化膜、一氮化膜及一上部氧化膜。埋入式閘極絕緣層120可具有約30埃至約70埃之厚度。

閘極電極125可形成於各別凹座118內之埋入式閘極絕緣層120上。閘極電極125可為一BCAT結構，使得閘極電極125之至少一部分及/或全部在半導體基板100之上表面100a下。藉由部分及/或完全在半導體基板100之上表面100a下形成閘極電極125，可減小裝置(例如，DRAM裝置10)之高度。在圖3A、圖3B及圖3C中說明之例示性實施例中，閘極電極125完全埋入於半導體基板100之上表面100a下。閘極電極125可沿著y方向延伸，以便跨越沿著x方向延伸之作用區103。閘極電極125可包括(例如)多晶矽、金屬及/或金屬化合物。舉例而言，閘極電極125可包括摻雜有雜質(諸如，氮化鈦(TiNx)、氮化鎢(WNx)、氮化鉭(TaN)、氮化鈦矽(TiSiN)及/或氮化鎢矽(WSiNx)等)之多晶矽。可使用(例如)原子層沈積(ALD)製程、CVD製程等形成閘極電極125。

閘極覆蓋圖案128可形成於閘極電極125上。閘極覆蓋圖案128可包括(例如)SiN、氧化物等。在沈積了覆蓋材料後，可執行回蝕製程、CMP等。

參看圖4A、圖4B及圖4C，可移除墊氧化物110及硬式遮罩層115。可使用(例如)濕式蝕刻製程移除墊氧化物110及硬式遮罩115。

閘極絕緣層130可形成於半導體基板100上。在周邊區域D中，周邊閘極電極135、周邊覆蓋圖案138及周邊隔片140可形成於閘極絕緣層130上。閘極絕緣層130可包括與埋入式閘極絕緣層120相同或類似之材料及/或可使用與埋入式閘極絕緣層120相同或類似之製程形成。周邊閘極電極135可包括與閘極電極125相同或類似之材料及/或可使用與閘極電極125相同或類似之製程形成。周邊隔片140可形成於周邊閘極電極135之側壁上。周邊隔片140可包括一介電材料，例如，氧化矽、氮化矽等。周邊隔片形成材料在經各向異性蝕刻以形成周邊隔片140前可保形地形成於周邊覆蓋圖案138及周邊閘極電極125上。

可接著將源極/汲極雜質摻雜至半導體基板100之各別部分內。更特定而言，可藉由將源極/汲極雜質摻雜至半導體基板100之單元區域C及/或周邊區域D之各別部分內來形成源極/汲極區域132。

蝕刻終止層145可形成於半導體基板100上。更特定而言，蝕刻終止層145可形成於單元區域C及周邊區域D(包括(例如)周邊覆蓋圖案138及周邊隔片140)上。蝕刻終止層133可包括(例如)氮化物。可使用(例如)氮化物CVD製程形成蝕刻終止層133。蝕刻終止層133可具有約100埃至約200埃之厚度。

第一絕緣圖案150可形成於蝕刻終止層145上。可使用(例如)氧化物CVD製程形成第一絕緣圖案150。第一絕緣圖案150可具有約1000埃至約3000埃之厚度。可(例如)使用CMP製程平坦化第一絕緣圖案150。

參看圖5A、圖5B及圖5C，第一絕緣圖案150可經圖案化以形成對應於可形成第一導電圖案155(例如，單元位元線)處之凹座。凹座可沿著x方向延伸，可對應於複數個作用區103，且可跨越複數個閘極電極125。一般而言，可將凹座與各別作用區103間隔開。凹座之一部分可緊鄰及/或稍微重疊各別作用區103。凹座可填充有用於形成第一導電圖案155之材料。

第一導電圖案155可包括(例如)氮化鈦、氮化鎢、氮化鉭、氮化鈦矽及/或氮化鎢矽等。

參看圖6A、圖6B及圖6C，重疊源極/汲極區域132中之各別者且對應於對應的第一導電圖案155之部分的凹座可形成於第一絕緣圖案150中。在一些實施例(未圖示)中，用於形成第一導電圖案之凹座可固有地包括重疊(例如)各別作用區之一部分的突出凹座。在一些實施例中，直接重疊作用區103之各別部分(例如，兩個鄰近閘極電極125共同之源極/汲極區域132)的凹座可與用於形成第一導電圖案155之凹座分開地形成，例如，可在形成了第一導電圖案155後形成。實施例不限於此等實施例。舉例而言，在一些實施例(未圖示)中，作用區可包括提供第一導電圖案與作用區之各別部分之間的重疊區域之突起。

重疊各別作用區103之凹座可填充有用於形成第二導電圖案160(例如，直接連接(DC)插塞)之材料。覆蓋圖案165'可形成於第二導電圖案160上。第二導電圖案160可包括與第一導電圖案150相同或類似之材料及/或可使用與第一導電圖案150相同或類似之製程形成。可使用(例如)回蝕形成凹座。覆蓋圖案165'可包括(例如)氮化矽。在沈積了用於形成覆蓋圖案165'之材料後，可執行CMP以使覆蓋圖案165與第一絕緣圖案150之上表面平坦化。覆蓋圖案165'可包括與覆蓋圖案165相同之材料。

參看圖7A、圖7B及圖7C，第一絕緣圖案150、覆蓋圖案165可經選擇性蝕刻以形成用於形成第二絕緣圖案170之凹座。用於形成第二絕緣圖案170之凹座可沿著與一方向(例如，x方向，第一導電圖案155沿著該方向延伸)相交之一方向(例如，y方向)延伸。用於形成第二絕緣圖案170之凹座可沿著作用區103之相反側延伸。

第二絕緣圖案170可包括與覆蓋圖案165、165'相同之材料，例如，氮化矽。更特定而言，例如，第二絕緣圖案170與覆蓋圖案165、165'可為完全相同的材料，且其鄰近部分可一起連續地流動。在沈積了用於形成第二絕緣圖案170之材料後，可執行平坦化(例如，CMP或回蝕)以使第二絕緣圖案170及覆蓋圖案165、165'平坦化。第二絕緣圖案170及覆蓋圖案165、165'之各別部分可分別建立大體上對應於作用區103之邊界的保護路徑。

可選擇性移除第一絕緣圖案150，例如，可選擇性移除在單元區域C中第一絕緣圖案150的部分。

參看圖8A、圖8B及圖8C，可沿著第一導電圖案155、第二導電圖案160、覆蓋圖案165、165'及/或第二絕緣圖案170之側壁配置隔片175。可使用沈積及回蝕形成隔片175。隔片175可包括(例如)氮化矽。

更特定而言，在一些實施例中，可使作用區103中之每一者與複數個閘極電極125相關聯。舉例而言，可使作用區103中之每一者與閘極電極125中之兩者相關聯，且每一對閘極電極125可共用其間之源極/汲極區域132之一共同者。如圖8A中所示，例如，第二絕緣圖案170及覆蓋圖案165、165'可建立一保護路徑，其大體上至少部分對應於(例如)與源極/汲極區域132中之共同者及作用區103之各別部分相關聯的第二導電圖案160之邊界。

參看圖9A、圖9B及圖9C，可將電容器墊180配置於至少部分由隔片175界定之空間內。電容器墊180可包括(例如)金屬、多晶矽等。可使用(例如)沈積及CMP形成電容器墊參看圖10A、圖10B及圖10C，第二蝕刻終止層193可形成於半導體基板100(包括(例如)電容器墊180、隔片175、覆蓋圖案165、165'等)上。包括(例如)氧化物之絕緣層195可形成於第二蝕刻終止層193上。第二蝕刻終止層193及絕緣層195可經選擇性圖案化以形成對應於可形成電容器處之一或多個電容器凹座198。可使用(例如)光阻及蝕刻來選擇性圖案化絕緣層195及第二蝕刻終止層193。電容器凹座198可分別對應於絕緣層195及第二蝕刻終止層193之重疊電容器墊180的部分。已知及/或習知製程可用以分別在電容器凹座198中形成電容器。舉例而言，電容器下部電極200、電容器介電質205及電容器上部電極210(見圖1A及圖1B)可形成於電容器凹座198中。

實施例不限於在圖1至圖10C中說明之例示性方法及/或裝置。舉例而言，在圖5A至圖7C中說明之例示性實施例中，第一導電圖案155被說明為在配置第二絕緣圖案170之前配置於半導體基板100上。然而，在一些實施例中，例如，可在配置第一導電圖案155前配置第二絕緣圖案170。

圖11說明使用圖1A、圖1B及圖1C之例示性DRAM裝置10的系統600之一例示性實施例之方塊圖。系統600可包括一中央處理單元(CPU)620及一記憶體610。記憶體610可對應於圖1A、圖1B及圖1C之例示性DRAM裝置10。系統600可為(例如)快閃記憶體系統等。更特定而言，系統600可為(例如)BCAT DRAM快閃記憶體系統。系統600可用於(例如)行動系統中，諸如PDA、攜帶型電腦、網路板(web tablet)、無線電話、行動電話、數位音樂播放器、記憶卡及/或傳輸/接收系統等。記憶卡可為符合(例如)針對消費者裝置(例如，電腦、數位相機等)之任一行業標準之卡。

圖12說明使用(例如)圖1A、圖1B及圖1C之DRAM裝置10的系統700之另一例示性實施例之方塊圖。系統700可包括一記憶體710、一記憶體控制器730、一顯示/呈現裝置740、一編碼器及解碼器(EDC)750及一介面770。記憶體710可包括複數個半導體裝置，包括以上關於圖1之DRAM裝置10描述的特徵中之一或多者。可經由記憶體控制器730將資料輸入至記憶體720/自記憶體720輸出資料。EDC 750可接收可經由介面770輸入/輸出之控制信號。介面770可遵守已知標準，例如，USB、firewire(火線)等。介面770可包括一個以上介面，例如，firewire介面及/或 USB介面等。EDC 750可編碼資料以用於在記憶體720中儲存。EDC 750可解碼自記憶體720之輸出。EDC 750可包括基於不同資料格式的用於不同資料類型之多個解碼器。舉例而言，EDC 750可包括一用於視訊資料之MPEG編碼器及一用於音訊資料之MP3編碼器。系統700可為(例如)顯示系統。

在諸圖中，為了說明之清晰起見，可能誇示了層及區域之尺寸。亦應理解，當一元件被稱作「在另一元件上」時，其可直接在另一元件上，或亦可存在插入元件。此外，亦應理解，當一元件被稱作「在兩個元件之間」時，其可為兩個元件之間的僅有元件，或亦可存在一或多個介入元件。另外，應理解，當一元件被稱作「在兩個元件之間」時，其可實體配置於兩個元件之面對/重疊部分之間，其可經實體配置，使得該等元件中之一者在其下方且另一元件在其上方，或其可為使得其沿著連接兩個元件之路徑。貫穿本說明書，相同參考數字指代相同元件。

如本文中所使用，表述「至少一」、「一或多個」及「及/或」為開放式表述，其在運用中為連接及轉折的。舉例而言，表述「A、B及C中之至少一者」、「A、B或C中之至少一者」、「A、B及C中之一或多者」、「A、B或C中之一或多者」及「A、B及/或C」中之每一者包括下列意義：單獨A；單獨B；單獨C；A與B兩者一起；A與C兩者一起；B與C兩者一起；及A、B及C所有三者一起。另外，除非明確地藉由其與術語「由......組成」之組合相反指定，否則此等表述為開放式的。舉例而言，表述「A、B及C中之至少一者」亦可包括第n個成員，其中n大於3，而表述「選自由A、B及C組成之群的至少一者」並非如此。

如本文中所使用，術語「一」為可與單數項或與複數項一起使用之開放性術語。

本文中參看為理想化例示性實施例(及中間結構)之示意性說明的橫截面說明來描述例示性實施例。因而，應預期由於(例如)製造技術及/或容差而引起的與圖示形狀之偏差。因此，例示性實施例不應被解釋為限於本文中所說明之區域之特定形狀，而應包括(例如)由製造產生之形狀偏差。

在本文中已揭示本發明之例示性實施例，且儘管使用具體術語，但僅以通用及描述性意義來使用其且僅應以通用及描述性意義來解釋其，且其不用於限制之目的。因此，一般熟習此項技術者應理解，可在不脫離如以下申請專利範圍中所闡明之本發明之精神及範疇的情況下作出形式及細節之各種改變。

10．．．DRAM裝置

100．．．半導體基板

100a．．．半導體基板之上表面

103．．．作用區

105．．．隔離

110．．．墊氧化物

115．．．硬式遮罩層

118．．．凹座

120．．．埋入式閘極絕緣層

125．．．閘極電極

128．．．閘極覆蓋圖案

130．．．閘極絕緣層

132．．．源極/汲極區域

135．．．周邊閘極電極

138．．．周邊覆蓋圖案

140．．．周邊隔片

145．．．蝕刻終止層

150．．．第一絕緣圖案

155．．．第一導電圖案

160．．．第二導電圖案

165．．．覆蓋圖案

165'．．．覆蓋圖案

170．．．第二絕緣圖案

175．．．隔片

180．．．電容器墊

185．．．周邊位元線障壁

190．．．周邊位元線導電圖案

193．．．第二蝕刻終止層

195．．．絕緣層

198．．．電容器凹座

200．．．電容器下部電極

205．．．電容器介電質

210．．．電容器上部電極

600．．．系統

610．．．記憶體

620．．．中央處理單元(CPU)

700．．．系統

720．．．記憶體

730．．．記憶體控制器

740．．．顯示/呈現裝置

750．．．編碼器及解碼器

770．．．介面

圖1A、圖1B及圖1C說明根據一例示性實施例的包括BCAT之例示性DRAM裝置之橫截面圖；

圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A說明可由圖1A、圖1B及圖1C之DRAM裝置使用的凹座及作用區之例示性布局圖；

圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B及圖10B說明分別沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A之線A-A'截取的在形成圖1A、圖1B及圖1C之DRAM裝置之例示性方法中的各階段中之中間結構的橫截面圖；

圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C及圖10C說明分別沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A之線B-B'截取的在形成圖1A、圖1B及圖1C之DRAM裝置之例示性方法中的各階段中之中間結構的橫截面圖；

圖11說明使用圖1A、圖1B及圖1C之例示性DRAM裝置的系統之一例示性實施例之方塊圖；及

圖12說明使用圖1A、圖1B及圖1C之例示性DRAM裝置的系統之另一例示性實施例之方塊圖。

700．．．系統

720．．．記憶體

730．．．記憶體控制器

740．．．顯示/呈現裝置

750．．．編碼器及解碼器

770．．．介面

Claims (24)

1. 一種半導體裝置，其包含：一半導體基板，其包括界定該半導體基板之作用區域的隔離；複數個埋入式閘極電極，其在該半導體裝置之該等作用區域之一上表面下延伸；複數個位元線，其沿著一第一方向在該半導體基板上延伸；複數個絕緣圖案，其沿著一與該第一方向相交之第二方向在該半導體基板上延伸；及複數個覆蓋圖案，其在該等位元線上延伸，其中該等絕緣圖案及該覆蓋圖案皆包括絕緣材料，且該等絕緣圖案與該等覆蓋圖案中之對應者的至少一部分相互直接接觸，並沿著一與該半導體基板之該上表面平行的平面形成一閉合絕緣路徑。
2. 如請求項1之半導體裝置，其中該複數個位元線中之每一者包括一導電圖案，其自該各別位元線突出，且直接接觸且與該半導體基板之該等作用區域中之一對應者重疊。
3. 如請求項2之半導體裝置，其中該等導電圖案中之每一者經配置於該等埋入式閘極電極中之兩個鄰近者之間，且在該半導體基板之該各別作用區域中與該等鄰近的埋入式閘極電極之一共同源極/汲極區域重疊。
4. 如請求項2之半導體裝置，其中該等位元線直接配置於該 半導體基板上。
5. 如請求項2之半導體裝置，其中該覆蓋圖案在該等導電圖案上延伸。
6. 如請求項1之半導體裝置，其進一步包含配置於該半導體基板上之複數個導電墊。
7. 如請求項6之半導體裝置，其中該等導電墊經配置於該等覆蓋圖案與該等絕緣圖案之鄰近部分之間。
8. 如請求項7之半導體裝置，其中該等導電墊由該等覆蓋圖案及該等絕緣圖案之各別部分沿著一沿著該第一及該第二方向延伸之平面包圍。
9. 如請求項6之半導體裝置，其中該等導電墊直接配置於該半導體基板之各別源極/汲極區域上。
10. 如請求項6之半導體裝置，其進一步包含一在該等導電墊中之每一者與該等絕緣圖案及該等覆蓋圖案之鄰近各別部分之間的隔片。
11. 如請求項10之半導體裝置，其中該等導電墊之側壁由該各別隔片包圍。
12. 如請求項1之半導體裝置，其中該等絕緣圖案與該等隔離之各別部分重疊。
13. 如請求項1之半導體裝置，其中該第一方向大體上及/或完全與該第二方向垂直。
14. 如請求項1之半導體裝置，其中該覆蓋圖案及該等絕緣圖案包括相同的一或多種絕緣材料。
15. 如請求項1之半導體裝置，其中該覆蓋圖案及該絕緣圖案 包括氮化矽。
16. 如請求項1之半導體裝置，其中該覆蓋圖案及該絕緣圖案之上表面沿著同一平面延伸。
17. 一種形成一半導體裝置之方法，該方法包含：在一半導體基板中形成隔離溝槽及埋入式閘極溝槽，該等隔離溝槽界定該半導體基板之作用區域；形成在該半導體裝置之該等作用區域之一上表面下延伸之複數個埋入式閘極電極；在該半導體基板上形成複數個位元線，該等位元線沿著一第一方向延伸；在該半導體基板上形成複數個絕緣圖案，該等絕緣圖案沿著一與該第一方向相交之第二方向延伸；及形成在該等位元線上延伸之複數個覆蓋圖案，其中該等絕緣圖案及該覆蓋圖案皆包括絕緣材料，且該等絕緣圖案與該等覆蓋圖案中之對應者的至少一部分相互直接接觸，並沿著一與該半導體基板之該上表面平行的平面形成一閉合絕緣路徑。
18. 如請求項17之形成一半導體裝置之方法，其中形成該複數個覆蓋圖案發生於形成該複數個絕緣圖案後。
19. 如請求項17之形成一半導體裝置之方法，其中形成該複數個覆蓋圖案發生於形成該複數個絕緣圖案前。
20. 如請求項17之形成一半導體裝置之方法，其中形成該複數個位元線包括形成一導電圖案，該導電圖案自該各別位元線突出，且直接接觸且與該半導體基板之該等作用 區域中之一對應者重疊。
21. 如請求項17之形成一半導體裝置之方法，其進一步包含在該半導體基板上形成複數個導電墊，該等導電墊電連接至該半導體基板之各別源極/汲極區域。
22. 如請求項17之形成一半導體裝置之方法，其進一步包含沿著該等絕緣圖案、該等位元線及該等覆蓋圖案之側壁形成一隔片。
23. 一種系統，其包含：一控制器；及一記憶體裝置，該記憶體裝置包括：一半導體基板，其包括界定該半導體基板之作用區域的隔離；複數個埋入式閘極電極，其在該半導體裝置之該等作用區域之一上表面下延伸；複數個位元線，其沿著一第一方向在該半導體基板上延伸；複數個絕緣圖案，其沿著一與該第一方向相交之第二方向在該半導體基板上延伸；及複數個覆蓋圖案，其在該等位元線上延伸，其中該等絕緣圖案及該覆蓋圖案皆包括絕緣材料，且該等絕緣圖案與該等覆蓋圖案中之對應者的至少一部分相互直接接觸，其中該控制器經調適成在該記憶體裝置中程式化資料及自該記憶體裝置抹除資料。
24. 如請求項23之系統，其中該記憶體裝置為一DRAM快閃型記憶體系統。