KR20240059910A - 반도체 메모리 장치 - Google Patents

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김근의
이기석
장은석
박석한
신석호
신중찬
정문영
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 비트 라인; 상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 상기 제2 방향으로 연장되는 백 게이트 전극; 상기 제1 워드 라인과 상기 백 게이트 전극 사이에 배치되며, 상기 비트 라인과 연결되는 제1 활성 패턴; 상기 제2 워드 라인과 상기 백 게이트 전극 사이에 배치되며, 상기 비트 라인과 연결되는 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 상기 콘택 패턴들과 상기 백 게이트 전극의 상면 사이의 제1 백 게이트 캡핑 패턴; 및 상기 콘택 패턴들과 상기 제1 및 제2 워드 라인들의 상면들 사이의 제1 게이트 캡핑 패턴들을 포함하되, 상기 제1 백 게이트 캡핑 패턴은 그 내부에 상기 제2 방향을 따라 연장되는 제1 씸(seam)을 갖고, 상기 제1 게이트 캡핑 패턴들 각각은 그 내부에 상기 제2 방향을 따라 연장되는 제2 씸을 갖되, 상기 제1 씸과 상기 제2 씸의 수직적 레벨이 서로 다를 수 있다.

Description

반도체 메모리 장치{SEMICONDUCOTR MEMORY DEVICE}
본 발명은 하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 반도체 소자의 집적도, 저항, 및 전류 구동 능력 등을 확대하기 위한 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 전기적 특성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 비트 라인; 상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 상기 제2 방향으로 연장되는 백 게이트 전극; 상기 제1 워드 라인과 상기 백 게이트 전극 사이에 배치되며, 상기 비트 라인과 연결되는 제1 활성 패턴; 상기 제2 워드 라인과 상기 백 게이트 전극 사이에 배치되며, 상기 비트 라인과 연결되는 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 상기 콘택 패턴들과 상기 백 게이트 전극의 상면 사이의 제1 백 게이트 캡핑 패턴; 및 상기 콘택 패턴들과 상기 제1 및 제2 워드 라인들의 상면들 사이의 제1 게이트 캡핑 패턴들을 포함하되, 상기 제1 백 게이트 캡핑 패턴은 그 내부에 상기 제2 방향을 따라 연장되는 제1 씸(seam)을 갖고, 상기 제1 게이트 캡핑 패턴들 각각은 그 내부에 상기 제2 방향을 따라 연장되는 제2 씸을 갖되, 상기 제1 씸과 상기 제2 씸의 수직적 레벨이 서로 다를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 비트 라인; 상기 비트 라인 상에서 상기 제1 방향을 따라 번갈아 배치된 제1 및 제2 활성 패턴들; 서로 인접하는 상기 제1 및 제2 활성 패턴들 사이에 배치되며, 상기 비트 라인을 가로질러 제2 방향으로 연장되는 백 게이트 전극; 상기 제1 활성 패턴들의 제1 측면들과 인접하게 각각 배치되고, 상기 제2 방향을 연장되는 제1 워드 라인들; 상기 제2 활성 패턴들의 제2 측면들과 인접하게 각각 배치되고, 상기 제2 방향으로 연장되는 제2 워드 라인들; 상기 제1 및 제2 활성 패턴들에 각각 연결되는 콘택 패턴들; 상기 콘택 패턴들과 상기 백 게이트 전극 사이의 제1 백 게이트 캡핑 패턴; 상기 콘택 패턴들과 상기 제1 및 제2 워드 라인들 사이의 제1 게이트 캡핑 패턴들; 상기 비트 라인과 상기 백 게이트 전극 사이의 제2 백 게이트 캡핑 패턴; 및 상기 비트 라인과 상기 제1 및 제2 워드 라인들 사이의 제2 게이트 캡핑 패턴들을 포함하되, 상기 제1 백 게이트 캡핑 패턴은 그 내부에 상기 백 게이트 전극에 인접한 제1 씸을 갖고, 상기 제1 게이트 캡핑 패턴들 각각은 그 내부에 상기 콘택 패턴들에 인접한 제2 씸을 갖되, 상기 제1 백 게이트 캡핑 패턴의 상기 제1 씸은 상기 콘택 패턴들과 수직적으로 이격되고, 상기 제1 게이트 캡핑 패턴들의 상기 제2 씸들은 상기 제1 및 제2 워드 라인들의 상면들과 수직적으로 이격될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 상기 제1 방향으로 연장되는 비트 라인들; 서로 인접하는 상기 비트 라인들 사이에서 상기 제1 방향으로 연장되는 라인 부분들을 포함하는 차폐 도전 패턴; 각각의 상기 비트 라인들 상에서 상기 제1 방향을 따라 번갈아 배치된 제1 및 제2 활성 패턴들; 서로 인접하는 상기 제1 및 제2 활성 패턴들 사이에 각각 배치되며, 상기 비트 라인들을 가로질러 상기 제2 방향으로 연장되는 백 게이트 전극들; 상기 제1 활성 패턴들과 인접하게 각각 배치되고, 상기 제2 방향을 연장되는 제1 워드 라인들; 상기 제2 활성 패턴들과 인접하게 각각 배치되고, 상기 제2 방향으로 연장되는 제2 워드 라인들; 상기 콘택 패턴들과 상기 백 게이트 전극 사이의 제1 백게이트 캡핑 패턴; 상기 콘택 패턴들과 상기 제1 및 제2 워드 라인들 사이의 제1 게이트 캡핑 패턴들; 상기 비트 라인들과 상기 백 게이트 전극 사이의 제2 백게이트 캡핑 패턴; 상기 비트 라인들과 상기 제1 및 제2 워드 라인들 사이의 제2 게이트 캡핑 패턴들; 상기 제1 및 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 및 상기 콘택 패턴들에 각각 접속되는 데이터 저장 패턴들을 포함하되, 상기 제1 백 게이트 캡핑 패턴은 그 내부에 상기 제2 방향을 따라 연장되는 제1 씸을 갖고, 상기 제1 게이트 캡핑 패턴들 각각은 그 내부에 상기 제2 방향을 따라 연장되는 제2 씸을 갖되, 상기 제1 씸은 상기 백 게이트 전극의 상면에 인접하고, 상기 제2 씸들은 상기 콘택 패턴들에 인접할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 수직 채널 트랜지스터들을 포함하는 반도체 메모리 장치에서, 활성 패턴들이 단결정 반도체 물질로 이루어지므로, 수직 채널 트랜지스터의 누설 전류 특성을 향상시킬 수 있다.
본 발명의 실시예들에 따르면, 백 게이트 전극은 수직 채널 트랜지스터의 문턱 전압을 상승시킬 수 있으므로, 수직 채널 트랜지스터의 미세화에 따라 문턱전압이 감소하여 누설 전류 특성이 저하되는 것을 방지할 수 있다.
본 발명의 실시예들에 따르면, 제1 기판과 제2 기판을 본딩시키는 방법을 이용하여 수직 채널 트랜지스터들을 포함하는 반도체 메모리 장치를 제조하는 과정에서, 제1 기판과 제2 기판을 본딩하기 전에 콘택 패턴들과 백 게이트 전극을 절연시키는 제1 백 게이트 캡핑 패턴을 먼저 형성함으로써, 제2 기판을 본딩한 후에 제1 및 제2 워드 라인들과 콘택 패턴들을 절연시키는 제2 게이트 캡핑 패턴들을 형성하기 위한 공정 마진이 확보될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 A-A' 선, B-B' 선, 및 C-C'선을 따라 자른 단면을 나타낸다.
도 2b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 D-D'선 및 E-E'선을 따라 자른 단면을 나타낸다.
도 2c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 F-F'선, G-G'선, 및 H-H'선을 따라 자른 단면을 나타낸다.
도 3a는 도 2b의 P1 부분을 확대한 도면이다.
도 3b는 도 2b의 P2 부분을 확대한 도면이다.
도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다.
도 4b는 도 4a의 P3 부분을 확대한 도면이다.
도 5a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다.
도 5b는 도 5a의 P4 부분을 확대한 도면이다.
도 6a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1a의 A-A' 선, B-B' 선, 및 C-C'선을 따라 자른 단면을 나타낸다.
도 6b 내지 도 20b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1a의 D-D'선 및 E-E'선을 따라 자른 단면을 나타낸다.
도 6c 내지 도 20c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1a의 F-F'선, G-G'선, 및 H-H'선을 따라 자른 단면을 나타낸다.
도 21a 내지 도 21j는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다.
도 22a 내지 도 22i는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 2a는 도 1의 A-A' 선, B-B' 선, 및 C-C'선을 따라 자른 단면을 나타내며, 도 2b는 도 1의 D-D'선 및 E-E'선을 따라 자른 단면을 나타내며, 도 2c는 도 1의 F-F'선, G-G'선, 및 H-H'선을 따라 자른 단면을 나타낸다. 도 3a는 도 2b의 P1 부분을 확대한 도면이다. 도 3b는 도 2b의 P2 부분을 확대한 도면이다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 셀들을 포함할 수 있다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CAR) 및 제1 및 제2 주변 회로 영역들(PCR1, PCR2)을 포함할 수 있다. 셀 어레이 영역(CAR)은 제1 방향(D1)으로, 제1 주변 회로 영역(PCR1)과 인접할 수 있으며, 제2 방향(D2)으로 제2 주변 회로 영역(PCR2)과 인접할 수 있다. 여기서, 제1 및 제2 방향들(D1, D2)은 기판(200)의 상면과 평행할 수 있으며, 서로 수직할 수 있다.
기판(200)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)의 기판(200) 상에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
비트 라인들(BL) 각각은 차례로 적층된 폴리실리콘 패턴(151), 금속 실리사이드 패턴(153), 금속 패턴(155), 및 하드 마스크 패턴(157)을 포함할 수 있다. 폴리실리콘 패턴(151)은 불순물이 도핑된 폴리실리콘일 수 있으며, 금속 실리사이드 패턴(153)은 티타늄실리사이드, 코발트실리사이드, 또는 니켈실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 금속 패턴(155)은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등) 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다. 하드 마스크 패턴(157)은 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 기판(200) 상에 주변 회로 패턴들(PP)이 배치될 수 있다. 주변 회로 패턴들(PP)은 비트 라인들(BL)과 동일한 적층 구조를 가질 수 있다. 즉, 주변 회로 패턴들(PP)은 차례로 적층된 주변 폴리실리콘막 패턴(152), 주변 실리사이드 패턴(154), 주변 금속 패턴(156), 및 주변 하드 마스크 패턴(158)을 포함할 수 있다.
비트 라인들(BL)과 기판(200) 사이에 스페이서 절연막(161), 차폐 도전 패턴(163), 및 캡핑 절연막(165)이 배치될 수 있다.
상세하게, 스페이서 절연막(161)이 차폐 도전 패턴(163)과 비트 라인들(BL) 사이에 배치될 수 있다. 스페이서 절연막(161)은 실질적으로 균일한 두께를 가지며 비트 라인들(BL)의 양측벽들 및 상면들을 덮을 수 있다. 스페이서 절연막(161)은 비트 라인들(BL) 사이에 각각 갭 영역들을 정의할 수 있다. 스페이서 절연막(161)의 갭 영역들은 비트 라인들(BL)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 스페이서 절연막(161)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
스페이서 절연막(161)은 셀 어레이 영역(CAR)으로부터 제1 및 제2 주변 회로 영역들(PCR1, PCR2)로 연장될 수 있다. 스페이서 절연막(161)은 주변 회로 패턴들(PP)을 컨포말하게 덮을 수 있다.
차폐 도전 패턴(163)이 기판(200)과 비트 라인들(BL) 사이에 배치될 수 있다. 차폐 도전 패턴(163)은 스페이서 절연막(161) 상에 배치될 수 있으며, 스페이서 절연막(161)의 갭 영역들을 채울 수 있다. 즉, 차폐 도전 패턴(163)은 서로 인접하는 비트 라인들(BL) 사이에 각각 배치되는 라인 부분들을 포함할 수 있다.
차폐 도전 패턴(163)은 도전 물질로 이루어질 수 있으며, 그 내부에 에어 갭(air gap) 또는 보이드(void)를 포함할 수 있다. 차폐 도전 패턴(163)은 예를 들어, 텅스텐(W), 티타늄(Ti), 니켈(Ni), 또는 코발트(Co) 등과 같은 금속 물질을 포함할 수 있다. 다른 예로, 차폐 도전 패턴(163)은 그래핀(graphene)과 같은 도전성 이차원(2D) 물질을 포함할 수 있다. 차폐 도전 패턴(163)은 서로 인접하는 비트 라인들(BL) 간의 커플링 노이즈를 감소시킬 수 있다.
캡핑 절연막(165)이 차폐 도전 패턴(163)과 기판(200) 사이에 배치될 수 있다. 캡핑 절연막(165)은 실질적으로 균일한 두께를 가지며, 차폐 도전 패턴(163)을 덮을 수 있다. 캡핑 절연막(165)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
캡핑 절연막(165)은 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 스페이서 절연막(161)과 직접 접촉할 수 있다.
평탄 절연막(170)이 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 캡핑 절연막(165)을 덮을 수 있다.
기판(200)과 캡핑 절연막(165) 사이, 그리고 기판(200)과 평탄 절연막(170) 사이에 제1 접착막(180) 및 제2 접착막(201)이 배치될 수 있다. 제1 및 제2 접착막들(180, 201)은 예를 들어, 실리콘 탄질화물과 같은 절연성 질화물을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)이 각각의 비트 라인들(BL) 상에서 제1 방향(D1)을 따라 번갈아 배치될 수 있다. 다시 말해, 제1 및 제2 활성 패턴들(AP1, AP2)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 제1 활성 패턴들(AP1)은 제2 방향(D2)으로 일정 간격 서로 이격될 수 있으며, 제2 활성 패턴들(AP2)은 제2 방향(D2)으로 일정 간격 서로 이격될 수 있다.
실시예들에서, 제1 및 제2 활성 패턴들(AP1, AP2)은 단결정 반도체 물질로 이루어질 수 있다. 일 예로, 제1 및 제2 활성 패턴들(AP1, AP2)은 단결정 실리콘으로 이루어질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 단결정 반도체 물질로 이루어지므로, 반도체 메모리 장치의 동작시 누설 전류 특성을 향상시킬 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 폭을 갖고, 제2 방향(D2)으로 길이를 가질 수 있으며, 제1 및 제2 방향들(D1, D2)에 대해 수직하는 방향으로 높이를 가질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 실질적으로 균일한 폭을 가질 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 수직 방향으로 서로 대향하는 제1 면(또는 상면) 및 제2 면(또는 하면)을 가질 수 있으며, 제1 및 제2 면들에서 실질적으로 동일한 폭을 가질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 면들은 비트 라인들(BL)과 접촉할 수 있다.
제1 방향(D1)으로, 제1 및 제2 활성 패턴들(AP1, AP2)의 폭은 수 nm 내지 수십 nm일 수 있다. 예들 들어, 제1 및 제2 활성 패턴들(AP1, AP2)의 폭은 1nm 내지 30nm, 보다 바람직하게, 1nm 내지 10nm일 수 있다. 제2 방향(D2)으로, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 길이는 비트 라인(BL)의 선폭보다 클 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 서로 대향하는 제1 측면 및 제2 측면을 가질 수 있다. 제1 활성 패턴(AP1)의 제1 측면은 제1 워드 라인(WL1)과 인접할 수 있으며, 제2 활성 패턴(AP2)의 제2 측면은 제2 워드 라인(WL2)과 인접할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 비트 라인(BL)과 인접한 제1 도펀트 영역, 콘택 패턴(BC)과 인접한 제2 도펀트 영역, 및 제1 및 제2 도펀트 영역들 사이의 채널 영역을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 채널 영역들은 제1 및 제2 워드 라인들(WL1, WL2)과 인접할 수 있다. 제1 및 제2 도펀트 영역들은 제1 및 제2 활성 패턴들(AP1, AP2) 내에 도펀트가 도핑된 영역들로서, 제1 및 제2 활성 패턴들(AP1, AP2)에서 도펀트 농도는 채널 영역에서 도펀트 농도보다 클 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 채널 영역들은 반도체 메모리 장치의 동작시 제1 및 제2 워드 라인들(WL1, WL2) 및 백 게이트 전극들(BG)에 의해 제어될 수 있다.
백 게이트 전극들(BG)이 비트 라인들(BL) 상에서 제1 방향(D1)으로 일정 간격 서로 이격되어 배치될 수 있다. 백 게이트 전극들(BG)은 비트 라인들(BL)을 가로질러 제2 방향(D2)으로 연장될 수 있다.
백 게이트 전극들(BG) 각각은 제1 방향(D1)으로 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 배치될 수 있다. 다시 말해, 백 게이트 전극들(BG) 각각의 일측에 제1 활성 패턴(AP1)이 배치되고, 타측에 제2 활성 패턴(AP2)이 배치될 수 있다.
백 게이트 전극(BG)은 콘택 패턴(BC)에 가까운 제1 면 및 비트 라인(BL)에 가까운 제2 면을 가질 수 있다. 백 게이트 전극(BG)의 제1 및 제2 면들은 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 면들과 수직적으로 서로 다른 레벨에 위치할 수 있다.
백 게이트 전극들(BG)은 수직 방향으로, 제1 및 제2 활성 패턴들(AP1, AP2)의 높이 보다 작은 높이를 가질 수 있다. 다시 말해, 백 게이트 전극(BG)의 상면은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 낮고, 백 게이트 전극(BG)의 하면은 제1 및 제2 활성 패턴들(AP1, AP2)의 하면들보다 높을 수 있다.
백 게이트 전극들(BG)은 예를 들어, 도핑된 폴리실리콘, 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등) 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등) 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
백 게이트 전극들(BG)은 반도체 메모리 장치의 동작시 음(negative) 전압이 인가될 수 있으며, 수직 채널 트랜지스터의 문턱 전압을 상승시킬 수 있다. 즉, 수직 채널 트랜지스터의 미세화에 따라 문턱전압이 감소하여 누설 전류 특성이 저하되는 것을 방지할 수 있다.
제1 백 게이트 캡핑 패턴(121)이 백 게이트 전극(BG)의 제1 면 상에 배치될 수 있으며, 제2 백 게이트 캡핑 패턴(123)이 백 게이트 전극(BG)의 제2 면 상에 배치될 수 있다.
제1 백 게이트 캡핑 패턴(121)은 콘택 패턴들(BC)과 백 게이트 전극(BG)의 제1 면 사이에 배치될 수 있으며, 제2 백 게이트 캡핑 패턴(123)은 비트 라인들(BL)과 백 게이트 전극(BG)의 제2 면 사이에 배치될 수 있다. 제1 및 제2 백 게이트 캡핑 패턴들(121, 123)은 제1 방향(D1)으로 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 배치될 수 있다.
제1 및 제2 백 게이트 캡핑 패턴들(121, 123)은 백 게이트 전극들(BG)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 백 게이트 캡핑 패턴들(121, 123)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다.
제2 백 게이트 캡핑 패턴(123)은 비트 라인들(BL)의 폴리실리콘 패턴들(151)과 접촉할 수 있다. 비트 라인들(BL) 사이에서 제2 백 게이트 캡핑 패턴(123)의 두께는 비트 라인들(BL) 상에서 제2 백 게이트 캡핑 패턴(123)의 두께와 다를 수 있다.
제2 백 게이트 캡핑 패턴(123)은 그 내부에 제2 방향(D2)으로 연장되는 씸을 가질 수 있으며, 상기 씸은 백 게이트 전극(BG)과 수직적으로 이격되어 비트 라인들(BL)과 인접할 수 있다.
도 3a를 참조하면, 제1 백 게이트 캡핑 패턴(121)은 그 내부에 제1 씸(seam; 121s) 또는 보이드(void)를 가질 수 있다. 제1 씸(121s)은 제2 방향(D2)으로 연장될 수 있다. 실시예들에 따르면, 제1 씸(121s)은 백 게이트 전극(BG)의 제2 면과 인접할 수 있으며, 콘택 패턴들(BC)과 수직적으로 이격될 수 있다.
백 게이트 전극(BG)의 양 측벽들 상에 라이너 절연막(111) 및 백 게이트 절연막(113)이 배치될 수 있다. 라이너 절연막(111)이 백 게이트 전극(BG)의 양측벽들과 제1 분리 절연 패턴들(115)의 측벽들 사이에 배치될 수 있다. 백 게이트 절연막(113)은 백 게이트 전극(BG)의 양측벽들과 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들 사이에 배치될 수 있다. 백 게이트 절연막(113)의 두께는 라이너 절연막(111)보다 두꺼울 수 있다. 라이너 절연막(111) 및 백 게이트 절연막(113)은 예를 들어, 실리콘 산화물로 이루어질 수 있다.
제1 분리 절연 패턴들(115)이 제2 방향(D2)으로 인접하는 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 배치될 수 있다. 제2 분리 절연 패턴들(139)이 서로 마주보는 제1 및 제2 워드 라인들(WL1, WL2) 사이에 배치될 수 있다. 제2 분리 절연 패턴들(139)은 제2 방향(D2)을 따라 연장될 수 있다. 제1 및 제2 분리 절연 패턴들(115, 139)은 예를 들어, 실리콘 산화물로 이루어질 수 있다. 제1 및 제2 분리 절연 패턴들(115, 139)의 상면들은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)이 비트 라인들(BL) 상에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 번갈아 배열될 수 있다.
제1 워드 라인(WL1)은 제1 활성 패턴(AP1)의 일측에 배치될 수 있으며, 제2 워드 라인(WL2)은 제2 활성 패턴(AP2)의 타측에 배치될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 비트 라인들(BL) 및 콘택 패턴들(BC)과 수직적으로 이격될 수 있다. 다시 말해, 제1 및 제2 워드 라인들(WL1, WL2)은 수직적 관점에서, 비트 라인들(BL)과 콘택 패턴들(BC) 사이에 위치할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 제2 방향(D2)으로 폭을 갖되, 비트 라인(BL) 상에서 폭과 차폐 도전 패턴(173) 상에서 폭이 다를 수 있다. 제1 워드 라인들(WL1)의 일부분들은 제1 방향(D1)으로 인접하는 제1 활성 패턴들(AP1) 사이에 배치될 수 있으며, 제2 워드 라인들(WL2)의 일부분들은 제1 방향(D1)으로 인접하는 제2 활성 패턴들(AP2) 사이에 배치될 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
서로 인접하는 제1 및 제2 워드 라인들(WL1, WL2)은 서로 마주보는 측벽들을 가질 수 있다. 제1 및 제2 워드 라인들(WL1, WL2) 각각은 비트 라인(BL)에 가까운 제1 면과 콘택 패턴(BC)에 가까운 제2 면을 가질 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)의 제1 면들은 다양한 형태를 가질 수 있다. 일부 실시예들에서, 제1 및 제2 워드 라인들(WL1, WL2) 각각은 L자 형태의 단면을 가질 수도 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 수직 방향으로, 제1 및 제2 활성 패턴들(AP1, AP2)의 높이보다 작은 높이를 가질 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)의 높이는, 수직 방향으로, 백 게이트 전극들(BG)의 높이와 같거나 작을 수 있다.
도 3a를 참조하면, 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면들은 백 게이트 전극(BG)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 3b를 참조하면, 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면들은 게이트 전극(BG)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면들은 라운진 형태를 가질 수 있다.
제1 게이트 절연 패턴들(131)이 제1 분리 절연 패턴들(115)과 제1 및 제2 워드 라인들(WL1, WL2) 사이에 배치될 수 있다. 제2 게이트 절연 패턴들(133)이 제1 및 제2 워드 라인들(WL1, WL2)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 배치될 수 있다.
제1 게이트 절연 패턴들(131)은 예를 들어, 실리콘 산화물로 이루어질 수 있다. 제2 게이트 절연 패턴들(133)은 제1 게이트 절연 패턴들(131)보다 두꺼울 수 있다. 제2 게이트 절연 패턴(133)은 제1 활성 패턴(AP1)의 제1 측면을 덮으며, 제2 활성 패턴(AP2)의 제2 측면을 덮을 수 있다. 제2 게이트 절연 패턴(133)은 실질적으로 균일한 두께를 가질 수 있다.
제2 게이트 절연 패턴들(133)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층막으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 캡핑 패턴들(141)은 제1 및 제2 워드 라인들(WL1, WL2)과 비트 라인들(BL) 사이에 배치될 수 있으며, 제2 게이트 캡핑 패턴들(211)이 제1 및 제2 워드 라인들(WL1, WL2)과 콘택 패턴들(BC) 사이에 배치될 수 있다. 제1 및 제2 게이트 캡핑 패턴들(141, 211)은 제2 게이트 절연 패턴들(133)과 제2 분리 절연 패턴들(139) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴들(141)은 비트 라인들(BL)의 폴리실리콘 패턴들(161)과 접촉할 수 있다. 제2 게이트 캡핑 패턴들(211)은 콘택 패턴들(BC)의 일부분들과 접촉할 수 있다.
제1 게이트 캡핑 패턴들(141) 각각은 그 내부에 씸을 가질 수 있으며, 상기 씸은 제1 및 제2 워드 라인들WL1, WL@)과 이격되어 상기 비트 라인들(BL)과 인접할 수 있다. 즉, 제1 게이트 캡핑 패턴들(141) 내의 씸은 제2 백 게이트 캡핑 패턴(123) 내 씸과 동일한 방향으로 형성될 수 있으며, 기판(200)으로부터 실질적으로 동일한 수직적 레벨에 위치할 수 있다.
제1 및 제2 게이트 캡핑 패턴들(141, 211)은 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 게이트 캡핑 패턴들(141, 211)은 예를 들어, 실리콘 질화물로 이루어질 수 있다.
도 3a를 참조하면, 제2 게이트 캡핑 패턴들(211) 각각은 그 내부에 제2 씸(211s) 또는 보이드(void)를 가질 수 있다. 제2 씸(211s)은 제2 방향(D2)으로 연장될 수 있다. 실시예들에 따르면, 제2 씸(211s)은 제1 백 게이트 캡핑 패턴(221)의 제1 씸(121s)과 서로 반대 방향으로 형성될 수 있다. 즉, 제2 씸(121S)은 기판(200)으로부터 수직적 레벨이 제1 백 게이트 캡핑 패턴(221)의 제1 씸(121s)과 다를 수 있다. 제2 씸(121s)은 콘택 패턴들(BC)과 인접할 수 있으며, 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면들과 수직적으로 이격될 수 있다.
제1 및 제2 식각 정지막들(231, 233)이 셀 어레이 영역(CAR)에서 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 면들을 덮을 수 있다. 제1 및 제2 식각 정지막들(231, 233)은 제1 백 게이트 캡핑 패턴들(121)의 상면들, 및 제2 게이트 캡핑 패턴들(211)의 상면들, 및 제1 및 제2 분리 절연 패턴들(115, 139)의 상면들 상에 차례로 적층될 수 있다. 제1 및 제2 식각 정지막들(231, 233)은 서로 다른 절연 물질로 이루어질 수 있다. 제1 식각 정지막(231)은 예를 들어, 실리콘 산화물로 이루어질 수 있으며, 제2 식각 정지막(233)은 예를 들어, 실리콘 질화물로 이루어질 수 있다.
층간 절연막(240)은 제1 및 제2 주변 회로 영역들(PCR1, PCR2)로 연장될 수 있으며, 소자 분리막(STI)의 상면 및 주변 게이트 전극(PG)을 덮을 수 있다.
나아가, 제1 및 제2 주변 회로 영역들(PCR1, PCR2)의 기판(200) 상에 주변 활성 패턴(ACT)이 배치될 수 있다. 주변 활성 패턴(ACT)은 셀 어레이 영역(CAR)의 제1 및 제2 활성 패턴들(AP1, AP2)과 동일한 단결정 반도체 물질을 포함할 수 있다. 주변 활성 패턴(ACT)은 기판(200)과 인접하는 제1 면 및 이에 대향하는 제2 면을 가질 수 있다. 주변 활성 패턴(ACT)의 제1 면은 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 면들과 실질적으로 공면을 이룰 수 있다. 주변 활성 패턴(ACT)의 제2 면은 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 면들과 실질적으로 공면을 이룰 수 있다.
제1 및 제2 주변 회로 영역들(PCR1, PCR2)의 기판(200) 상에 주변 활성 패턴(ACT)을 관통 및 둘러싸는 소자 분리막(STI)이 배치될 수 있다.
주변 활성 패턴(ACT)의 제2 면 상에 주변 회로 트랜지스터들이 제공될 수 있다. 주변 회로 트랜지스터들은, 예를 들어, 로우 및 칼럼 디코더들, 센스 앰프, 또는 제어 로직들을 구성할 수 있다.
상세하게, 주변 활성 패턴(ACT)의 제2 면 상에 주변 게이트 전극(PG)이 배치될 수 있다. 주변 게이트 전극(PG)은 주변 게이트 절연막(221), 주변 도전 패턴(223), 주변 금속 패턴(225), 및 주변 마스크 패턴(227)을 포함할 수 있다.
콘택 패턴들(BC)이 층간 절연막(240) 및 제1 및 제2 식각 정지막(231, 233)을 관통하여 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 접속될 수 있다. 다시 말해, 콘택 패턴들(BC)은 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 도펀트 영역들에 각각 접속될 수 있다. 콘택 패턴들(BC)은 상부 폭보다 큰 하부 폭을 가질 수 있다. 서로 인접하는 콘택 패턴들(BC)은 분리 절연 패턴들(245)에 의해 서로 분리될 수 있다. 콘택 패턴들(BC) 각각은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
콘택 패턴들(BC)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
주변 콘택 플러그들(PCP)은 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 회로 트랜지스터들에 접속될 수 있다. 주변 콘택 플러그들(PCP)은 제3 식각 정지막(241) 및 층간 절연막(240)을 관통하여 주변 활성 패턴(ACT) 내의 소오스/드레인 불순물 영역들과 연결될 수 있다.
콘택 패턴들(BC) 상에 랜딩 패드들(LP)이 배치될 수 있다. 랜딩 패드들(LP) 각각은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 랜딩 패드들(LP)은 평면적 관점에서, 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 랜딩 패드들(LP)의 상면들은 분리 절연 패턴들(245)의 상면들과 실질적으로 공면을 이룰 수 있다.
랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 회로 배선들(PCL)이 제3 식각 정지막(243) 내에 배치될 수 있으며, 주변 콘택 플러그들(PCP)과 연결될 수 있다.
셀 어레이 영역(CAR)에서, 데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)과 완전히 중첩되거나 부분적으로 중첩될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)의 상면 전체 또는 일부와 접촉할 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 스토리지 전극들(251)과 플레이트 전극(255) 사이에 개재되는 캐패시터 유전막(253)을 포함할 수 있다. 이러한 경우, 스토리지 전극(251)이 랜딩 패드(LP)와 접촉할 수 있으며, 스토리지 전극(251)은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)과 완전히 중첩되거나 부분적으로 중첩될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)의 상면 전체 또는 일부와 접촉할 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변회로 절연막(260)이 제3 식각 정지막(243) 상에 배치될 수 있다. 주변 회로 절연막(260)은 플레이트 전극(255)의 상면과 실질적으로 공면을 이룰 수 있다.
데이터 저장 패턴들(DSP) 상에 상부 절연막(270)이 배치될 수 있다. 상부 절연막(270)은 데이터 저장 패턴들(DSP)의 플레이트 전극(255) 및 주변 회로 절연막(260)을 덮을 수 있다.
이하 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치에 대해 설명하기로 한다. 또한, 설명의 간략함을 위해, 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다. 도 4b는 도 4a의 P3 부분을 확대한 도면이다.
도 4a 및 도 4b에 도시된 실시예들에 따르면, 라이너 절연 패턴들(111a)이 제1 백 게이트 캡핑 패턴(121)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 배치될 수 있다.
라이너 절연 패턴들(111a)은 제1 백 게이트 캡핑 패턴(121)과 다른 절연 물질로 이루어질 수 있으며, 제1 백 게이트 캡핑 패턴(121)의 양측벽들을 덮을 수 있다. 또한, 백 게이트 절연 패턴(113)이 백 게이트 전극(BG)이 양측면들 상에서, 백 게이트 전극(BG)의 제1 면과 제1 백 게이트 캡핑 패턴(121) 사이로 연장될 수 있다.
도 5a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다. 도 5b는 도 5a의 P4 부분을 확대한 도면이다.
도 5a 및 도 5b를 참조하면, 각각의 제2 게이트 캡핑 패턴들(211a)은 콘택 패턴들(BC)과 제1 및 제2 워드 라인들(WL1, WL2) 사이에 공통으로 제공될 수 있다. 즉, 각 제2 게이트 캡핑 패턴(211a)은 제1 및 제2 워드 라인들(WL1, WL2) 상에 각각 배치되는 수직 부들 및 수직부들을 수평적으로 연결하는 수평부를 가질 수 있다. 각 제2 게이트 캡핑 패턴(211a)의 수평부는 제2 분리 절연 패턴(139)과 제1 식각 정지막(231) 사이에 배치될 수 있다.
각 제2 게이트 캡핑 패턴(211a)에서 수직부들 각각의 내부에 씸 또는 보이드가 형성될 수 있다.
나아가, 제1 백 게이트 캡핑 패턴(121)과 제1 식각 정지막(231) 사이에 더미 캡핑 패턴(211b)이 배치될 수 있다. 더미 캡핑 패턴(211b)은 제2 게이트 캡핑 패턴(211a)과 동일한 절연 물질로 이루어질 수 있다. 더미 캡핑 패턴(211b)은 제2 게이트 캡핑 패턴(211a)의 상면과 실질적으로 동일한 상면을 가질 수 있다.
도 6a 내지 도 20a, 도 6b 내지 도 20b, 및 도 6c 내지 도 20c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 6a 내지 도 20a는 도 1a의 A-A' 선, B-B' 선, 및 C-C'선을 따라 자른 단면을 나타내고, 도 6b 내지 도 20b는 도 1a의 D-D'선 및 E-E'선을 따라 자른 단면을 나타내면, 도 6c 내지 도 20c는 도 1a의 F-F'선, G-G'선, 및 H-H'선을 따라 자른 단면을 나타낸다.
도 1, 도 6a, 도 6b, 및 도 6c를 참조하면, 제1 기판(100), 매립 절연층(101), 및 활성층(AL)을 포함하는 제1 기판 구조물이 준비될 수 있다.
매립 절연층(101) 및 활성층(AL)이 제1 기판(100) 상에 제공될 수 있다. 제1 기판(100), 매립 절연층(101), 및 활성층(AL)은 실리콘-온-절연체 기판(즉, SOI 기판)일 수 있다.
제1 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 제1 기판(100)은 셀 어레이 영역(CAR), 셀 어레이 영역(CAR)과 제1 방향(D1)으로 인접한 제1 주변 회로 영역(PCR1), 셀 어레이 영역(CAR)과 제2 방향(D2)으로 인접한 제2 주변 회로 영역(PCR2)을 포함할 수 있다. 여기서, 제1 및 제2 방향들(D1, D2)은 제1 기판(100)의 상면과 평행하고, 서로 교차할 수 있다.
매립 절연층(101)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다. 이와 달리, 매립 절연층(101)은 화학기상증착 방법으로 형성된 절연막일 수 있다. 매립 절연층(101)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
활성층(AL)은 단결정 반도체막일 수 있다. 활성층(AL)은 예를 들어, 단결정 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성층(AL)은 서로 대향하는 제1 면 및 제2 면을 가질 수 있으며, 제2 면은 매립 절연층(101)과 접촉할 수 있다.
활성층(AL)의 제1 면 상에 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 셀 어레이 영역(CAR)에서 제1 방향(D1)을 따라 연장되는 라인 형태의 개구부들을 가질 수 있다.
제1 마스크 패턴(MP1)은 차례로 적층된 제1 마스크막(10), 제2 마스크막(20), 및 제3 마스크막(30)을 포함할 수 있다. 여기서, 제3 마스크막(30)은 제2 마스크막(20)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 마스크막(10)은 제2 마스크막(20)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다. 일 예로, 제1 및 제3 마스크막들(10, 30)은 실리콘 산화물을 포함할 수 있으며, 제2 마스크막(20)은 실리콘 질화물을 포함할 수 있다.
이어서, 제1 마스크 패턴(MP1)을 식각 마스크로 이용하여 셀 어레이 영역(CAR)의 활성층(AL)이 이방성 식각될 수 있다. 이에 따라, 셀 어레이 영역(CAR)의 활성층(AL)에 제1 방향(D1)으로 연장되는 제1 트렌치들(T1)이 형성될 수 있다. 제1 트렌치들(T1)은 매립 절연층(101)을 노출시킬 수 있으며, 제2 방향(D2)으로 일정 간격 이격될 수 있다. 제1 트렌치들(T1)을 형성함에 따라, 활성층(AL)은 제1 방향(D1)을 따라 연장되는 복수의 라인 패턴들로 분리될 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)에서 제1 트렌치들(T1)을 통해서 각 예비 반도체 패턴들(135)에 대해 예를 들어, 기상 도핑(Gas Phase Doping: GPD) 공정 혹은 플라즈마 도핑(Plasma Doping: PLAD) 공정과 같은 도핑 공정을 수행하여 n형 혹은 p형 불순물을 도핑할 수 있다.
나아가, 제1 트렌치들(T1)을 형성시, 제1 및 제2 주변회로 영역들(PCR1, PCR2)에서 주변 활성 패턴들(ACT)이 형성될 수 있다.
도 1, 도 7a, 도 7b, 및 도 7c를 참조하면, 제1 트렌치들(T1)을 형성한 후, 제1 트렌치들(T1)을 채우는 분리 절연막(110)이 형성될 수 있다.
분리 절연막(110)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 형성될 수 있다. 분리 절연막(110)은 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다. 증착 방법을 이용하여 형성되는 분리 절연막(110)은 제1 트렌치들(T1) 내에서 제1 방향(D1)을 따라 연장되는 불연속적인 경계면, 즉, 씸(seam) 또는 보이드를 가질 수 있다.
이어서, 분리 절연막(110) 상에 제1 트렌치들(T1)을 가로지르는 마스크 패턴(미도시)이 형성될 수 있으며, 상기 마스크 패턴을 이용하여 분리 절연막(110), 제1 마스크 패턴(MP1), 활성층(110)을 패터닝하여 제2 방향(D2)으로 연장되는 제2 트렌치들(T2)이 형성될 수 있다. 제2 트렌치들(T2)은 매립 절연층(101)을 노출시킬 수 있으며, 제2 방향(D1)으로 일정 간격 이격될 수 있다. 제2 트렌치들(T2)을 형성시 매립 절연층(101)의 상면들이 리세스될 수 있다. 제2 트렌치들(T2)을 형성함에 따라, 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되는 예비 활성 패턴들(PAP)이 형성될 수 있다.
일부 실시예들에 따르면, 예비 활성 패턴들(PAP)을 형성한 후, 기상 도핑(GPD) 공정 또는 플라즈마 도핑(PLAD) 공정을 수행하여 제2 트렌치들(T2)의 내벽들을 통해 노출된 예비 활성 패턴들(PAP)에 불순물들이 도핑될 수도 있다.
도 1, 도 8a, 도 8b, 및 도 8c를 참조하면, 이어서, 제2 트렌치들(T2)의 내벽을 컨포말하게 덮는 라이너 절연막(111)이 형성될 수 있다.
라이너 절연막(111)은 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다. 이에 따라, 라이너 절연막(111)은 분리 절연막(110)의 상면, 제2 트렌치들(T2)에 노출된 분리 절연막(110)의 측벽 및 제2 트렌치들(T2)에 노출된 매립 절연층(101)의 상면들 상에 실질적으로 균일한 두께로 형성될 수 있다. 라이너 절연막(111)은 예를 들어, 실리콘 산화물로 이루어질 수 있다. 이와 달리, 라이너 절연막(111)은 예를 들어, 하프늄 산화물, 지르코늄 산화물 등과 같은 고유전 물질을 포함할 수도 있다.
실시예들에 따르면, 라이너 절연막(111)을 형성하기 전, 열산화 공정을 수행될 수 있다. 이에 따라, 제2 트렌치들(T2)에 노출된 예비 활성 패턴들(PAP)의 측벽들 상에 백 게이트 절연막(113)이 형성될 수 있다. 백 게이트 절연막(113)은 실리콘 산화물로 이루어질 수 있다. 백 게이트 절연막(113)의 두께는 라이너 절연막(111)보다 두꺼울 수 있다. 백 게이트 절연막(113)은 예를 들어, 실리콘 산화물로 이루어질 수 있다.
도 1, 도 9a, 도 9b, 및 도 9c를 참조하면, 라이너 절연막(111) 및 백 게이트 절연막(113)이 형성된 제2 트렌치들(T2) 내에 제1 백 게이트 캡핑 패턴(121) 및 백 게이트 전극(BG)이 형성될 수 있다.
제1 백 게이트 캡핑 패턴(121)은 라이너 절연막(111) 및 백 게이트 절연막(113)이 형성된 제2 트렌치들(T2) 채우도록 절연 물질(예를 들어, 실리콘 질화물)을 증착한 후, 절연 물질을 등방성 식각함으로써 형성될 수 있다. 제1 백 게이트 캡핑 패턴(121)은 해당 제2 트렌치(T2)의 하부 부분을 채울 수 있으며, 백 게이트 절연막(113)의 측벽 일부를 노출시킬 수 있다.
제1 백 게이트 캡핑 패턴(121)을 형성한 후, 제2 트렌치들(T2)을 채우도록 게이트 도전막이 증착될 수 있다. 이어서, 게이트 도전막을 등방성 식각하여 제2 트렌치들(T2) 내에 백 게이트 전극들(BG)이 각각 형성될 수 있다. 백 게이트 전극들(BG)의 제1 면들은 예비 활성 패턴들(PAP)의 제1 면보다 낮은 레벨에 위치할 수 있다.
도 1, 도 10a, 도 10b, 및 도 10c를 참조하면, 백 게이트 전극들(BG)이 형성된 제2 트렌치들(T2) 내에 제2 백 게이트 캡핑 패턴들(123)이 형성될 수 있다. 제2 백 게이트 캡핑 패턴들(123)은 백 게이트 전극들(BG)이 형성된 제2 트렌치들(T2)을 채우도록 절연막을 증착한 후, 분리 절연막(110)의 상면이 노출될 때까지 평탄화하여 형성될 수 있다. 일 예로, 제2 백 게이트 캡핑 패턴들(123)은 실리콘 질화물로 형성될 수 있다.
제2 백 게이트 캡핑 패턴들(123)을 형성한 후, 분리 절연막(110)의 일부 및 제3 마스크막(30)의 일부에 대한 에치백 공정이 수행될 수 있다. 이에 따라, 제3 마스크막(30)의 상의 분리 절연막(110)이 제거될 수 있으며, 제2 백 게이트 캡핑 패턴들(123)이 제3 마스크막(30)의 상면 위로 돌출될 수 있다.
분리 절연막(110)에 대한 에치백 공정에 의해 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 활성 패턴들(ACT)을 둘러싸는 소자 분리막(STI)이 형성될 수 있으며, 제3 마스크막(30)의 상면이 노출될 수 있다.
이어서, 제1 마스크 패턴(MP1)의 제3 마스크막(30)의 상면 및 백 게이트 캡핑 패턴들(123)의 상면들을 균일한 두께로 덮는 스페이서막이 형성될 수 있다. 여기서, 스페이서막의 증착 두께에 따라 수직 채널 트랜지스터들의 활성 패턴들의 폭이 결정될 수 있다.
스페이서막을 형성한 후, 스페이서막에 대한 이방성 식각 공정을 수행하여 각 제2 백 게이트 캡핑 패턴(123)의 측벽들 상에 한 쌍의 스페이서들(120)이 형성될 수 있다.
스페이서들(120)은 절연 물질로 이루어질 수 있다. 스페이서들(120)은, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다. 일 예로, 스페이서들(120)은 제2 백 게이트 캡핑 패턴들(123)과 동일한 절연 물질로 이루어질 수 있다.
계속해서 스페이서들(120)을 식각 마스크로 이용하여 예비 활성 패턴들(PAP) 및 분리 절연막(110)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 각 백 게이트 절연 패턴(113)의 양측에 서로 분리된 한 쌍의 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)을 형성함에 따라 매립 절연층(101)이 노출될 수 있다. 또한, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성시 제2 방향(D2)으로 인접하는 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 분리 절연 패턴들(115)이 형성될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 제3 트렌치가 형성될 수 있으며, 제3 트렌치는 제2 방향(D2)을 따라 연장될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 형성한 후, 스페이서들(120) 및 제2 백 게이트 캡핑 패턴들(123)의 상부가 제거될 수 있으며, 제3 마스크 패턴(30)의 상면이 노출될 수 있다.
도 1, 도 11a, 도 11b, 및 도 11c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들, 제2 백 게이트 캡핑 패턴들(123)의 상면들, 제1 분리 절연 패턴들(115)의 상면들, 및 제3 마스크막(30)의 상면을 컨포말하게 덮는 제1 게이트 절연막(131)이 증착될 수 있다.
제1 게이트 절연막(131)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다.
제1 게이트 절연막(131)을 형성하기 전에, 열산화 공정을 수행하여 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들 상에 제2 게이트 절연막(133)이 형성될 수도 있다. 제2 게이트 절연막(133)은 실리콘 산화물로 이루어질 수 있으며, 제1 게이트 절연막(131)에 비해 두꺼울 수 있다.
이어서, 제1 및 제2 게이트 절연막들(131, 133)을 균일한 두께로 덮는 게이트 도전막(135)이 형성될 수 있다. 게이트 도전막(135)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다. 게이트 도전막(135)의 증착 두께는 제3 트렌치의 폭의 절반(즉, 마주보는 제1 및 제2 활성 패턴들(AP1, AP2) 간의 간격의 절반)보다 작을 수 있다. 게이트 도전막(135)은 제3 트렌치 내에 갭 영역을 정의하며 제1 및 제2 게이트 절연막들(131, 133) 상에 증착될 수 있다.
이어서, 게이트 도전막(135)에 의해 정의된 갭 영역을 채우는 갭필 절연막(137)이 형성될 수 있다. 갭필 절연막(137)의 상면은 제2 백 게이트 캡핑 패턴들(123)의 상면들 높은 레벨 또는 실질적으로 동일한 레벨에 위치할 수 있다. 갭필 절연막(137)은 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
도 1, 도 12a, 도 12b, 및 도 12c를 참조하면, 갭필 절연막(137)을 형성한 후, 게이트 도전막(135)의 상부를 제거하여 서로 분리된 예비 게이트 도전 패턴들(136)이 형성될 수 있다.
예비 게이트 도전 패턴들(136)을 형성하는 것은, 게이트 도전막(135)에 대한 식각(또는 에치백) 공정을 수행하여, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부 측벽들과 갭필 절연막(137)의 측벽 사이에 리세스 영역들을 형성하는 것을 포함할 수 있다. 예비 게이트 도전 패턴들(136)의 상면들은 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 면들보다 낮은 레벨에 위치할 수 있다. 예비 게이트 도전 패턴들(136) 각각은 U자 형태의 단면을 가질 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 즉, 예비 게이트 도전 패턴들(136) 각각은 제1 기판(100)의 상면에 대해 수직하며 서로 마주보는 수직부들, 및 제1 기판(100)의 상면과 평행하며 수직부들을 연결하는 수평부를 포함할 수 있다.
예비 게이트 도전 패턴들(136)을 형성함에 따라, 제1 마스크 패턴(MP1)의 상면 및 제2 백 게이트 캡핑 패턴(123)의 상면 상에서 게이트 도전막(135)이 제거될 수 있다.
예비 게이트 도전 패턴들(136)을 형성한 후, 리세스 영역들을 채우도록 캡핑 절연막(예를 들어, 실리콘 질화막)이 증착될 수 있다. 이어서, 제2 마스크 패턴(20)을 식각 정지막으로 이용하여, 캡핑 절연막 및 제2 백 게이트 캡핑 패턴들(123)에 대한 평탄화 공정이 수행될 수 있다. 평탄화 공정 동안 제3 마스크 패턴이 제거될 수 있다.
계속해서, 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 면들이 노출되도록, 제2 마스크 패턴(20) 캡핑 절연막, 및 제2 백 게이트 캡핑 패턴들(123)에 대한 평탄화 공정이 수행될 수 있으며, 제1 마스크 패턴(10)을 식각하는 공정이 수행될 수 있다.
이에 따라, 도 1, 도 13a, 도 13b, 및 도 13c에 도시된 바와 같이, 예비 게이트 도전 패턴들(136) 상에 제1 게이트 캡핑 패턴들(141)이 형성될 수 있다.
제1 게이트 캡핑 패턴들(141)의 상면들은 제2 백 게이트 캡핑 패턴들(123)의 상면들 및 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 면들과 실질적으로 공면을 이룰 수 있다.
이와 같이, 제1 게이트 캡핑 패턴들(141)을 형성하는 동안, 갭필 절연막(137)의 상면들이 리세스되어 제2 분리 절연 패턴들(139)이 형성될 수 있다. 제2 분리 절연 패턴들(139)은 예비 게이트 도전 패턴들(136) 상에서 제2 방향(D2)으로 연장될 수 있다.
셀 어레이 영역(CAR)에서 제1 게이트 캡핑 패턴들(141)을 형성하는 동안, 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 활성 패턴(ACT)의 제1 면이 노출될 수 있다.
도 1, 도 13a, 도 13b, 및 도 13c를 참조하면, 셀 어레이 영역(CAR)에서 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성될 수 있다.
비트 라인들(BL)을 형성하는 것은, 폴리실리콘막(151), 금속 실리사이드막(153), 금속막(153), 및 하드 마스크막(155)을 차례로 증착하는 것, 하드 마스크막(165) 상에 2 방향(D2)으로 연장되는 라인 형태를 갖는 마스크 패턴(미도시)이 형성하는 것, 및 마스크 패턴을 식각 이용하여 하드 마스크막(165), 금속막(153), 및 폴리실리콘막(151)이 차례로 이방성 식각하는 것을 포함할 수 있다.
여기서, 폴리실리콘막(151)은 제1 기판(100)의 전면에 증착될 수 있다. 폴리실리콘막(151)은 셀 어레이 영역(CAR)에서 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들과 접촉할 수 있으며, 제1 및 제2 주변 회로 영역들(PCR)에서 주변 활성 패턴(ACT) 상에 증착될 수 있다.
금속 실리사이드막(153)은 예를 들어, 티타늄실리사이드, 코발트실리사이드, 또는 니켈실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
금속막(155)은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등) 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등)을 증착하여 형성될 수 있다. 하드 마스크막(157)은 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 증착하여 형성될 수 있다.
하드 마스크막(157) 상에 제2 방향(D2)으로 연장되는 라인 형태를 갖는 마스크 패턴(미도시)이 형성될 수 있으며, 마스크 패턴을 이용하여 하드 마스크막(157), 금속막(155), 금속 실리사이드막(153), 및 폴리실리콘막(151)이 차례로 이방성 식각될 수 있다. 이에 따라, 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 형성될 수 있다.
비트 라인들(BL)을 형성시 제2 백 게이트 캡핑 패턴(123)의 일부분들 및 제1 게이트 캡핑 패턴들(141)의 일부분들이 식각될 수도 있다.
실시예들에 따르면, 비트 라인들(BL)을 형성하는 동안, 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 회로 패턴들(PP)이 형성될 수 있다.
주변 회로 패턴들(PP)은 비트 라인들(BL)과 동일한 적층 구조를 가질 수 있다. 즉, 주변 회로 패턴들(PP)은 차례로 적층된 폴리실리콘막 패턴(152), 금속 실리사이드막 패턴(154), 금속막 패턴(156), 및 하드 마스크막 패턴(158)을 포함할 수 있다.
주변 회로 패턴들(PP)을 형성시 제1 및 제2 주변 회로 영역들(PCR1, PCR2)의 하드 마스크막(157), 금속막(155), 금속 실리사이드막(153), 및 게이트 절연막(151)이 식각되어 소자 분리막(STI)의 일부 및 주변 활성 패턴(ACT)의 일부가 노출될 수 있다.
도 1, 도 14a, 도 14b, 및 도 14c를 참조하면, 비트 라인들(BL)을 형성한 후, 비트 라인들(BL) 사이에 갭 영역을 정의하는 스페이서 절연막(161)이 형성될 수 있다.
스페이서 절연막(161)은 실질적으로 균일한 두께를 가지며 제1 기판(100) 전면에 증착될 수 있다. 스페이서 절연막(161)의 증착 두께는 서로 인접하는 비트 라인들(BL) 간의 간격의 절반보다 작을 수 있다. 이와 같이 스페이서 절연막(161)을 증착함에 따라, 비트 라인들(BL) 사이에 각각 갭 영역들이 정의될 수 있다. 갭 영역은 비트 라인들(BL)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 또한, 스페이서 절연막(161)은 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 회로 패턴들(PP)을 컨포말하게 덮을 수 있다.
이어서, 스페이서 절연막(161) 상에 차폐 도전 패턴(163)이 형성될 수 있다.
차폐 도전 패턴(163)은 스페이서 절연막(161) 상에 차폐 도전막을 증착한 후, 차폐 도전막에 대한 패터닝 공정을 수행하여, 제1 및 제2 주변 회로 영역들(PCR1, PCR)에서 차폐 도전막을 제거함으로써 형성될 수 있다. 이에 따라, 차폐 도전 패턴(163)을 형성한 후, 제1 및 제2 주변 회로 영역들(PCR1, PCR)에서 스페이서 절연막(161)이 노출될 수 있다.
차폐 도전 패턴(163)은 셀 어레이 영역(CAR)에서 스페이서 절연막(161)에 의해 정의된 갭 영역들을 채울 수 있다. 화학기상증착 방법을 이용하여 차폐 도전막을 증착할 때, 단차도포특성(step coverage property)에 의해 갭 영역들 내에서 불연속 적인 경계면, 예를 들어 씸(seam)이 형성될 수 있다. 차폐 도전 패턴(163)은 예를 들어, 텅스텐(W), 티타늄(Ti), 니켈(Ni), 또는 코발트(Co) 등과 같은 금속 물질을 포함할 수 있다. 다른 예로, 차폐 도전 패턴(173)은 그래핀(graphene)과 같은 도전성 이차원(2D) 물질을 포함할 수 있다.
이어서, 차폐 도전 패턴(163) 상에 캡핑 절연막(165)이 형성될 수 있다. 캡핑 절연막(165)은 셀 어레이 영역(CAR) 상의 차폐 도전 패턴(163) 및 제1 및 제2 주변회로 영역들 상의 스페이서 절연막(161)을 컨포말하게 덮을 수 있다. 캡핑 절연막(165)은 예를 들어, 실리콘 질화막으로 형성될 수 있다. 캡핑 절연막(165)의 상면은 셀 어레이 영역(CAR)과 제1 및 제2 주변 회로 영역들(PCR1, PCR) 사이에서 단차를 가질 수 있다.
이어서, 제1 및 제2 주변 회로 영역들(PCR1, PCR)에서 캡핑 절연막(165) 상에 평탄 절연막(170)이 형성될 수 있다. 평탄 절연막(170)은 절연 물질, 예를 들어 실리콘 산화물을 증착하여 형성될 수 있다. 평탄 절연막(170)은 캡핑 절연막(165)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 평탄 절연막(170) 은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 평탄 절연막(170)은 실질적으로 평탄한 상면을 가질 수 있으며, 평탄 절연막(170)의 상면은 캡핑 절연막(165)의 상면과 실질적으로 공면을 이룰 수 있다.
도 1, 도 15a, 도 15b, 및 도 15c를 참조하면, 캡핑 절연막(165)의 상면 및 평탄 절연막(170)의 상면 상에 제1 접착막(180)이 형성될 수 있다.
이어서, 제2 접착막(201)이 형성된 제2 기판(200)과 제1 기판(100) 상의 제1 접착막(180)이 본딩(bonding)될 수 있다. 제2 기판(200)은 예를 들어, 단결정 실리콘 또는 유리(예를 들어, 석영)를 포함할 수 있다.
도 1, 도 16a, 도 16b, 및 도 16c를 참조하면, 제2 기판(200)을 본딩시킨 후, 제1 기판(100)을 제거하는 후면 랩핑(lapping) 공정이 수행될 수 있다. 제1 기판(100)의 제거를 위해, 제1 기판(100) 상에 형성된 구조물들의 상하가 반전될 수 있다.
제1 기판(100)을 제거하는 것은, 그라인딩(grinding) 공정, 및 건식 및 습식 식각 공정을 차례로 수행하여 예비 게이트 도전 패턴들(136)의 수평부들을 노출시키는 것을 포함할 수 있다. 이에 따라, 예비 게이트 도전 패턴들(136)의 수평부들 상의 매립 절연막(101)의 일부분들이 제거될 수 있으며, 제1 및 제2 활성 패턴들(AP1, AP2) 및 주변 활성 패턴(ACT) 상에 매립 절연 패턴들(103)이 형성될 수 있다.
도 1, 도 17a, 도 17b, 및 도 17c를 참조하면, 예비 게이트 도전 패턴들(136)의 수평부들 및 수직부들의 일부들을 식각하여 리세스 영역들(RR)이 형성될 수 있다. 리세스 영역들(RR)은 제2 방향(D2)을 따라 연장될 수 있으며, 라이너 절연막(111)의 일부, 백 게이트 절연막(113)의 일부, 및 제2 분리 절연 패턴들(139)의 일부분들을 노출시킬 수 있다.
리세스 영역들(RR)을 형성함에 따라, 제1 및 제2 활성 패턴들(AP1, AP2)의 측면들을 가로지르는 제1 및 제2 워드 라인들(WL1, WL2)이 형성될 수 있다.
도 1, 도 18a, 도 18b, 및 도 18c를 참조하면, 리세스 영역들(RR)을 채우는 제2 게이트 캡핑막(210)이 형성될 수 있다. 제2 게이트 캡핑막(210)은 제2 분리 절연 패턴들(139)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 제2 게이트 캡핑막(210)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
제2 게이트 캡핑막(210)은 화학기상증착 방법을 이용하여 리세스 영역들(RR) 내에 증착될 수 있다. 증착 공정시 단차도포특성(step coverage property)에 의해 리세스 영역들(RR) 내에서 불연속 적인 경계면, 예를 들어 씸(seam)이 형성될 수 있다. 제2 게이트 캡핑막(210) 내에 형성되는 씸은 제2 방향(D2)을 따라 연장될 수 있으며, 제1 및 제2 워드 라인들(WL1, WL2)의 상면들과 수직적으로 이격될 수 있다.
도 1, 도 19a, 도 19b, 및 도 19c를 참조하면, 제2 게이트 캡핑막(210)을 형성한 후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들이 노출될 때까지 제2 게이트 캡핑막(210)에 대한 평탄화 공정이 수행될 수 있다. 이에 따라 제1 및 제2 워드 라인들(WL1, WL2) 상에 제2 게이트 캡핑 패턴들(211)이 각각 형성될 수 있다.
제2 게이트 캡핑 패턴들(211)을 형성하는 동안 또는 제2 게이트 캡핑 패턴들(211)을 형성한 이후 매립 절연 패턴(103)이 제거될 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 제1 및 제2 활성 패턴들(AP1, AP2) 및 제1 백 게이트 캡핑 패턴들(121)이 노출될 수 있다. 이와 동시에 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 활성 패턴(ACT)의 상면이 노출될 수 있다.
도 1, 도 20a, 도 20b, 및 도 20c를 참조하면, 제2 기판(200) 전면에 제1 및 제2 식각 정지막들(231, 233)이 차례로 형성될 수 있다. 제1 식각 정지막(231)은 실리콘 산화물로 형성될 수 있으며, 제1 및 제2 활성 패턴들(AP1, AP2), 제1 및 제2 분리 절연 패턴들(115, 139), 제1 백 게이트 캡핑 패턴들(121) 상에 증착될 수 있다. 제2 식각 정지막(233)은 제1 식각 정지막(231)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화물로 형성될 수 있다.
이어서, 제1 및 제2 식각 정지막들(221, 223)에 대한 패터닝 공정이 수행될 수 있으며, 이에 따라 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 활성 패턴들(ACT)이 노출될 수 있다.
이후, 주변 활성 패턴들(ACT) 상에 주변 트랜지스터가 형성될 수 있다. 상세하게, 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 활성 패턴들(ACT) 상에 주변 게이트 전극(PG)이 형성될 수 있으며, 주변 게이트 전극(PG)의 양측벽에 절연 스페이서가 형성될 수 있다. 또한, 주변 게이트 전극(PG) 양측의 주변 활성 패턴들(ACT) 내에 불순물을 도핑하여 소오스/드레인 영역들이 형성될 수 있다. 주변 게이트 전극(PG)은 차례로 적층된 주변 게이트 절연 패턴(221), 주변 도전 패턴(223), 주변 금속 패턴(225), 및 주변 마스크 패턴(227)을 포함할 수 있다.
이어서, 층간 절연막(240) 및 제3 식각 정지막(241)이 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에 형성될 수 있다. 층간 절연막(240)은 절연 물질을 증착한 후, 주변 게이트 전극(PG)의 상면이 노출되도록 평탄화함으로써 형성될 수 있다. 제3 식각 정지막(241)은 층간 절연막(240)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 1, 도 21a, 도 21b, 및 도 21c를 참조하면, 셀 어레이 영역(CAR)에서, 층간 절연막(231) 및 식각 정지막(233)을 관통하여 제1 및 제2 활성 패턴들(AP1, AP2)과 연결되는 콘택 패턴들(BC)이 형성될 수 있다.
콘택 패턴들(BC)을 형성하는 것은, 층간 절연막(231) 및 식각 정지막(233)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)을 각각 노출시키는 홀들을 형성하는 것, 홀들을 채우는 도전막을 증착하는 것, 및 식각 정지막(233)의 상면이 노출되도록 도전막을 평탄화하는 것을 포함할 수 있다.
콘택 패턴들(BC)을 형성한 후, 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 콘택 플러그들(PCP)이 형성될 수 있다.
주변 콘택 플러그들(PCP)을 형성하는 것은, 제3 식각 정지막(241), 층간 절연막(240)을 패터닝하여 콘택 홀들을 형성하는 것, 콘택 홀들을 채우도록 제3 식각 정지막(241) 상에 도전 물질을 증착하는 것을 포함할 수 있다. 주변 콘택 플러그들(PCP)은 제3 식각 정지막(241) 및 층간 절연막(241)을 관통하여 주변 트랜지스터와 연결될 수 있다. 즉, 주변 콘택 플러그들(PCP) 중 일부는 주변 트랜지스터의 소오스/드레인 영역에 연결될 수 있으며, 주변 콘택 플러그들(PCP) 중 또 다른 일부는 주변 게이트 전극(PG)에 연결될 수 있다.
다시, 도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 셀 어레이 영역(CAR)에서 콘택 패턴들(BC)과 각각 연결되는 랜딩 패드들(LP)이 형성될 수 있다.
랜딩 패드들(LP)을 형성하는 것은, 제3 식각 정지막(241) 상에 도전막을 증착하는 것, 마스크 패턴들을 이용하여 도전막(240)을 패터닝하는 것을 포함할 수 있다.
랜딩 패드들(LP)을 형성시, 제1 및 제2 주변 회로 영역들(PCR1, PCR2)에서 주변 콘택 플러그들(PCP)과 연결되는 주변 회로 배선들(PCL)이 형성될 수 있다.
랜딩 패드들(LP)을 형성하기 전 또는 후에, 제 4 식각 정지막(243)이 제3 식각 정지막(241) 상에 형성될 수 있다. 랜딩 패드들(LP) 및 주변 회로 배선들(PCL)은 제3 식각 정지막(241) 내에 형성될 수 있다.
이어서, 랜딩 패드들(LP)과 각각 연결되는 스토리지 전극들(251)이 각각 형성될 수 있다. 스토리지 전극들(251)은 예를 들어, 도핑된 폴리실리콘, 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등) 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등) 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
계속해서, 스토리지 전극들(251)의 표면을 컨포말하게 덮는 캐패시터 유전막(253)이 형성될 수 있다. 이어서, 플레이트 전극(255)이 유전막(253) 상에 형성될 수 있다.
데이터 저장 패턴들(DSP)을 형성한 후, 제1 및 제2 주변 회로 영역들(PCR1, PCR2)을 덮는 주변회로 절연막(260)이 형성될 수 있으며, 데이터 저장 패턴들(DSP) 및 주변회로 절연막(263) 상에 상부 절연막(270)이 형성될 수 있다.
도 22a 내지 도 22j는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다.
도 1 및 도 22a를 참조하면, 앞서 도 6a, 도 6b, 및 도 6c를 참조하여 설명한 바와 같이, 매립 절연층(101) 상에 예비 활성 패턴들(PAP)을 형성한 후에, 제2 트렌치들을 따라 제1 라이너 절연막(111a)이 형성될 수 있다.
제1 라이너 절연막(111a)은 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다. 이에 따라, 제1 라이너 절연막(111a)은 분리 절연막(110)의 상면, 제2 트렌치들(T2)에 노출된 분리 절연막(110)의 측벽 및 제2 트렌치들(T2)에 노출된 매립 절연층(101)의 상면들 상에 실질적으로 균일한 두께로 형성될 수 있다. 제1 라이너 절연막(111a)은 예를 들어, 실리콘 산화물로 이루어질 수 있다.
이어서, 제1 라이너 절연막(111a)이 형성된 제2 트렌치들 내에 제1 백 게이트 캡핑 패턴(121)이 형성될 수 있다.
제1 백 게이트 캡핑 패턴(121)은 도 9a, 도 9b, 및 도 9c를 참조하여 설명한 바와 같이, 제2 트렌치(T2)의 하부 부분을 채울 수 있다.
제1 백 게이트 캡핑 패턴(121)의 상면은 매립 절연층(101)의 상면보다 높고 예비 활성 패턴들(PAP)의 상면들보다 낮을 수 있다.
도 22b를 참조하면, 제1 백 게이트 캡핑 패턴(121)을 형성한 후, 제1 라이너 절연막(111a)에 대한 등방성 식각 공정이 수행될 수 있다. 이에 따라, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부 측벽들이 노출될 수 있으며, 분리 절연막(110)의 상면이 노출될 수 있다.
도 22c를 참조하면, 제2 라이너 절연막(111b)이 제1 백 게이트 캡핑 패턴(121)이 형성된 제2 트렌치들(T2)의 내벽을 컨포말하게 덮을 수 있다. 제2 라이너 절연막(111b)은 제2 라이너 절연막(111b)은 분리 절연막(110)의 상면, 제2 트렌치들(T2)에 노출된 분리 절연막(110)의 측벽 및 제2 트렌치(T2)에 노출된 제1 백 게이트 캡핑 패턴(121)의 상면 상에 실질적으로 균일한 두께로 형성될 수 있다. 제2 라이너 절연막(111b)은 예를 들어, 실리콘 산화물로 이루어질 수 있다.
실시예들에 따르면, 도 8a, 도 8b, 및 도 8c를 참조하여 설명한 바와 같이, 제2 라이너 절연막(111b)을 형성하기 전, 열산화 공정을 수행하여 제2 트렌치들(T2)에 노출된 예비 활성 패턴들(PAP)의 측벽들 상에 백 게이트 절연막(113)이 형성될 수 있다.
이어서, 도 22d를 참조하면, 제2 라이너 절연막(111b)이 형성된 제2 트렌치들(T2) 내에 백 게이트 전극들(BG)이 각각 형성될 수 있다. 백 게이트 전극들(BG)은 도 9a, 도 9b, 및 도 9c를 참조하여 설명한 바와 같이, 제2 트렌치들(T2)을 채우도록 게이트 도전막이 증착한 후, 게이트 도전막의 일부를 등방성 식각하여 형성될 수 있다. 백 게이트 전극들(BG)의 제1 면들은 예비 활성 패턴들(PAP)의 제1 면보다 낮은 레벨에 위치할 수 있다.
도 22e를 참조하면, 도 10a, 도 10b, 및 도 10c를 참조하여 설명한 바와 같아. 백 게이트 전극들(BG)의 제1 면들 상에 제2 백 게이트 캡핑 패턴들(123)이 형성될 수 있다.
이어서, 앞서 도 10a 내지 도 11c를 참조하여 설명한 바와 같이, 백 게이트 전극(BG) 양측에 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 이 실시예에 따르면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 면에서 폭과 제2 면에서 폭이 서로 다를 수 있다. 일 예로, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 면에서 보다 제2 면에서 더 큰 폭을 가질 수 있다. 여기서, 제1 면과 제2 면은 제1 기판(100)의 상면에 대해 수직한 방향으로 서로 대향할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 형성한 후, 도 11a, 도 11b, 및 도 11c를 참조하여 설명한 바와 같이, 제1 및 제2 게이트 절연막들(131, 133)이 형성될 수 있으며, 도 12a, 도 12b, 및 도 12c를 참조하여 설명한 바와 같이, 예비 게이트 도전 패턴들(136), 제2 분리 절연 패턴들(139), 및 제1 게이트 캡핑 패턴들(141)이 차례로 형성될 수 있다.
이어서, 도 22f를 참조하면, 도 13a, 도 13b, 및 도 13c를 참조하여 설명한 바와 같이, 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성될 수 있다. 이어서, 도 14a, 도 14b, 및 도 14c를 참조하여 설명한 바와 같이, 스페이서 절연막(161), 차폐 도전 패턴(163), 및 캡핑 절연막(165)이 차례로 형성될 수 있다.
이어서, 제1 및 제2 접착막들(180, 201)을 이용하여 제2 기판(200)이 본딩될 수 있다.
계속해서, 도 22g를 참조하면, 제1 기판(100) 및 매립 절연층(101)의 일부가 제거될 수 있으며, 예비 게이트 도전 패턴들(136)의 수평부들이 노출될 수 있다. 예비 게이트 도전 패턴들(136)의 수평부들을 노출시, 제1 라이너 절연막(111a)이 노출될 수 있다.
이어서, 도 22h를 참조하면, 도 17a, 도 17b, 및 도 17c를 참조하여 설명한 바와 같이, 예비 게이트 도전 패턴들(136)의 수평부들 및 수직부들의 일부들을 식각하여 리세스 영역들(RR)이 형성될 수 있다. 리세스 영역들(RR)을 형성함에 따라, 제1 및 제2 활성 패턴들(AP1, AP2)의 측면들을 가로지르는 제1 및 제2 워드 라인들(WL1, WL2)이 형성될 수 있다.
이어서, 도 22i를 참조하면, 리세스 영역들(RR) 내에 제2 게이트 캡핑 패턴들(211)이 형성될 수 있다. 여기서, 제2 게이트 캡핑 패턴들(211)은 그 내부에, 앞서 설명한 바와 같이, 씸 또는 보이드를 가질 수 있으며, 제2 게이트 캡핑 패턴들(211) 내부의 씸은 제1 백 게이트 캡핑 패턴(121) 내의 씸과 반대 방향으로 형성될 수 있다.
도 23a 내지 도 23i는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 D-D' 선을 따라 자른 단면을 나타낸다.
도 1 및 도 23a를 참조하면, 활성층 상에 차례로 적층된 제1 마스크막(10) 및 제2 마스크막(20)을 식각 마스크로 이용하여, 앞서 도 7a, 도 7b, 및 도 7c를 참조하여 설명한 제1 및 제2 트렌치들(T1, T2)을 형성함으로써 예비 활성 패턴들(PAP)이 형성될 수 있다. 여기서, 제1 마스크막(10)은 예를 들어, 실리콘 산화물로 형성될 수 있으며, 제2 마스크막(20)은 예를 들어, 실리콘 질화물로 형성될 수 있다.
이어서, 백 게이트 절연막(112)이 제2 마스크막(20)의 상면, 제2 트렌치들(T2)에 노출된 예비 활성 패턴들(PAP)의 측벽들, 및 제2 트렌치들(T2)에 노출된 매립 절연층(101)의 상면들 상에 형성될 수 있다. 여기서, 백 게이트 절연막(112) 증착 공정을 이용하여 제2 트렌치들의 내벽들 및 제2 마스크 막(20)의 상면에 증착될 수 있다.
도 1 및 도 23b를 참조하면, 백 게이트 절연막(112)이 형성된 제2 트렌치들 내에 제1 백 게이트 캡핑 패턴(121) 및 백 게이트 전극(BG)이 형성될 수 있다.
이어서, 도 23c를 참조하면, 앞서 설명한 것처럼, 백 게이트 전극(BG) 상에 제2 백 게이트 캡핑 패턴(123)이 형성될 수 있으며, 백 게이트 전극(BG) 양측에 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다.
또한, 도 11a, 도 11b, 및 도 11c를 참조하여 설명한 바와 같이, 제1 및 제2 게이트 절연막들(131, 133)이 형성될 수 있으며, 도 12a, 도 12b, 및 도 12c를 참조하여 설명한 바와 같이, 예비 게이트 도전 패턴들(136), 제2 분리 절연 패턴들(139), 및 제1 게이트 캡핑 패턴들(141)이 차례로 형성될 수 있다. 여기서, 제1 게이트 캡핑 패턴들(141)은 예비 게이트 도전 패턴들(136) 및 제2 분리 절연 패턴들(139)을 덮을 수 있다.
제2 백 게이트 캡핑 패턴(123) 및 제1 게이트 캡핑 패턴들(141)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들(또는 제1 면들)과 실질적으로 공면을 이루는 상면들을 가질 수 있다.
이어서, 도 23d를 참조하면, 도 13a, 도 13b, 및 도 13c를 참조하여 설명한 바와 같이, 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성될 수 있다. 이어서, 도 14a, 도 14b, 및 도 14c를 참조하여 설명한 바와 같이, 스페이서 절연막(161), 차폐 도전 패턴(163), 및 캡핑 절연막(165)이 차례로 형성될 수 있다.
이어서, 제1 및 제2 접착막들(180, 201)을 이용하여 제2 기판(200)이 본딩될 수 있다.
이어서, 도 23e를 참조하면, 제1 기판(100) 및 매립 절연층(101)의 일부가 제거될 수 있으며, 예비 게이트 도전 패턴들(136)의 수평부들이 노출될 수 있다. 예비 게이트 도전 패턴들(136)의 수평부들을 노출시, 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들 및 제1 백 게이트 캡핑 패턴(121)의 상면들이 노출될 수 있다. 여기서, 제1 백 게이트 캡핑 패턴(121)의 상면들이 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 낮은 레벨에 위치할 수 있다.
도 23f를 참조하면, 도 17a, 도 17b, 및 도 17c를 참조하여 설명한 바와 같이, 예비 게이트 도전 패턴들(136)의 수평부들 및 수직부들의 일부들을 식각하여 리세스 영역들(RR)이 형성될 수 있다. 리세스 영역들(RR)을 형성한 후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 제2 분리 절연 패턴들(139)의 상면들이 낮은 레벨에 위치할 수 있다.
도 23g를 참조하면, 리세스 영역들(RR)을 채우는 제2 게이트 캡핑막(210)이 형성될 수 있다. 제2 게이트 캡핑막(210)은 제2 분리 절연 패턴들(139)을 덮을 수 있다. 제2 게이트 캡핑막(210)을 증착시 앞서 설명한 것처럼, 그 내부에 불연속 적인 경계면, 예를 들어 씸 또는 보이드가 형성될 수 있다.
도 23h를 참조하면, 제2 게이트 캡핑막(210)을 형성한 후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들이 노출될 때까지 제2 게이트 캡핑막(210)에 대한 평탄화 공정이 수행될 수 있다. 이에 따라 제1 및 제2 워드 라인들(WL1, WL2) 상에 제2 게이트 캡핑 패턴들(211a)이 각각 형성될 수 있다.
제2 게이트 캡핑 패턴들(211a)을 형성하는 동안 제1 백 게이트 캡핑 패턴(121) 상에 더미 캡핑 패턴(211b)이 배치될 수 있다. 제2 게이트 캡핑 패턴들(211a) 및 더미 캡핑 패턴(211b)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들과 실질적으로 공면을 이룰 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 비트 라인;
    상기 비트 라인을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인;
    상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 상기 제2 방향으로 연장되는 백 게이트 전극;
    상기 제1 워드 라인과 상기 백 게이트 전극 사이에 배치되며, 상기 비트 라인과 연결되는 제1 활성 패턴;
    상기 제2 워드 라인과 상기 백 게이트 전극 사이에 배치되며, 상기 비트 라인과 연결되는 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들에 각각 접속되는 콘택 패턴들;
    상기 콘택 패턴들과 상기 백 게이트 전극의 상면 사이의 제1 백 게이트 캡핑 패턴; 및
    상기 콘택 패턴들과 상기 제1 및 제2 워드 라인들의 상면들 사이의 제1 게이트 캡핑 패턴들을 포함하되,
    상기 제1 백 게이트 캡핑 패턴은 그 내부에 상기 제2 방향을 따라 연장되는 제1 씸(seam)을 갖고,
    상기 제1 게이트 캡핑 패턴들 각각은 그 내부에 상기 제2 방향을 따라 연장되는 제2 씸을 갖되,
    상기 제1 씸과 상기 제2 씸의 수직적 레벨이 서로 다른 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 백 게이트 캡핑 패턴의 상기 제1 씸은 상기 콘택 패턴들과 수직적으로 이격되며 상기 백 게이트 전극의 상기 상면에 인접하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 게이트 캡핑 패턴들의 상기 제2 씸들은 상기 제1 및 제2 워드 라인들의 상면들과 수직적으로 이격되며, 상기 콘택 패턴들과 인접하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 워드 라인들의 상면들은 상기 백 게이트 전극의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 워드 라인들의 상면들은 상기 백 게이트 전극의 상면과 다른 레벨에 위치하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 백 게이트 전극의 상면은 상기 제1 백 게이트 캡핑 패턴과 접촉하며 라운드진 형태를 갖는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 백 게이트 캡핑 패턴과 상기 제1 및 제2 활성 패턴들 사이에 배치되는 라이너 절연 패턴들을 더 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판의 주변 회로 영역에 제공되며, 서로 대향하는 제1 면 및 제2 면을 갖는 주변 활성 패턴; 및
    상기 주변 활성 패턴의 상기 제1 면 상에 집적된 주변 트랜지스터를 더 포함하되,
    상기 제1 및 제2 활성 패턴들 각각은 상기 콘택 패턴들과 인접하는 제1 면들 및 상기 비트 라인들과 인접하는 제2 면들을 갖고,
    상기 주변 활성 패턴의 상기 제2 면은 상기 제1 및 제2 활성 패턴들의 상기 제2 면들과 실질적으로 동일한 레벨에 위치하는 반도체 메모리 장치.
  9. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 비트 라인;
    상기 비트 라인 상에서 상기 제1 방향을 따라 번갈아 배치된 제1 및 제2 활성 패턴들;
    서로 인접하는 상기 제1 및 제2 활성 패턴들 사이에 배치되며, 상기 비트 라인을 가로질러 제2 방향으로 연장되는 백 게이트 전극;
    상기 제1 활성 패턴들의 제1 측면들과 인접하게 각각 배치되고, 상기 제2 방향을 연장되는 제1 워드 라인들;
    상기 제2 활성 패턴들의 제2 측면들과 인접하게 각각 배치되고, 상기 제2 방향으로 연장되는 제2 워드 라인들;
    상기 제1 및 제2 활성 패턴들에 각각 연결되는 콘택 패턴들;
    상기 콘택 패턴들과 상기 백 게이트 전극 사이의 제1 백 게이트 캡핑 패턴;
    상기 콘택 패턴들과 상기 제1 및 제2 워드 라인들 사이의 제1 게이트 캡핑 패턴들;
    상기 비트 라인과 상기 백 게이트 전극 사이의 제2 백 게이트 캡핑 패턴; 및
    상기 비트 라인과 상기 제1 및 제2 워드 라인들 사이의 제2 게이트 캡핑 패턴들을 포함하되,
    상기 제1 백 게이트 캡핑 패턴은 그 내부에 상기 백 게이트 전극에 인접한 제1 씸을 갖고,
    상기 제1 게이트 캡핑 패턴들 각각은 그 내부에 상기 콘택 패턴들에 인접한 제2 씸을 갖되,
    상기 제1 백 게이트 캡핑 패턴의 상기 제1 씸은 상기 콘택 패턴들과 수직적으로 이격되고,
    상기 제1 게이트 캡핑 패턴들의 상기 제2 씸들은 상기 제1 및 제2 워드 라인들의 상면들과 수직적으로 이격되는 반도체 메모리 장치.
  10. 기판;
    상기 기판 상에서 상기 제1 방향으로 연장되는 비트 라인들;
    서로 인접하는 상기 비트 라인들 사이에서 상기 제1 방향으로 연장되는 라인 부분들을 포함하는 차폐 도전 패턴;
    각각의 상기 비트 라인들 상에서 상기 제1 방향을 따라 번갈아 배치된 제1 및 제2 활성 패턴들;
    서로 인접하는 상기 제1 및 제2 활성 패턴들 사이에 각각 배치되며, 상기 비트 라인들을 가로질러 상기 제2 방향으로 연장되는 백 게이트 전극들;
    상기 제1 활성 패턴들과 인접하게 각각 배치되고, 상기 제2 방향을 연장되는 제1 워드 라인들;
    상기 제2 활성 패턴들과 인접하게 각각 배치되고, 상기 제2 방향으로 연장되는 제2 워드 라인들;
    상기 콘택 패턴들과 상기 백 게이트 전극 사이의 제1 백게이트 캡핑 패턴;
    상기 콘택 패턴들과 상기 제1 및 제2 워드 라인들 사이의 제1 게이트 캡핑 패턴들;
    상기 비트 라인들과 상기 백 게이트 전극 사이의 제2 백게이트 캡핑 패턴;
    상기 비트 라인들과 상기 제1 및 제2 워드 라인들 사이의 제2 게이트 캡핑 패턴들;
    상기 제1 및 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 및
    상기 콘택 패턴들에 각각 접속되는 데이터 저장 패턴들을 포함하되,
    상기 제1 백 게이트 캡핑 패턴은 그 내부에 상기 제2 방향을 따라 연장되는 제1 씸을 갖고,
    상기 제1 게이트 캡핑 패턴들 각각은 그 내부에 상기 제2 방향을 따라 연장되는 제2 씸을 갖되,
    상기 제1 씸은 상기 백 게이트 전극의 상면에 인접하고,
    상기 제2 씸들은 상기 콘택 패턴들에 인접하는 반도체 메모리 장치.
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