TW202418965A - 半導體記憶體裝置 - Google Patents

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Abstract

本發明提供一種半導體記憶體裝置，可包含：基底，包含單元陣列區及周邊電路區；主動圖案，位於基底的單元陣列區上；周邊主動圖案，位於基底的周邊電路區上；周邊閘極電極，安置於周邊主動圖案的頂表面上；第一層間絕緣圖案，設置於單元陣列區上以覆蓋主動圖案的頂表面；第一蝕刻終止層，以均勻厚度覆蓋第一層間絕緣圖案及周邊閘極電極；以及第二層間絕緣圖案，安置於第一蝕刻終止層上及周邊電路區中。在單元陣列區中，第二層間絕緣圖案可具有位於與第一蝕刻終止層的頂表面實質上相同的層級處的頂表面。

Description

半導體記憶體裝置
[相關申請案的交叉參考]
本專利申請案主張2022年10月28日在韓國智慧財產局申請的韓國專利申請案第10-2022-0140981號的優先權，所述專利申請案的全部內容以引用的方式併入本文中。
本揭露是關於一種半導體記憶體裝置。
半導體裝置的更高整合為所要的以符合消費者對優良效能及便宜價格的需求。在半導體裝置的情況下，由於整合程度為判定產品價格時的重要因素，故尤其需要增加整合。在二維或平面半導體裝置的情況下，其整合程度主要由單位記憶體單元佔據的面積判定。整合可極大地受精細圖案形成技術的等級影響。然而，增加圖案精細度所需的極昂貴製程設備對增加二維或平面半導體裝置的整合的能力設定實際限制。因此，已提出各種半導體技術以改良半導體裝置的積體密度、電阻以及電流驅動能力。
根據實施例，一種半導體記憶體裝置可包含：基底，包含：單元陣列區及周邊電路區；主動圖案，位於基底的單元陣列區上；周邊主動圖案，位於基底的周邊電路區上；周邊閘極電極，安置於周邊主動圖案的頂表面上；第一層間絕緣圖案，設置於單元陣列區上以覆蓋主動圖案的頂表面；第一蝕刻終止層，以均勻厚度覆蓋第一層間絕緣圖案及周邊閘極電極；以及第二層間絕緣圖案，安置於第一蝕刻終止層上及周邊電路區中。在單元陣列區中，第二層間絕緣圖案可具有位於與第一蝕刻終止層的頂表面實質上相同的層級處的頂表面。
根據實施例，一種半導體記憶體裝置可包含：基底，包含單元陣列區及周邊電路區；位元線，在第一方向上自單元陣列區延伸；第一主動圖案及第二主動圖案，安置於位元線上；背閘極電極，安置於第一主動圖案與第二主動圖案之間且在第二方向上延伸以與位元線交叉；第一字元線，鄰近於第一主動圖案的第一側表面安置且在第二方向上延伸；第二字元線，鄰近於第二主動圖案的第二側表面安置且在第二方向上延伸；周邊主動圖案，位於基底的周邊電路區上；周邊閘極電極，位於周邊主動圖案上；第一層間絕緣圖案，安置於單元陣列區中以覆蓋主動圖案的頂表面；第一蝕刻終止層，以均勻厚度覆蓋第一層間絕緣圖案及周邊閘極電極；第二蝕刻終止層，在單元陣列區中安置於第一層間絕緣圖案與主動圖案的頂表面之間，且在周邊電路區中安置於第一蝕刻終止層與周邊主動圖案及周邊閘極電極的頂表面之間；以及第二層間絕緣圖案，在周邊電路區中安置於第一蝕刻終止層上。
根據實施例，一種半導體記憶體裝置可包含：基底，包含：單元陣列區及周邊電路區；位元線，設置於基底的單元陣列區上且在第一方向上延伸；屏蔽導電圖案，包含分別安置於位元線中的鄰近位元線之間且在第一方向上延伸的線部分。第一主動圖案及第二主動圖案可在第一方向上交替地安置於位元線中的各者上；背閘極電極分別安置於在第一方向上彼此鄰近的第一主動圖案與第二主動圖案之間，且在第二方向上延伸以與位元線交叉；第一字元線分別鄰近於第一主動圖案的第一側面表面安置且在第二方向上延伸；第二字元線分別鄰近於第二主動圖案的第二側表面安置且在第二方向上延伸；第一層間絕緣圖案安置於單元陣列區中以覆蓋主動圖案的頂表面；周邊主動圖案位於基底的周邊電路區上；周邊閘極電極位於周邊主動圖案上；第一層間絕緣圖案安置於單元陣列區中以覆蓋第一主動圖案及第二主動圖案的頂表面；第一蝕刻終止層以均勻厚度覆蓋第一層間絕緣圖案及周邊閘極電極；第二層間絕緣圖案安置於第一蝕刻終止層上及周邊電路區中；第二蝕刻終止層在單元陣列區中安置於第一層間絕緣圖案與主動圖案的頂表面之間，且在周邊電路區中安置於第一蝕刻終止層與周邊主動圖案的頂表面之間；接觸圖案安置於單元陣列區中以穿透第一蝕刻終止層、第一層間絕緣圖案以及第二蝕刻終止層且分別耦接至第一主動圖案及第二主動圖案；周邊接觸插塞安置於周邊電路區中以穿透第二層間絕緣圖案、第一蝕刻終止層以及第二蝕刻終止層且與周邊主動圖案的頂表面接觸；且資料儲存圖案分別耦接至接觸圖案。
現將參考繪示實例實施例的隨附圖式更充分地描述實例實施例。
圖1為示出根據實施例的半導體記憶體裝置的平面圖。圖2A、圖2B以及圖2C為示出根據實施例的半導體記憶體裝置的截面圖。此處，圖2A示出沿著圖1的線A-A'、線B-B'以及線C-C'截取的橫截面，圖2B示出沿著圖1的線D-D'及線E-E'截取的橫截面，且圖2C示出沿著圖1的線F-F'、線G-G'以及線H-H'截取的橫截面。圖3A為示出圖2B的部分『P1』的放大截面圖。圖3B為示出圖2C的部分『P2』的放大截面圖。圖3C為示出圖2C的部分『P3』的放大截面圖。
根據實施例的半導體記憶體裝置可包含記憶體單元，所述記憶體單元中的各者可包含豎直通道電晶體（vertical channel transistor；VCT）。
參考圖1、圖2A、圖2B以及圖2C，半導體記憶體裝置可包含單元陣列區CAR及第一周邊電路區PCR1以及第二周邊電路區PCR2。單元陣列區CAR可在第一方向D1上鄰近於第一周邊電路區PCR1且可在第二方向D2上鄰近於第二周邊電路區PCR2。第一方向D1及第二方向D2可平行於基底200的頂表面且可彼此垂直。
基底200可由半導體材料（例如，矽晶圓）、絕緣材料（例如，玻璃）或由絕緣材料覆蓋的半導體或導體中的一者製成。
位元線BL可在第一方向D1上在單元陣列區CAR的基底200上延伸。位元線BL可在第二方向D2上彼此間隔開。
位元線BL中的各者可包含可依序堆疊的多晶矽圖案151、金屬矽化物圖案153、金屬圖案155以及硬遮罩圖案157。多晶矽圖案151可由摻雜多晶矽形成或包含摻雜多晶矽。金屬矽化物圖案153可由金屬矽化物材料（例如，矽化鈦、矽化鈷或矽化鎳）形成或包含金屬矽化物材料。金屬圖案155可由以下中的至少一者形成或包含以下中的至少一者：導電金屬氮化物材料（例如，氮化鈦以及氮化鉭）及/或金屬材料（例如，鎢、鈦以及鉭）。硬遮罩圖案157可由絕緣材料（例如，氮化矽或氮氧化矽）中的至少一者形成或包含絕緣材料中的至少一者。在實施例中，位元線BL可包含二維及三維材料中的至少一者。舉例而言，位元線BL可由以下形成或包含以下：碳類二維材料（例如，石墨烯）、碳類三維材料（例如，碳奈米管）或其組合。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，周邊電路圖案PP可安置於基底200上。周邊電路圖案PP可具有與位元線BL相同的堆疊結構。換言之，周邊電路圖案PP可包含依序堆疊的周邊多晶矽圖案152、周邊矽化物圖案154、周邊金屬圖案156以及周邊硬遮罩圖案158。
間隔件絕緣層161、屏蔽導電圖案163以及罩蓋絕緣層165可安置於位元線BL與基底200之間。
詳言之，間隔件絕緣層161可安置於屏蔽導電圖案163與位元線BL之間。間隔件絕緣層161可具有實質上均勻的厚度，且可覆蓋位元線BL的相對側表面及頂表面。間隔件絕緣層161可界定位元線BL之間的間隙區。間隔件絕緣層161的間隙區可平行於位元線BL且在第一方向D1上延伸。間隔件絕緣層161可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
間隔件絕緣層161可自單元陣列區CAR延伸至第一周邊電路區PCR1及第二周邊電路區PCR2。間隔件絕緣層161可保形地覆蓋周邊電路圖案PP。
屏蔽導電圖案163可安置於基底200與位元線BL之間。屏蔽導電圖案163可安置於間隔件絕緣層161上以填充間隔件絕緣層161的間隙區。換言之，屏蔽導電圖案163可包含分別安置於位元線BL中的鄰近位元線之間的線部分。
屏蔽導電圖案163可由導電材料形成或包含導電材料，且可包含空氣間隙或界定於其中的空隙。屏蔽導電圖案163可由金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）或鈷（Co））中的至少一者形成或包含金屬材料中的至少一者。在實施例中，屏蔽導電圖案163可由導電二維（two-dimensional；2D）材料（例如，石墨烯）中的至少一者形成或包含導電二維（2D）材料中的至少一者。屏蔽導電圖案163可減少位元線BL中的鄰近位元線之間的耦合雜訊。
罩蓋絕緣層165可安置於屏蔽導電圖案163與基底200之間。罩蓋絕緣層165可具有實質上均勻厚度，且可覆蓋屏蔽導電圖案163。罩蓋絕緣層165可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，罩蓋絕緣層165可與間隔件絕緣層161直接接觸。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，平坦化絕緣層170可覆蓋罩蓋絕緣層165。
第一黏著層180及第二黏著層201可安置於基底200與罩蓋絕緣層165之間及基底200與平坦化絕緣層170之間。第一黏著層180及第二黏著層201可由絕緣氮化物（例如，氮化碳矽）形成或包含絕緣氮化物。
在位元線BL中的各者上，第一主動圖案AP1及第二主動圖案AP2可在第一方向D1上交替地安置。換言之，第一主動圖案AP1及第二主動圖案AP2可在彼此不平行的第一方向D1及第二方向D2上二維地配置。第一主動圖案AP1可在第二方向D2上彼此間隔開特定距離。第二主動圖案AP2可在第二方向D2上彼此間隔開特定距離。
在實施例中，第一主動圖案AP1及第二主動圖案AP2可由單晶半導體材料形成。舉例而言，第一主動圖案AP1及第二主動圖案AP2可由單晶矽形成。在第一主動圖案AP1及第二主動圖案AP2由單晶半導體材料形成的情況下，有可能在半導體記憶體裝置的操作期間減少洩漏電流。
第一主動圖案AP1及第二主動圖案AP2中的各者可具有：在第一方向D1上的寬度、在第二方向D2上的長度以及在垂直於第一方向D1及第二方向D2的方向上的高度。第一主動圖案AP1及第二主動圖案AP2中的各者可具有實質上均勻的寬度。
第一主動圖案AP1及第二主動圖案AP2中的各者可具有在豎直方向上彼此相對的第一或頂表面及第二或底表面，且可具有在第一表面及第二表面上實質上相同的寬度。第一主動圖案AP1及第二主動圖案AP2的第二表面可與位元線BL接觸。
第一主動圖案AP1及第二主動圖案AP2中的各者在第一方向D1上的寬度可在若干奈米至幾十奈米的範圍內。舉例而言，第一主動圖案AP1及第二主動圖案AP2中的各者的寬度可在1奈米至30奈米（特別地，1奈米至10奈米）的範圍內。第一主動圖案AP1及第二主動圖案AP2中的各者在第二方向D2上的長度可大於位元線BL的線寬。
第一主動圖案AP1及第二主動圖案AP2中的各者可具有在第一方向D1上彼此相對的第一側表面及第二側表面。第一主動圖案AP1的第一側表面可鄰近於第一字元線WL1，且第二主動圖案AP2的第二側表面可鄰近於第二字元線WL2。
第一主動圖案AP1及第二主動圖案AP2中的各者可包含鄰近於位元線BL的第一摻雜劑區、鄰近於接觸圖案BC的第二摻雜劑區以及第一摻雜劑區與第二摻雜劑區之間的通道區。第一主動圖案AP1及第二主動圖案AP2的通道區可鄰近於第一字元線WL1及第二字元線WL2。第一摻雜劑區及第二摻雜劑區可為第一主動圖案AP1及第二主動圖案AP2中的含摻雜劑區，且可具有高於通道區中的摻雜劑濃度的摻雜劑濃度。在半導體記憶體裝置的操作期間，第一主動圖案AP1及第二主動圖案AP2的通道區可由第一字元線WL1及第二字元線WL2以及背閘極電極BG來控制。
背閘極電極BG可安置於位元線BL上以在第一方向D1上彼此間隔開特定距離。背閘極電極BG可在第二方向D2上延伸以與位元線BL交叉。
背閘極電極BG中的各者可安置於在第一方向D1上彼此鄰近的第一主動圖案AP1與第二主動圖案AP2之間。亦即，第一主動圖案AP1可安置於背閘極電極BG中的各者的一側處，且第二主動圖案AP2可安置於背閘極電極BG中的各者的相對側處。
背閘極電極BG可具有接近接觸圖案BC的第一或頂表面及接近位元線BL的第二或底表面。背閘極電極BG的第一表面及第二表面可置放於不同於第一主動圖案AP1及第二主動圖案AP2的第一表面及第二表面的層級的豎直層級處。
當在豎直方向上量測時，背閘極電極BG可具有小於第一主動圖案AP1及第二主動圖案AP2的高度的高度。換言之，背閘極電極BG的頂表面可低於第一主動圖案AP1及第二主動圖案AP2的頂表面，且背閘極電極BG的底表面可高於第一主動圖案AP1及第二主動圖案AP2的底表面。
在實施例中，背閘極電極BG可由以下中的至少一者形成或包含以下中的至少一者：摻雜多晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦以及鉭）、導電金屬矽化物材料或導電金屬氧化物材料。
在半導體記憶體裝置的操作期間，負電壓可施加至背閘極電極BG以增加豎直通道電晶體的臨限電壓。在此情況下，可有可能防止豎直通道電晶體的漏電流屬性因豎直通道電晶體的臨限電壓的減小而劣化，此可在豎直通道電晶體按比例縮小時發生。
第一背閘極罩蓋圖案121可安置於背閘極電極BG的底表面上，且第二背閘極罩蓋圖案213可安置於背閘極電極BG的頂表面上。
第一背閘極罩蓋圖案121可安置於位元線BL與背閘極電極BG的底表面之間。第二背閘極罩蓋圖案213可安置於接觸圖案BC與背閘極電極BG的頂表面之間。第一背閘極罩蓋圖案121及第二背閘極罩蓋圖案213可安置於在第一方向D1上彼此鄰近的第一主動圖案AP1與第二主動圖案AP2之間。
第一背閘極罩蓋圖案121以及第二背閘極罩蓋圖案213可平行於背閘極電極BG或在第二方向D2上延伸。在實施例中，第一背閘極罩蓋圖案121及第二背閘極罩蓋圖案213可由以下中的至少一者形成或包含以下中的至少一者：氧化矽、氮氧化矽或氮化矽。
第一背閘極罩蓋圖案121可與位元線BL的多晶矽圖案151接觸。位元線BL之間的第一背閘極罩蓋圖案121的厚度可不同於位元線BL上的第一背閘極罩蓋圖案121的厚度。
第一背閘極罩蓋圖案121及第二背閘極罩蓋圖案213中的各者可具有形成於其中且在第二方向D2上延伸的接縫或空隙。
襯裡絕緣層111及背閘極絕緣層113可安置於背閘極電極BG的相對側表面上。襯裡絕緣層111可安置於背閘極電極BG的相對側表面與第一分離絕緣圖案115的側表面之間。背閘極絕緣層113可安置於背閘極電極BG的相對側表面與第一主動圖案AP1及第二主動圖案AP2的側表面之間。背閘極絕緣層113可比襯裡絕緣層111厚。襯裡絕緣層111及背閘極絕緣層113可由氧化矽形成或包含氧化矽。
第一分離絕緣圖案115可安置於在第二方向D2上彼此鄰近的第一主動圖案AP1之間及第二主動圖案AP2之間。第二分離絕緣圖案139可安置於面向彼此的第一字元線WL1與第二字元線WL2之間。第二分離絕緣圖案139可在第二方向D2上延伸。第一分離絕緣圖案115及第二分離絕緣圖案139可由氧化矽形成或包含氧化矽。第一分離絕緣圖案115及第二分離絕緣圖案139的頂表面可與第一主動圖案AP1及第二主動圖案AP2的頂表面實質上共面。
第一字元線WL1及第二字元線WL2可在第一方向D1上在位元線BL上延伸且可替代地在第二方向D2上配置。
第一字元線WL1可安置於第一主動圖案AP1的一側處，且第二字元線WL2可安置於第二主動圖案AP2的相對側處。第一字元線WL1及第二字元線WL2可與位元線BL及接觸圖案BC豎直地間隔開。換言之，當在俯視圖中檢視時，第一字元線WL1及第二字元線WL2可置放於位元線BL與接觸圖案BC之間。
第一字元線WL1及第二字元線WL2中的各者可具有在第二方向D2上的寬度。位元線BL上的寬度可不同於屏蔽導電圖案173上的寬度。第一字元線WL1的部分可安置於在第一方向D1上彼此鄰近的第一主動圖案AP1之間，且第二字元線WL2的部分可安置於在第一方向D1上彼此鄰近的第二主動圖案AP2之間。
在實施例中，第一字元線WL1及第二字元線WL2可由以下中的至少一者形成或包含以下中的至少一者：摻雜多晶矽、金屬材料、導電金屬氮化物材料、導電金屬矽化物材料、導電金屬氧化物材料或其組合。
第一字元線WL1及第二字元線WL2中的鄰近者可具有面向彼此的側表面。第一字元線WL1及第二字元線WL2中的各者可具有接近位元線BL的第一表面及接近接觸圖案BC的第二表面。
第一字元線WL1及第二字元線WL2的第一表面可具有各種形狀。在實施例中，第一字元線WL1及第二字元線WL2中的各者可具有L形區段。
當在豎直方向上量測時，第一字元線WL1及第二字元線WL2可具有小於第一主動圖案AP1及第二主動圖案AP2的高度的高度。第一字元線WL1及第二字元線WL2可位於低於第一主動圖案AP1及第二主動圖案AP2的頂表面的層級處。當在豎直方向上量測時，第一字元線WL1及第二字元線WL2的高度可等於或小於背閘極電極BG的高度。
參考圖3A，第一字元線WL1及第二字元線WL2的頂表面可位於與背閘極電極BG的頂表面實質上相同的層級處。在一些實施中，當自基底200量測時，第一字元線WL1及第二字元線WL2的頂表面可位於不同於背閘極電極BG的頂表面的豎直層級處。
第一閘極絕緣圖案131可安置於第一分離絕緣圖案115與第一字元線WL1及第二字元線WL2之間。第二閘極絕緣圖案133可安置於第一字元線WL1及第二字元線WL2與第一主動圖案AP1及第二主動圖案AP2之間。第二閘極絕緣圖案133可比第一閘極絕緣圖案131厚。第二閘極絕緣圖案133可覆蓋第一主動圖案AP1的第一側表面且可覆蓋第二主動圖案AP2的第二側表面。第二閘極絕緣圖案133可具有實質上均勻的厚度。
第一閘極絕緣圖案131及第二閘極絕緣圖案133可由以下中的至少一者形成或包含以下中的至少一者：氧化矽、氮氧化矽或具有高於氧化矽的介電常數的高k介電材料。高k介電材料可包含金屬氧化物材料或金屬氮氧化物材料。舉例而言，作為實例，用於第一閘極絕緣圖案131及第二閘極絕緣圖案133的高k介電材料可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合。
第一閘極罩蓋圖案141可安置於第一字元線WL1及第二字元線WL2與位元線BL之間。第二閘極罩蓋圖案211可安置於第一字元線WL1及第二字元線WL2與接觸圖案BC之間。第一閘極罩蓋圖案141及第二閘極罩蓋圖案211可安置於第二閘極絕緣圖案133與第二分離絕緣圖案139之間。
第一閘極罩蓋圖案141可與位元線BL的多晶矽圖案151接觸。第二閘極罩蓋圖案211可與接觸圖案BC的部分接觸。
第一閘極罩蓋圖案141中的各者可具有與第一字元線WL1及第二字元線WL2間隔開且鄰近於位元線BL的接縫。換言之，第一閘極罩蓋圖案141中的接縫可在與第二背閘極罩蓋圖案123中的接縫相同的方向上形成。接縫可位於與基底200實質上相同的豎直層級處。
第一閘極罩蓋圖案141及第二閘極罩蓋圖案211可平行於第一字元線WL1及第二字元線WL2且在第一方向D1上延伸。在實施例中，第一閘極罩蓋圖案141及第二閘極罩蓋圖案211可由氮化矽形成。
根據實施例，周邊主動圖案ACT可安置於基底200上及第一周邊電路區PCR1及第二周邊電路區PCR2中。周邊主動圖案ACT可由與單元陣列區CAR中的第一主動圖案AP1及第二主動圖案AP2相同的單晶半導體材料形成或包含所述半導體材料。周邊主動圖案ACT可具有鄰近於基底200的底表面及與底表面相對的頂表面。
周邊電路圖案PP可安置於周邊主動圖案ACT的底表面上。
周邊主動圖案ACT的頂表面可與第一主動圖案AP1及第二主動圖案AP2的頂表面實質上共面。周邊主動圖案ACT的底表面可與第一主動圖案AP1及第二主動圖案AP2的底表面實質上共面。
裝置隔離層STI可在第一周邊電路區PCR1及第二周邊電路區PCR2中安置於基底200上以穿透或包圍周邊主動圖案ACT。
周邊電路電晶體可設置於周邊主動圖案ACT的頂表面上。在實施例中，周邊電晶體可構成列及行解碼器、感測放大器或控制邏輯。
詳言之，周邊閘極電極PG可安置於周邊主動圖案ACT的頂表面上。周邊閘極電極PG可包含周邊閘極絕緣層231、周邊導電圖案233、周邊金屬圖案235以及周邊遮罩圖案237。
摻雜有雜質的雜質區SD可設置於位於周邊閘極電極PG兩側處的周邊主動圖案ACT的部分中。
在單元陣列區CAR中，第一蝕刻終止層221及第二蝕刻終止層223可覆蓋第一主動圖案AP1及第二主動圖案AP2的第二表面。第一蝕刻終止層221及第二蝕刻終止層223可依序堆疊於第二閘極罩蓋圖案211的頂表面、第二背閘極罩蓋圖案123的頂表面以及第一分離絕緣圖案115及第二分離絕緣圖案139的頂表面上。第一蝕刻終止層221與第二蝕刻終止層223可由彼此不同的絕緣材料形成。在實施例中，第一蝕刻終止層221可由氧化矽形成，且第二蝕刻終止層223可由氮化矽形成。
在單元陣列區CAR中，第三蝕刻終止層241可覆蓋第二蝕刻終止層223的頂表面。第三蝕刻終止層241可提供為具有均勻厚度且可連續地自單元陣列區CAR延伸至第一周邊電路區PCR1及第二周邊電路區PCR2以覆蓋周邊主動圖案ACT。第三蝕刻終止層241可覆蓋具有均勻厚度的周邊主動圖案ACT及周邊閘極電極PG的頂表面。在實施例中，第三蝕刻終止層241可由氮化矽形成。
在單元陣列區CAR中，第一層間絕緣圖案243可安置於第三蝕刻終止層241上。第一層間絕緣圖案243的頂表面可位於高於周邊閘極電極PG的頂表面的層級處。第一層間絕緣圖案243可由不同於第三蝕刻終止層241的絕緣材料形成。第一層間絕緣圖案243可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
第四蝕刻終止層251可覆蓋單元陣列區CAR及第一周邊電路區PCR1以及第二周邊電路區PCR2，且可具有實質上均勻的厚度。
第四蝕刻終止層251可保形地覆蓋單元陣列區CAR中的第一層間絕緣圖案243，且可保形地覆蓋第一周邊電路區PCR1及第二周邊電路區PCR2中的第三蝕刻終止層241。第四蝕刻終止層251可與第三蝕刻終止層241直接接觸。
第四蝕刻終止層251可由不同於第一層間絕緣圖案243的絕緣材料形成。第四蝕刻終止層251可由與第三蝕刻終止層241相同或不同的絕緣材料形成。
第二層間絕緣圖案253可安置於第四蝕刻終止層251上及第一周邊電路區PCR1及第二周邊電路區PCR2中。第二層間絕緣圖案253可由不同於第四蝕刻終止層251的絕緣材料形成。第二層間絕緣圖案253可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
在單元陣列區CAR中，第二層間絕緣圖案253的頂表面可位於與第四蝕刻終止層251的頂表面實質上相同的層級處。在第一周邊電路區PCR1及第二周邊電路區PCR2中，第二層間絕緣圖案253的頂表面可位於與第四蝕刻終止層251的最上表面實質上相同的層級處。
第五蝕刻終止層255可覆蓋單元陣列區CAR及第一周邊電路區域PCR1以及第二周邊電路區域PCR2，且可具有實質上均勻的厚度。
第五蝕刻終止層255可覆蓋單元陣列區CAR中的第四蝕刻終止層251的頂表面，且可覆蓋第一周邊電路區PCR1及第二周邊電路區PCR2中的第二層間絕緣圖案253的頂表面。此外，第五蝕刻終止層255可覆蓋第一周邊電路區PCR1及第二周邊電路區PCR2中的第四蝕刻終止層251的一部分。
接觸圖案BC可設置於單元陣列區CAR中以穿透第四蝕刻終止層251、第一層間絕緣圖案243、第三蝕刻終止層241以及第一蝕刻終止層221及第二蝕刻終止層223。接觸圖案BC可分別耦接至第一主動圖案AP1及第二主動圖案AP2。舉例而言，接觸圖案BC可分別耦接至第一主動圖案AP1及第二主動圖案AP2的第二摻雜劑區。接觸圖案BC的下部寬度可大於其上部寬度。接觸圖案BC中的鄰近接觸圖案可藉由分離絕緣圖案245彼此間隔開。當在平面圖中檢視時，接觸圖案BC中的各者可具有各種形狀（例如，圓形、橢圓形、矩形、正方形、菱形以及六邊形形狀）中的一者。
接觸圖案BC可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成，但本發明概念不限於此實例。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，周邊接觸插塞PCP可耦接至周邊電晶體。周邊接觸插塞PCP可提供為穿透第二層間絕緣圖案253、第四蝕刻終止層251以及第三蝕刻終止層241，且可連接至周邊主動圖案ACT中的源極/汲極雜質區SD。
在單元陣列區CAR中，著陸墊LP可安置於第五蝕刻終止層255中。著陸墊LP可分別連接至接觸圖案BC。
當在平面圖中檢視時，著陸墊LP中的各者可具有各種形狀（例如，圓形、橢圓形、矩形、正方形、菱形以及六邊形形狀）中的一者。當在平面圖中檢視時，著陸墊LP可配置於第一方向D1及第二方向D2上或以矩陣形狀配置。著陸墊LP可提供為具有與分離絕緣圖案245的頂表面實質上共面的頂表面。
作為實例，著陸墊LP可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成。
周邊互連線PCL可安置於第五蝕刻終止層255中且可連接至周邊接觸插塞PCP。
在單元陣列區CAR中，資料儲存圖案DSP可分別安置於著陸墊LP上。資料儲存圖案DSP可分別電連接至第一主動圖案AP1及第二主動圖案AP2。資料儲存圖案DSP可配置於第一方向D1及第二方向D2上或以矩陣形狀配置。資料儲存圖案DSP可與著陸墊LP完全或部分地重疊。資料儲存圖案DSP中的各者可與著陸墊LP中的對應著陸墊的頂表面的全部或部分區接觸。
在實施例中，資料儲存圖案DSP可為電容器，且可包含儲存電極261、板狀電極265以及電容器介電層263，所述電容器介電層插入於儲存電極261與板狀電極265之間。在此情況下，儲存電極261可與著陸墊LP接觸，且當在平面圖中檢視時可具有各種形狀（例如圓形、橢圓形、矩形、正方形、菱形以及六邊形形狀）中的一者。
在一些實施中，資料儲存圖案DSP可為其電阻可由施加至其上的電脈波切換至至少兩種狀態中的一者的可變電阻圖案。舉例而言，資料儲存圖案DSP可由相變材料中的至少一者形成或包含相變材料中的至少一者，所述相變材料的晶態可取決於施加至其的電流的量而改變。其實例可包含鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁性材料或反鐵磁性材料。
周邊電路絕緣層267可安置於第一周邊電路區PCR1及第二周邊電路區PCR2中及第五蝕刻終止層255上。周邊電路絕緣層267可具有與板狀電極265的頂表面實質上共面的頂表面。
上部絕緣層270可安置於資料儲存圖案DSP上。上部絕緣層270可覆蓋板狀電極265的頂表面及周邊電路絕緣層267的頂表面。
圖4A至圖16A、圖4B至圖16B以及圖4C至圖16C為示出製造根據實施例的半導體記憶體裝置的方法的截面圖。此處，圖6A至圖20A示出沿著圖1的線A-A'、線B-B'以及線C-C'截取的橫截面，圖6B至圖20B示出沿著圖1的線D-D'及線E-E'截取的橫截面，且圖6C至圖20C示出沿著圖1的線F-F'、線G-G'以及線H-H'截取的橫截面。
參考圖1、圖4A、圖4B以及圖4C，可製備包含第一基底100、埋入絕緣層101以及主動層AL的第一基底結構。
埋入絕緣層101及主動層AL可設置於第一基底100上。第一基底100、埋入絕緣層101以及主動層AL可構成絕緣層上矽（silicon-on-insulator；SOI）基底。
在實施例中，第一基底100可為矽基底、鍺基底及/或矽鍺基底。第一基底100可包含：單元陣列區CAR；第一周邊電路區PCR1，在第一方向D1上鄰近於單元陣列區CAR；以及第二周邊電路區PCR2，在第二方向D2上鄰近於單元陣列區CAR。此處，第一方向D1及第二方向D2可平行於第一基底100的頂表面。在一些實施中，第一方向D1及第二方向D2可不彼此平行。
埋入絕緣層101可藉由注氧隔離（separation-by-implanted oxygen；SIMOX）方法或藉由接合及層轉移方法形成的埋入氧化物（buried oxide；BOX）層。在一些實施中，埋入絕緣層101可為藉由化學氣相沈積法形成的絕緣層。埋入絕緣層101可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
主動層AL可為單晶半導體層。主動層AL可為例如單晶矽基底、鍺基底及/或矽鍺基底。主動層AL可具有彼此相對的第一表面及第二表面。第二表面可與埋入絕緣層101接觸。
第一遮罩圖案MP1可形成於主動層AL的第一表面上。第一遮罩圖案MP1可具有在第一方向D1上自單元陣列區CAR延伸的線形開口。
第一遮罩圖案MP1可包含依序堆疊的第一遮罩層10、第二遮罩層20以及第三遮罩層30。此處，第三遮罩層30可由相對於第二遮罩層20具有蝕刻選擇性的材料形成或包含所述材料。第一遮罩層10可由相對於第二遮罩層20具有蝕刻選擇性的材料形成或包含所述材料。在實施例中，第一遮罩層10及第三遮罩層30可由氧化矽形成或包含氧化矽，且第二遮罩層20可由氮化矽形成或包含氮化矽。
此後，單元陣列區CAR中的主動層AL可使用第一遮罩圖案MP1作為蝕刻遮罩非等向性地蝕刻。因此，在第一方向D1上延伸的第一溝槽T1可形成於單元陣列區CAR中的主動層AL中。第一溝槽T1可經形成以暴露埋入絕緣層101且可在第二方向D2上彼此間隔開特定距離。作為形成第一溝槽T1的結果，主動層AL可劃分為在第一方向D1上延伸的多個線圖案。
在實施例中，單元陣列區CAR中的主動層AL可藉由經由第一溝槽T1執行諸如氣相摻雜（gas phase doping；GPD）製程或電漿摻雜（plasma doping；PLAD）製程的摻雜製程而摻雜有n型或p型雜質。
此外，當形成第一溝槽T1時，周邊主動圖案ACT可形成於第一周邊電路區PCR1及第二周邊電路區PCR2中。
參考圖1、圖5A、圖5B以及圖5C，在形成第一溝槽T1之後，分離絕緣層110可經形成以填充第一溝槽T1。
分離絕緣層110可由絕緣材料（例如，氧化矽或氮化矽）形成。分離絕緣層110可藉由低壓化學氣相沈積（low-pressure chemical vapor deposition；LP-CVD）、電漿增強化學氣相沈積（plasma-enhanced chemical vapor deposition；PE-CVD）以及原子層沈積（atomic layer deposition；ALD）技術中的至少一者形成。在使用沈積技術形成分離絕緣層110的情況下，分離絕緣層110可具有可形成於第一溝槽T1中且可在第一方向D1上延伸的不連續界面（例如，接縫或空隙）。
此後，遮罩圖案（未繪示）可形成於分離絕緣層110上以與第一溝槽T1交叉。接著，在第二方向D2上延伸的第二溝槽T2可藉由使用遮罩圖案來圖案化分離絕緣層110、第一遮罩圖案MP1以及主動層AL而形成。第二溝槽T2可經形成以暴露埋入絕緣層101。第二溝槽T2可在第一方向D1上彼此間隔開特定距離。埋入絕緣層101的頂表面可在形成第二溝槽T2時凹入。作為形成第二溝槽T2的結果，可形成在第一方向D1及第二方向D2上彼此間隔開的初步主動圖案PAP。
在實施例中，在初步主動圖案PAP形成之後，經由第二溝槽T2的內表面暴露的初步主動圖案PAP可藉由執行GPD或PLAD製程而摻雜有雜質。
隨後，參考圖1、圖6A、圖6B以及圖6C，襯裡絕緣層111可經形成以保形地覆蓋第二溝槽T2的內表面。
襯裡絕緣層111可藉由低壓化學氣相沈積（LP-CVD）、電漿增強化學氣相沈積（PE-CVD）以及原子層沈積（ALD）技術中的至少一者形成。因此，具有實質上均勻厚度的襯裡絕緣層111可形成於分離絕緣層110的頂表面、分離絕緣層110的由第二溝槽T2暴露的側表面以及埋入絕緣層101的由第二溝槽T2暴露的頂表面上。在實施例中，襯裡絕緣層111可由氧化矽形成或包含氧化矽。在一些實施中，襯裡絕緣層111可由高k介電材料（例如，氧化鉿及氧化鋯）中的至少一者形成或包含所述高k介電材料中的至少一者。
在實施例中，可在形成襯裡絕緣層111之前執行熱氧化製程。在此情況下，背閘極絕緣層113可形成於初步主動圖案PAP的由第二溝槽T2暴露的側表面上。背閘極絕緣層113可由氧化矽形成。背閘極絕緣層113可比襯裡絕緣層111厚。背閘極絕緣層113可由氧化矽形成。
參考圖1、圖7A、圖7B以及圖7C，第一閘極導電層120可形成於第二溝槽T2中，在所述第二溝槽中形成襯裡絕緣層111及背閘極絕緣層113。
形成第一閘極導電層120可包含沈積導電層以填充第二溝槽T2及執行等向性蝕刻製程以部分蝕刻導電層。因此，第一閘極導電層120可經形成以藉由襯裡絕緣層111及背閘極絕緣層113填充第二溝槽T2的下部部分。當自第一基底100的頂表面量測時，第一閘極導電層120可具有位於低於初步主動圖案PAP的頂表面的層級處的頂表面。
參考圖1、圖8A、圖8B以及圖8C，在形成第一閘極導電層120之後，可在第二溝槽T2中形成第一背閘極罩蓋圖案121。
第一背閘極罩蓋圖案121可藉由以下操作形成：沈積絕緣層以藉由第一閘極導電層120填充第二溝槽T2及平坦化絕緣層以暴露（例如，圖7B的）分離絕緣層110頂表面。在實施例中，第一背閘極罩蓋圖案121可由氮化矽形成或包含氮化矽。
在形成第一背閘極罩蓋圖案121之後，可對分離絕緣層110的一部分執行回蝕製程。因此，可移除第三遮罩層30上的分離絕緣層110，且第一背閘極罩蓋圖案121可在第三遮罩層30的頂表面上方突出。
作為分離絕緣層110上的回蝕製程的結果，可形成裝置隔離層STI以包圍第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT，且可暴露第三遮罩層30的頂表面。
此後，間隔件（未繪示）可形成於在第三遮罩層30的頂表面上方突出的第一背閘極罩蓋圖案121的兩個側表面上。間隔件可由絕緣或導電材料中的至少一者形成或包含絕緣或導電材料中的至少一者。舉例而言，間隔件可由以下中的至少一者形成或包含以下中的至少一者：氧化矽、氮氧化矽、氮化矽、碳化矽、氮化碳矽以及其組合。
隨後，可對初步主動圖案PAP及分離絕緣層110執行使用間隔件作為蝕刻遮罩的非等向性蝕刻製程。因此，彼此間隔開的一對第一主動圖案AP1及第二主動圖案AP2可形成於各背閘極絕緣層113的兩側處。作為形成第一主動圖案AP1及第二主動圖案AP2的結果，可暴露埋入絕緣層101。另外，當形成第一主動圖案AP1及第二主動圖案AP2時，可在第二方向D2上在第一主動圖案AP1中的鄰近者之間及第二主動圖案AP2中的鄰近者之間形成第一分離絕緣圖案115。
第一主動圖案AP1及第二主動圖案AP2可在第一方向D1上及第二方向D2上彼此間隔開。可在於第一方向D1上彼此鄰近的第一主動圖案AP1與第二主動圖案AP2之間形成第三溝槽。第三溝槽可在第二方向D2上延伸。
可在形成第一主動圖案AP1及第二主動圖案AP2之後暴露第三遮罩層30的頂表面。
隨後，可沈積第一閘極絕緣層131以保形地覆蓋第一主動圖案AP1及第二主動圖案AP2的側表面、第一背閘極罩蓋圖案121的頂表面、第一分離絕緣圖案115的頂表面以及第三遮罩層30的頂表面。
第一閘極絕緣層131可藉由物理氣相沈積（physical vapor deposition；PVD）、熱化學氣相沈積（熱CVD）、低壓化學氣相沈積（LP-CVD）、電漿增強化學氣相沈積（PE-CVD）或原子層沈積（ALD）技術中的至少一者形成。
在形成第一閘極絕緣層131之前，可執行熱氧化製程以在第一主動圖案AP1及第二主動圖案AP2的側表面上形成第二閘極絕緣層133。第二閘極絕緣層133可由氧化矽形成且可比第一閘極絕緣層131厚。
此後，可形成第二閘極導電層135以按均勻厚度覆蓋第一閘極絕緣層131及第二閘極絕緣層133。第二閘極導電層135可藉由物理氣相沈積（PVD）、熱化學氣相沈積（熱CVD）、低壓化學氣相沈積（LP-CVD）、電漿增強化學氣相沈積（PE-CVD）或原子層沈積（ALD）技術中的至少一者形成。第二閘極導電層135的沈積厚度可小於在第一方向D1上面向彼此的第一主動圖案AP1及第二主動圖案AP2之間的距離的一半。第二閘極導電層135可沈積於第一閘極絕緣層131及第二閘極絕緣層133上以界定在面向彼此的第一主動圖案AP1與第二主動圖案AP2之間的間隙區。
隨後，可形成間隙填充絕緣層137以填充由第二閘極導電層135界定的間隙區。間隙填充絕緣層137的頂表面可位於高於或實質上等於第二背閘極罩蓋圖案123的頂表面的層級處。在實施例中，間隙填充絕緣層137可由以下中的至少一者形成或包含以下中的至少一者：氮化矽、氮氧化矽、碳化矽、氮化碳矽層以及其組合。
參考圖1、圖9A、圖9B以及圖9C，在形成間隙填充絕緣層137之後，可藉由移除第二閘極導電層135的上部部分形成彼此間隔開的初步閘極導電圖案136。
形成初步閘極導電圖案136可包含對第二閘極導電層135執行蝕刻或回蝕製程以在第一主動圖案AP1及第二主動圖案AP2的上部側表面與間隙填充絕緣層137的側表面之間形成凹口區。初步閘極導電圖案136的頂表面可位於低於第一主動圖案AP1及第二主動圖案AP2的第一表面的層級處。初步閘極導電圖案136中的各者可具有U形區段且可在第一方向D1上延伸。亦即，初步閘極導電圖案136中的各者可包含垂直於第一基底100的頂表面且面向彼此的豎直部分，且水平部分t平行於第一基底100的頂表面且將豎直部分彼此連接。
在形成初步閘極導電圖案136之後，可沈積罩蓋絕緣層（例如，氮化矽層）以填充凹口區。此後，可對罩蓋絕緣層及第二背閘極罩蓋圖案123執行使用第二遮罩層20作為蝕刻終止層的平坦化製程。在平坦化製程期間，可移除第三遮罩層30。
隨後，可對第二遮罩層20、罩蓋絕緣層以及第二背閘極罩蓋圖案123執行平坦化製程以暴露第一主動圖案AP1及第二主動圖案AP2的第一表面，且接著可執行蝕刻第一遮罩層10的製程。因此，可在初步閘極導電圖案136上形成第一閘極罩蓋圖案141。
第一閘極罩蓋圖案141的頂表面可與第二背閘極罩蓋圖案123的頂表面以及第一主動圖案AP1及第二主動圖案AP2的第一表面實質上共面。
當在單元陣列區CAR中形成第一閘極罩蓋圖案141時，可暴露第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT的第一表面。
參考圖1、圖10A、圖10B以及圖10C，可在單元陣列區CAR中形成在第一方向D1上延伸的位元線BL。
形成位元線BL可包含：依序沈積多晶矽層151、金屬矽化物層153、金屬層155以及硬遮罩層157；形成遮罩圖案（未示出），所述遮罩圖案為在第二方向D2上在硬遮罩層157上延伸的線形圖案；以及使用遮罩圖案作為蝕刻遮罩依序且非等向性地蝕刻硬遮罩層157、金屬層155、金屬矽化物層153以及多晶矽層151。
多晶矽層151可沈積於第一基底100的整個頂表面上。多晶矽層151可與單元陣列區CAR中的第一主動圖案AP1及第二主動圖案AP2的頂表面接觸，且可沈積於第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT上。
金屬矽化物層153可由金屬矽化物材料（例如，矽化鈦、矽化鈷或矽化鎳）中的至少一者形成或包含金屬矽化物材料中的至少一者。
金屬層155可藉由沈積導電金屬氮化物材料（例如，氮化鈦及氮化鉭）或金屬材料（例如，鎢、鈦以及鉭）中的至少一者來形成。硬遮罩層157可藉由沈積絕緣材料（例如，氮化矽及氮氧化矽）中的至少一者來形成。
可在硬遮罩層157上形成在第二方向D2上延伸且具有線形的遮罩圖案（未繪示）。接著，可使用遮罩圖案依序且非等向性地蝕刻硬遮罩層157、金屬層155、金屬矽化物層153以及多晶矽層151。因此，可形成在第二方向D2上延伸的位元線BL。
當形成位元線BL時，可部分地蝕刻第二背閘極罩蓋圖案123及第一閘極罩蓋圖案141。
在實施例中，當形成位元線BL時，可在第一周邊電路區PCR1及第二周邊電路區PCR2中形成周邊電路圖案PP。
周邊電路圖案PP可具有與位元線BL相同的堆疊結構。換言之，周邊電路圖案PP可包含依序堆疊的多晶矽圖案152、金屬矽化物圖案154、金屬圖案156以及硬遮罩圖案158。
當形成周邊電路圖案PP時，可蝕刻第一周邊電路區PCR1及第二周邊電路區PCR2中的硬遮罩層157、金屬層155、金屬矽化物層153以及多晶矽層151。因此，可部分暴露裝置隔離層STI及周邊主動圖案ACT。
在形成位元線BL之後，可形成間隔件絕緣層161以界定位元線BL之間的間隙區。
間隔件絕緣層161可沈積於第一基底100上且可具有實質上均勻的厚度。間隔件絕緣層161的沈積厚度可小於位元線BL中的鄰近位元線之間的距離的一半。在此情況下，間隙區可分別界定於位元線BL之間。間隙區可平行於位元線BL或在第二方向D2上延伸。另外，間隔件絕緣層161可保形地覆蓋第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊電路圖案PP。
此後，可在間隔件絕緣層161上形成屏蔽導電圖案163。
形成屏蔽導電圖案163可包含將屏蔽導電層沈積於間隔件絕緣層161上且圖案化屏蔽導電層以自第一周邊電路區PCR1及第二周邊電路區PCR2移除屏蔽導電層。因此，在形成屏蔽導電圖案163之後，可暴露第一周邊電路區PCR1以及第二周邊電路區PCR2中的間隔件絕緣層161。
在單元陣列區CAR中，屏蔽導電圖案163可填充由間隔件絕緣層161界定的間隙區。在使用化學氣相沈積法沈積屏蔽導電層的情況下，歸因於化學氣相沈積法中的步階覆蓋屬性，可在間隙區中形成不連續界面（例如，接縫）。在實施例中，屏蔽導電圖案163可由金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）以及鈷（Co））中的至少一者形成或包含金屬材料中的至少一者。在實施例中，屏蔽導電圖案163可由導電二維（2D）材料（例如，石墨烯）中的至少一者形成或包含導電二維（2D）材料中的至少一者。
此後，可在屏蔽導電圖案163上形成罩蓋絕緣層165。罩蓋絕緣層165可保形地覆蓋單元陣列區CAR中的屏蔽導電圖案163以及第一周邊電路區PCR1及第二周邊電路區PCR2中的間隔件絕緣層161。在實施例中，罩蓋絕緣層165可為氮化矽層。罩蓋絕緣層165的頂表面可具有在單元陣列區CAR與第一周邊電路區PCR1及第二周邊電路區PCR2之間的階梯部分。
可在第一周邊電路區PCR1及第二周邊電路區PCR2中的罩蓋絕緣層165上形成平坦化絕緣層170以移除單元陣列區CAR與第一周邊電路區PCR1及第二周邊電路區PCR2之間的階梯部分。平坦化絕緣層170可藉由沈積絕緣材料（例如，氧化矽）而形成。平坦化絕緣層170可由相對於罩蓋絕緣層165具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。作為實例，平坦化絕緣層170可為絕緣層或氧化矽層中的一者，所述絕緣層藉由旋塗玻璃（spin-on-glass；SOG）技術形成。平坦化絕緣層170可具有實質上平坦的頂表面，且平坦化絕緣層170的頂表面可與罩蓋絕緣層165的頂表面實質上共面。
隨後，第一黏著層180可形成於第一基底100的整個頂表面上。亦即，第一黏著層180可覆蓋罩蓋絕緣層165的頂表面及平坦化絕緣層170的頂表面。
此後，可使用第二黏著層201將第二基底200接合至第一基底100上的第一黏著層180。第二基底200可由單晶矽或玻璃（例如，石英）形成或包含單晶矽或玻璃。
參考圖1、圖11A、圖11B以及圖11C，在接合第二基底200之後，可執行背側研磨製程以移除第一基底100。可將第一基底100上的結構豎直翻轉以執行移除第一基底100的製程。
移除第一基底100可包含依序執行磨削製程、幹式蝕刻製程以及濕式蝕刻製程以暴露初步閘極導電圖案136及第一閘極導電層120的水平部分。因此，可部分移除初步閘極導電圖案136的水平部分上的埋入絕緣層101，且可在第一主動圖案AP1及第二主動圖案AP2以及周邊主動圖案ACT上形成埋入絕緣圖案103。
參考圖1、圖12A、圖12B以及圖12C，可蝕刻初步閘極導電圖案136的水平及豎直部分以形成與第一主動圖案AP1及第二主動圖案AP2的側表面交叉的第一字元線WL1及第二字線WL2。
另外，當形成第一字元線WL1及第二字元線WL2時，可蝕刻第一閘極導電層120的上部部分以在第一主動圖案AP1與第二主動圖案AP2之間形成背閘極電極BG。
可執行第一字元線WL1及第二字元線WL2以及背閘極電極BG的形成以在背閘極絕緣層113與第二閘極絕緣圖案133之間形成凹口區。凹口區可在第二方向D2上延伸且可暴露襯裡絕緣層111的一部分、背閘極絕緣層113的一部分以及第二分離絕緣圖案139的部分。
此後，可在第一字元線WL1及第二字元線WL2上形成第二閘極罩蓋圖案211，且可在背閘極電極BG上形成第二背閘極罩蓋圖案213。
第二閘極罩蓋圖案211及第二背閘極罩蓋圖案213可藉由沈積閘極罩蓋層以填充凹口區且對閘極罩蓋層執行平坦化製程來形成。
在實施例中，可使用化學氣相沈積法來將閘極罩蓋層沈積於凹口區中。歸因於沈積製程中的步階覆蓋屬性，不連續界面（例如，接縫或空隙）可形成於凹口區中。形成於閘極罩蓋層中的接縫可在第二方向D2上延伸。
閘極罩蓋層可由相對於第二分離絕緣圖案139具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。閘極罩蓋層可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
參考圖1、圖13A、圖13B以及圖13C，可在第二基底200的整個頂表面上依序形成第一蝕刻終止層221及第二蝕刻終止層223。第一蝕刻終止層221可由氧化矽形成或包含氧化矽，且可沈積於第一主動圖案AP1及第二主動圖案AP2、第一分離絕緣圖案115及第二分離絕緣圖案139以及第二背閘極罩蓋圖案213上。第二蝕刻終止層223可由相對於第一蝕刻終止層221具有蝕刻選擇性的材料（例如，氮化矽）形成或包含所述材料。
此後，可對第一蝕刻終止層221及第二蝕刻終止層223執行圖案化製程以暴露第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT。
隨後，可在周邊主動圖案ACT上形成周邊電晶體。詳言之，可在周邊主動圖案ACT上且在第一周邊電路區PCR1及第二周邊電路區PCR2中形成周邊閘極電極PG。接著，可在周邊閘極電極PG的相對側表面上形成絕緣間隔件。另外，可藉由用雜質摻雜位於周邊閘極電極PG的兩側處的周邊主動圖案ACT來形成源極/汲極雜質區SD。周邊閘極電極PG可包含依序堆疊的周邊閘極絕緣圖案231、周邊導電圖案233、周邊金屬圖案235以及周邊遮罩圖案237。
參考圖1、圖14A、圖14B以及圖14C，可在第二基底200上形成第三蝕刻終止層241及第一層間絕緣層243。
第三蝕刻終止層241可具有實質上均勻的厚度，且可保形地覆蓋第二蝕刻終止層223及周邊閘極電極PG的頂表面。在實施例中，第三蝕刻終止層241可由氮化矽形成或包含氮化矽。
第一層間絕緣層243可由相對於第三蝕刻終止層241具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。舉例而言，第一層間絕緣層243可由氧化矽形成或包含氧化矽。第一層間絕緣層243可具有在單元陣列區CAR中實質上平坦的頂表面。第一層間絕緣層243可具有在第一周邊電路區PCR1及第二周邊電路PCR2中的形成於周邊閘極電極PG上的突出部分。
參考圖1、圖15A、圖15B以及圖15C，可在第一層間絕緣層243上形成遮罩圖案MP。遮罩圖案MP可覆蓋在單元陣列區CAR中的第一層間絕緣層243的頂表面且可暴露第一層間絕緣層243的在第一周邊電路區PCR1及第二周邊電路區PCR2中的突出部分。
此後，可藉由使用遮罩圖案MP作為蝕刻遮罩非等向性地蝕刻第一層間絕緣層243來形成第一層間絕緣圖案243。可形成第一層間絕緣圖案243以暴露在第一周邊電路區PCR1及第二周邊電路區PCR2中的第三蝕刻終止層241的頂表面。在形成第一層間絕緣圖案243之後，可移除遮罩圖案MP。
參考圖1、圖16A、圖16B以及圖16C，在形成第一層間絕緣圖案243之後，可在第二基底200的整個頂表面上形成第四蝕刻終止層251。第四蝕刻終止層251可以實質上均勻的厚度沈積於第一層間絕緣圖案243的頂表面及第三蝕刻終止層241的頂表面上。亦即，在第一周邊電路區PCR1及第二周邊電路區PCR2中，第四蝕刻終止層251可與第三蝕刻終止層241的頂表面直接接觸。
此後，可在單元陣列區CAR以及第一周邊電路區PCR1及第二周邊電路區PCR2中的第三蝕刻終止層241上沈積第二層間絕緣層，且可對第二層間絕緣層執行平坦化製程以形成第二層間絕緣圖案253。第二層間絕緣層可由相對於第四蝕刻終止層251具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。
單元陣列區CAR上的第四蝕刻終止層251可在對第二層間絕緣層的平坦化製程中用作蝕刻終止層。因此，第二層間絕緣圖案253可形成於第一周邊電路區PCR1及第二周邊電路區PCR2中。第二層間絕緣圖案253可具有與第四蝕刻終止層251的頂表面實質上共面的頂表面。
隨後，返回參考圖2A、圖2B以及圖2C，可在單元陣列區CAR中形成連接至第一主動圖案AP1及第二主動圖案AP2的接觸圖案BC。接觸圖案BC可經形成以穿透第四蝕刻終止層251、第一層間絕緣圖案243以及第一蝕刻終止層221、第二蝕刻終止層223以及第三蝕刻終止層241。
形成接觸圖案BC可包含：圖案化第四蝕刻終止層251、第一層間絕緣圖案243以及第一蝕刻終止層221、第二蝕刻終止層223以及第三蝕刻終止層241以形成分別暴露於第一主動圖案AP1及第二主動圖案AP2的孔，沈積導電層以填充孔，以及平坦化導電層以暴露第四蝕刻終止層251的頂表面。
在形成接觸圖案BC之後，可在第一周邊電路區PCR1及第二周邊電路區PCR2中形成周邊接觸插塞PCP。
形成周邊接觸插塞PCP可包含圖案化第二層間絕緣圖案253、第四蝕刻終止層251以及第三蝕刻終止層241以形成接觸孔及在第二層間絕緣圖案253上沈積導電材料以填充接觸孔。周邊接觸插塞PCP可穿透第二層間絕緣圖案253、第四蝕刻終止層251以及第三蝕刻終止層241，且可連接至周邊電晶體。換言之，周邊接觸插塞PCP中的至少一者可連接至周邊電晶體的源極/汲極雜質區SD，且周邊接觸插塞PCP中的另一者可連接至周邊閘極電極PG。
在形成接觸圖案BC及周邊接觸插塞PCP之後，可在第四蝕刻終止層251的頂表面及第二層間絕緣圖案253的頂表面上形成第五蝕刻終止層255。第五蝕刻終止層255可由相對於第二層間絕緣圖案253具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。
隨後，可在單元陣列區CAR中形成分別連接至接觸圖案BC的著陸墊LP。可在第五蝕刻終止層255中形成著陸墊LP。形成著陸墊LP可包含在第三蝕刻終止層241上沈積導電層及使用遮罩圖案來圖案化導電層。
當形成著陸墊LP時，可在第一周邊電路區PCR1及第二周邊電路區PCR2中形成連接至周邊接觸插塞PCP的周邊互連線PCL。
此後，可形成儲存電極261以分別連接至著陸墊LP。儲存電極261可由以下中的至少一者形成或包含以下中的至少一者：摻雜多晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦以及鉭）、導電金屬矽化物材料或導電金屬氧化物材料。
隨後，可形成電容器介電層263以保形地覆蓋儲存電極261，且可在電容器介電層263上形成板狀電極265。
在形成資料儲存圖案DSP後，可形成周邊電路絕緣層267以覆蓋第一周邊電路區PCR1及第二周邊電路區PCR2，且可在資料儲存圖案DSP及周邊電路絕緣層267上形成上部絕緣層270。
根據實施例，在包含豎直通道電晶體的半導體記憶體裝置中，主動圖案可由單晶半導體材料形成。在此情況下，可改良豎直通道電晶體的漏電流屬性。
根據實施例，可提供背閘極電極以增加豎直通道電晶體的臨限電壓。因此，有可能抑制豎直通道電晶體的臨限電壓的減少，此可在豎直通道電晶體按比例縮小時發生，且藉此防止豎直通道電晶體的漏電流屬性劣化。
根據實施例，豎直通道電晶體可形成於單元陣列區中。接著，層間絕緣層可經形成以覆蓋單元陣列區及周邊電路區。當形成層間絕緣層時，可防止由周邊電晶體形成階梯結構。因此，當形成層間絕緣層時，可防止在單元陣列區中發生凹陷現象。
藉助於概述及綜述，實施例可提供具有改良的電特性及增加的積體密度的半導體記憶體裝置。
本文中已揭露實例實施例，且儘管採用特定術語，但僅以一般及描述性意義而非出於限制目的來使用及解釋所述實例實施例。在一些情況下，如所屬領域中具有通常知識者截至本申請案申請時將顯而易見，除非另外特別指示，否則結合特定實施例描述的特徵、特性及/或元件可單獨使用或與結合其他實施例描述的特徵、特性及/或元件組合使用。因此，所屬領域中具通常知識者應理解，可在不脫離如以下申請專利範圍中闡述的本發明的精神及範疇的情況下，對形式及細節作出各種改變。
10:第一遮罩層 20:第二遮罩層 30:第三遮罩層 100:第一基底 101:埋入絕緣層 103:埋入絕緣圖案 110:分離絕緣層 111:襯裡絕緣層 113:背閘極絕緣層 115:第一分離絕緣圖案 120:第一閘極導電層 121:第一背閘極罩蓋圖案 131:第一閘極絕緣圖案 133:第二閘極絕緣圖案 135:第二閘極導電層 136:初步閘極導電圖案 137:間隙填充絕緣層 139:第二分離絕緣圖案 141:第一閘極罩蓋圖案 151:多晶矽圖案 152:周邊多晶矽圖案 153:金屬矽化物圖案 154:周邊矽化物圖案 155:金屬圖案 156、235:周邊金屬圖案 157:硬遮罩圖案 158:周邊硬遮罩圖案 161:間隔件絕緣層 163、173:屏蔽導電圖案 165:罩蓋絕緣層 170:平坦化絕緣層 180:第一黏著層 200:基底 201:第二黏著層 211:第二閘極罩蓋圖案 213:第二背閘極罩蓋圖案 221:第一蝕刻終止層 223:第二蝕刻終止層 231:周邊閘極絕緣層 233:周邊導電圖案 237:周邊遮罩圖案 241:第三蝕刻終止層 243:第一層間絕緣圖案 245:分離絕緣圖案 251:第四蝕刻終止層 253:第二層間絕緣圖案 255:第五蝕刻終止層 261:儲存電極 263:電容器介電層 265:板狀電極 267:周邊電路絕緣層 270:上部絕緣層 A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H':線 ACT:周邊主動圖案 AL:主動層 AP1:第一主動圖案 AP2:第二主動圖案 BC:接觸圖案 BG:背閘極電極 BL:位元線 CAR:單元陣列區 D1:第一方向 D2:第二方向 DSP:資料儲存圖案 LP:著陸墊 MP1:第一遮罩圖案 P1、P2、P3:部分 PAP:初步主動圖案 PCL:周邊互連線 PCP:周邊接觸插塞 PCR1:第一周邊電路區 PCR2:第二周邊電路區 PG:周邊閘極電極 PP:周邊電路圖案 SD:雜質區 STI:裝置隔離層 t:水平部分 T1:第一溝槽 T2:第二溝槽 WL1:第一字元線 WL2:第二字元線
藉由參考隨附圖式詳細描述例示性實施例，特徵將對於所屬技術領域中具有通常知識者變得顯而易見，在隨附圖式中： 圖1為示出根據實施例的半導體記憶體裝置的平面圖。 圖2A為沿著圖1的線A-A'、線B-B'以及線C-C'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖2B為沿著圖1的線D-D'及線E-E'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖2C為沿著圖1的線F-F'、線G-G'以及線H-H'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖3A為示出圖2B的部分『P1』的放大截面圖。 圖3B為示出圖2C的部分『P2』的放大截面圖。 圖3C為示出圖2C的部分『P3』的放大截面圖。 圖4A至圖16A為沿著圖1的線A-A'、線B-B'以及線C-C'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。 圖4B至圖16B為沿著圖1的線D-D'及線E-E'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。 圖4C至圖16C為沿著圖1的線F-F'、線G-G'以及線H-H'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。
A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H':線
173:屏蔽導電圖案
ACT:周邊主動圖案
AP1:第一主動圖案
AP2:第二主動圖案
BG:背閘極電極
BL:位元線
CAR:單元陣列區
D1:第一方向
D2:第二方向
PCR1:第一周邊電路區
PCR2:第二周邊電路區
PG:周邊閘極電極
WL1:第一字元線
WL2:第二字元線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底，包含單元陣列區及周邊電路區； 主動圖案，位於所述基底的所述單元陣列區上； 周邊主動圖案，位於所述基底的所述周邊電路區上； 周邊閘極電極，安置於所述周邊主動圖案的頂表面上； 第一層間絕緣圖案，設置於所述單元陣列區上以覆蓋所述主動圖案的頂表面； 第一蝕刻終止層，以均勻厚度覆蓋所述第一層間絕緣圖案及所述周邊閘極電極；以及 第二層間絕緣圖案，安置於所述第一蝕刻終止層上及所述周邊電路區中， 其中，在所述單元陣列區中，所述第二層間絕緣圖案具有位於與所述第一蝕刻終止層的頂表面實質上相同的層級處的頂表面。
  2. 如請求項1所述的半導體記憶體裝置，更包含： 接觸圖案，設置於所述單元陣列區中以穿透所述第一蝕刻終止層及所述第一層間絕緣圖案且與所述主動圖案的所述頂表面接觸；以及 周邊接觸插塞，設置於所述周邊電路區中以穿透所述第二層間絕緣圖案及所述第一蝕刻終止層且與所述周邊主動圖案的所述頂表面接觸。
  3. 如請求項1所述的半導體記憶體裝置，更包含第二蝕刻終止層，所述第二蝕刻終止層在所述單元陣列區中安置於所述第一層間絕緣圖案與所述主動圖案的所述頂表面之間，且在所述周邊電路區中安置於所述第一蝕刻終止層與所述周邊主動圖案的所述頂表面之間。
  4. 如請求項3所述的半導體記憶體裝置，其中所述第一蝕刻終止層在所述周邊電路區中與所述第二蝕刻終止層的頂表面直接接觸。
  5. 如請求項1所述的半導體記憶體裝置，更包含第三蝕刻終止層，所述第三蝕刻終止層安置於所述單元陣列區中以覆蓋所述第一蝕刻終止層的所述頂表面且安置於所述周邊電路區中以覆蓋所述第二層間絕緣圖案的所述頂表面。
  6. 如請求項1所述的半導體記憶體裝置，其中： 所述周邊主動圖案的所述頂表面與所述主動圖案的所述頂表面實質上共面，以及 所述周邊主動圖案的底表面與所述主動圖案的底表面實質上共面。
  7. 如請求項1所述的半導體記憶體裝置，更包含： 位元線，與所述主動圖案的底表面接觸且在第一方向上延伸； 字元線，鄰近於所述主動圖案的第一側表面且在與所述第一方向交叉的第二方向上延伸；以及 背閘極電極，鄰近於所述主動圖案的第二側表面且在所述第二方向上延伸。
  8. 如請求項7所述的半導體記憶體裝置，其中所述字元線的頂表面及所述背閘極電極的頂表面位於低於所述主動圖案的所述頂表面的層級處。
  9. 如請求項7所述的半導體記憶體裝置，更包含： 間隔件絕緣層，保形地覆蓋所述位元線；以及 屏蔽導電圖案，位於所述間隔件絕緣層上，所述屏蔽導電圖案包含平行於所述位元線且在所述第一方向上延伸的線部分。
  10. 一種半導體記憶體裝置，包括： 基底，包含單元陣列區及周邊電路區； 位元線，在第一方向上自所述單元陣列區延伸； 第一主動圖案及第二主動圖案，安置於所述位元線上； 背閘極電極，安置於所述第一主動圖案與所述第二主動圖案之間且在第二方向上延伸以與所述位元線交叉； 第一字元線，鄰近於所述第一主動圖案的第一側表面安置且在所述第二方向上延伸； 第二字元線，鄰近於所述第二主動圖案的第二側表面安置且在所述第二方向上延伸； 周邊主動圖案，位於所述基底的所述周邊電路區上； 周邊閘極電極，位於所述周邊主動圖案上； 第一層間絕緣圖案，安置於所述單元陣列區中以覆蓋所述主動圖案的頂表面； 第一蝕刻終止層，以均勻厚度覆蓋所述第一層間絕緣圖案及所述周邊閘極電極； 第二蝕刻終止層，在所述單元陣列區中安置於所述第一層間絕緣圖案與所述主動圖案的所述頂表面之間，且在所述周邊電路區中安置於所述第一蝕刻終止層與所述周邊主動圖案及所述周邊閘極電極的頂表面之間；以及 第二層間絕緣圖案，在所述周邊電路區中安置於所述第一蝕刻終止層上。
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