TW202410478A - 半導體記憶體裝置 - Google Patents

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李基碩
金根楠
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Abstract

一種半導體記憶體裝置包括：周邊閘極結構，設置於基底上；位元線，設置於周邊閘極結構上且在第一方向上延伸；屏蔽結構，在周邊閘極結構上與位元線相鄰地設置且在第一方向上延伸；第一字元線，設置於位元線及屏蔽結構上且在第二方向上延伸；第二字元線，設置於位元線及屏蔽結構上，在第二方向上延伸，且在第一方向上與第一字元線間隔開；第一主動圖案及第二主動圖案，設置於位元線上且設置於第一字元線與第二字元線之間；以及接觸圖案，連接至第一主動圖案及第二主動圖案。

Description

半導體記憶體裝置
[相關申請案的交叉參考]
本申請案主張於2022年5月13日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0058801號的優先權以及由此產生的所有權益，所述韓國專利申請案的內容全部併入本案供參考。
本揭露是有關於一種半導體記憶體裝置以及其製作方法，且更具體而言是有關於一種包括垂直通道電晶體（VCT）的半導體記憶體裝置以及其製作方法。
為了滿足消費者對高效能及低價格的需求，需要提高半導體記憶體裝置的積體度。由於半導體記憶體裝置的積體度是決定產品價格的重要因素，因此特別要求半導體記憶體裝置具有提高的積體度。
在二維半導體記憶體裝置或平面半導體記憶體裝置的情況下，半導體記憶體裝置的積體度主要由單位記憶胞佔據的面積決定，且因此，極大地受到精細圖案形成技術水準的影響。然而，由於需要極昂貴的設備來製作精細的圖案，因此二維半導體記憶體裝置的積體度已經提高，但是仍然受到限制。因此，已提出包括其中通道在垂直方向上延伸的垂直通道電晶體的半導體記憶體裝置。
根據本揭露的一態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：周邊閘極結構，設置於基底上；位元線，設置於所述周邊閘極結構上且在第一方向上延伸；屏蔽結構（shielding structure），在所述周邊閘極結構上與所述位元線相鄰地設置且在所述第一方向上延伸；第一字元線，設置於所述位元線及所述屏蔽結構上且在第二方向上延伸；第二字元線，設置於所述位元線及所述屏蔽結構上，在所述第二方向上延伸，且在所述第一方向上與所述第一字元線間隔開；第一主動圖案及第二主動圖案，設置於所述位元線上且設置於所述第一字元線與所述第二字元線之間；以及接觸圖案，連接至所述第一主動圖案及所述第二主動圖案。
根據本揭露的另一態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：周邊閘極結構，設置於基底上；位元線，設置於所述周邊閘極結構上且在第一方向上延伸；屏蔽導電圖案，在所述周邊閘極結構上與所述位元線相鄰地設置且在所述第一方向上延伸；主動圖案，設置於所述位元線上且包括在所述第一方向上彼此相對的第一側壁與第二側壁以及在垂直方向上彼此相對的第一表面與第二表面，所述主動圖案的所述第一表面連接至所述位元線；字元線，設置於所述主動圖案的所述第一側壁上且在第二方向上延伸；以及接觸圖案，設置於所述主動圖案上且連接至所述主動圖案的所述第二表面，其中所述位元線包括在所述第一方向上延伸的長側壁及在所述第二方向上延伸的短側壁，所述屏蔽導電圖案包括沿著所述位元線的所述長側壁延伸的延伸部分及沿著所述位元線的所述短側壁延伸的連接部分，且在所述屏蔽導電圖案的所述連接部分的至少一部分中，所述屏蔽導電圖案在所述第一方向上的寬度隨著所述屏蔽導電圖案變得遠離所述基底而增大。
根據本揭露的又一態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：周邊閘極結構，設置於基底上；位元線，設置於所述周邊閘極結構上且在第一方向上延伸；屏蔽導電圖案，在所述周邊閘極結構上在第二方向上設置於彼此相鄰的所述位元線之間；第一主動圖案及第二主動圖案，沿著所述第一方向在所述位元線上交替設置；背閘極電極（back gate electrode），設置於所述位元線及所述屏蔽導電圖案上且在彼此相鄰的所述第一主動圖案與所述第二主動圖案之間在所述第二方向上延伸；第一字元線，分別與所述第一主動圖案相鄰地設置且在所述第二方向上延伸；第二字元線，分別與所述第二主動圖案相鄰地設置且在所述第二方向上延伸；接觸圖案，分別連接至所述第一主動圖案及所述第二主動圖案；以及資料儲存圖案，分別連接至所述接觸圖案，其中所述基底包括胞元陣列區及周邊電路區，且所述周邊閘極結構的一部分設置於所述基底的所述胞元陣列區上。
圖1是根據一些實例性實施例的半導體記憶體裝置的示意性佈局圖。圖2是圖1所示胞元陣列區的平面圖。圖3是沿著圖2所示線A-A及線B-B的剖視圖。圖4是沿著圖2所示線C-C及線D-D的剖視圖。圖5至圖21分別是圖3的部分P的放大圖。圖22至圖25分別是圖4的部分Q的放大圖。圖26是用於闡述圖2的字元線在周邊電路區中佈線的形狀的例示圖。圖27是用於闡述圖2的位元線及屏蔽導電圖案在周邊電路區中佈線的形狀的例示圖。
作為參考，圖4包括與圖1所示胞元陣列區接界的周邊電路區的剖視圖。圖4中所包括的周邊電路區的剖視圖可為藉由在位元線延伸的方向上對位元線進行切割而獲得的剖視圖。亦即，在圖4中，沿著線C-C及線D-D截取的剖視圖是沿著第一方向D1截取的圖，且周邊電路區PCR的剖視圖是沿著第二方向D2截取的圖。
根據本揭露實例性實施例的半導體記憶體裝置可包括包括垂直通道電晶體（vertical channel transistor，VCT）的記憶胞。
參照圖1至圖27，根據一些實例性實施例的半導體記憶體裝置可包括周邊閘極結構PG、位元線BL、字元線WL1及WL2、背閘極電極BG、屏蔽導電圖案SL、主動圖案AP1及AP2以及資料儲存圖案DSP。
基底100可包括胞元陣列區CAR及周邊電路區PCR。記憶胞可設置於基底100的胞元陣列區CAR上。舉例而言，基底100可為矽基底或者可包含其他材料（例如矽鍺、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵）。
周邊閘極結構PG可設置於基底100上。周邊閘極結構PG可跨及胞元陣列區CAR及周邊電路區PCR設置。換言之，周邊閘極結構PG的一部分可設置於基底100的胞元陣列區CAR中，且周邊閘極結構PG的另一部分可設置於基底100的周邊電路區PCR中。
周邊閘極結構PG可包括於例如感測電晶體、轉移電晶體（transfer transistor）、驅動電晶體及類似電晶體中。舉例而言，感測電晶體中所包括的周邊閘極結構PG可設置於胞元陣列區CAR的基底100上。設置於胞元陣列區CAR的基底100上的周邊電路的電晶體類型可依據半導體記憶體裝置的設計佈局而變化。
周邊閘極結構PG可包括周邊閘極絕緣膜215、周邊閘極導電圖案223及周邊閘極遮罩圖案225。周邊閘極絕緣膜215可包括例如氧化矽膜、氮氧化矽膜、介電常數高於氧化矽膜的介電常數的高介電常數（high-k）絕緣膜或其組合。高介電常數絕緣膜可包含例如金屬氧化物、金屬氮氧化物、金屬氧化矽及金屬氮氧化矽中的至少一者。周邊閘極導電圖案223可包含導電材料（例如摻雜半導體材料、導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物及二維（two-dimensional，2D）材料中的至少一者）。周邊閘極遮罩圖案225由絕緣材料製成。在根據一些實例性實施例的半導體記憶體裝置中，2D材料可為例如金屬材料及/或半導體材料。2D材料可包括2D同素異形體或2D化合物（例如石墨烯、二硫化鉬（MoS 2）、二硒化鉬（MoSe 2）、二硒化鎢（WSe 2）及二硫化鎢（WS 2）中的至少一者）。
基底100上可設置有第一周邊下部絕緣膜227及第二周邊下部絕緣膜228。第一周邊下部絕緣膜227及第二周邊下部絕緣膜228中的每一者可由絕緣材料製成。
第一周邊下部絕緣膜227及第二周邊下部絕緣膜228中可設置有周邊配線線241a及周邊接觸插塞241b。周邊配線線241a及周邊接觸插塞241b被示出為不同的膜，但是它們可彼此整合，例如周邊配線線241a與周邊接觸插塞241b之間的邊界可能不明顯（例如，可能在視覺上不可見）。周邊配線線241a及周邊接觸插塞241b中的每一者可包含導電材料。
周邊配線線241a及周邊接觸插塞241b上可設置有第一周邊上部絕緣膜261及第二周邊上部絕緣膜262。第一周邊上部絕緣膜261及第二周邊上部絕緣膜262中的每一者可由絕緣材料製成。與圖式中所示不同，形成為單膜的周邊上部絕緣膜可設置於周邊配線線241a及周邊接觸插塞241b上。
第二周邊上部絕緣膜262上可設置有接合絕緣膜263。接合絕緣膜263可用於接合晶圓。接合絕緣膜263可包含例如碳氮化矽（SiCN）。
位元線BL可設置於周邊閘極結構PG上，例如位元線BL可設置於接合絕緣膜263上。位元線BL可在第二方向D2上延伸成細長的，且相鄰的位元線BL可在第一方向D1上彼此間隔開。位元線BL中的每一者可包括在第二方向D2上延伸的長側壁163LW及在第一方向D1上延伸的短側壁163SW（圖27）。
每一位元線BL可自胞元陣列區CAR延伸至周邊電路區PCR。每一位元線BL的端部可設置於周邊電路區PCR上。位元線BL的一部分可設置於與周邊電路區PCR交疊的位置處。
每一位元線BL可包括依序堆疊的複晶矽圖案161、金屬圖案163及位元線遮罩圖案165。此處，位元線遮罩圖案165可與接合絕緣膜263接觸。與圖式中所示不同，位元線BL可僅包括複晶矽圖案161及金屬圖案163中的一者。
位元線BL可包括導電位元線。導電位元線可包括由位元線BL中的導電材料製成的膜。導電位元線可包括複晶矽圖案161及金屬圖案163。
金屬圖案163可包含導電材料（例如導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物、二維材料及金屬中的至少一者）。位元線遮罩圖案165可包含絕緣材料（例如氮化矽或氮氧化矽）。舉例而言，如圖4所示，位元線BL的複晶矽圖案161可不設置於周邊電路區PCR中。
周邊閘極結構PG上可設置有屏蔽結構171、SL及175。屏蔽結構171、SL及175可設置於接合絕緣膜263上，且可與接合絕緣膜263接觸。
屏蔽結構171、SL及175可與位元線BL相鄰地設置。在胞元陣列區CAR中，屏蔽結構171、SL及175可在第一方向D1上與位元線BL相鄰地設置。屏蔽結構171、SL及175可設置於在第一方向D1上彼此相鄰的位元線BL之間。屏蔽結構171、SL及175可在第二方向D2上延伸。屏蔽結構171、SL及175可與位元線BL接觸。
屏蔽結構171、SL及175可包括屏蔽導電圖案SL以及屏蔽絕緣膜171及175。屏蔽絕緣膜171及175可包括屏蔽絕緣襯墊171及屏蔽絕緣頂蓋膜175。屏蔽絕緣膜171及175可環繞屏蔽導電圖案SL的周圍。換言之，屏蔽導電圖案SL可設置於屏蔽絕緣膜171及175內部（例如，被屏蔽絕緣膜171及175完全包圍）。
屏蔽導電圖案SL可包括延伸部分SLe及連接部分SLc。屏蔽導電圖案的延伸部分SLe可沿著位元線的長側壁163LW延伸。屏蔽導電圖案的延伸部分SLe可在第二方向D2上延伸。設置於在第一方向D1上彼此相鄰的位元線BL之間的屏蔽導電圖案SL可為屏蔽導電圖案的延伸部分SLe。在圖2及圖4中，在屏蔽導電圖案的連接部分SLc的至少一部分中，屏蔽導電圖案SL在第二方向D2上的寬度可隨著屏蔽導電圖案SL變得遠離基底100而增大。在剖視圖中，屏蔽導電圖案的連接部分SLc可具有倒置的間隔件形狀。
屏蔽導電圖案的連接部分SLc可沿著位元線的短側壁163SW延伸。屏蔽導電圖案的連接部分SLc可在第一方向D1上延伸。屏蔽導電圖案的連接部分SLc可將屏蔽導電圖案的在第一方向D1上彼此相鄰的延伸部分SLe彼此連接。屏蔽導電圖案的連接部分SLc可直接連接至屏蔽導電圖案的延伸部分SLe。
屏蔽導電圖案SL可自胞元陣列區CAR延伸至周邊電路區PCR。屏蔽導電圖案SL的端部可設置於周邊電路區PCR上。屏蔽導電圖案的連接部分SLc可設置於周邊電路區PCR上。
屏蔽導電圖案SL可包含導電材料（例如導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物、二維材料及金屬中的至少一者）。屏蔽絕緣襯墊171及屏蔽絕緣頂蓋膜175中的每一者可由絕緣材料製成。當屏蔽絕緣襯墊171與屏蔽絕緣頂蓋膜175包含相同的材料時，屏蔽絕緣襯墊171與屏蔽絕緣頂蓋膜175之間的邊界可能不明顯。
屏蔽結構171、SL及175可設置於在第一方向D1上彼此相鄰的位元線BL之間。因此，可降低位元線BL之間的耦合雜訊（coupling noise）。
在圖4及圖22至圖25中，屏蔽導電圖案SL可包括在第三方向D3上彼此相對的第一表面SL_S1與第二表面SL_S2。舉例而言，屏蔽導電圖案的第一表面SL_S1及屏蔽導電圖案的第二表面SL_S2可包括於屏蔽導電圖案的延伸部分SLe中。位元線BL的金屬圖案163可包括在第三方向D3上彼此相對的第一表面163_S1與第二表面163_S2。屏蔽導電圖案的第一表面SL_S1及金屬圖案的第一表面163_S1較屏蔽導電圖案的第二表面SL_S2及金屬圖案的第二表面163_S2靠近接合絕緣膜263。第三方向D3可為基底100的厚度方向。
舉例而言，如圖22所示，導電位元線在第三方向D3上的高度（例如複晶矽圖案161與金屬圖案163的總高度）大於屏蔽導電圖案SL在第三方向D3上的高度。在另一實例中，如圖24所示，導電位元線在第三方向D3上的高度小於屏蔽導電圖案SL在第三方向D3上的高度。在圖22及圖24中，導電位元線在第三方向D3上的高度不同於屏蔽導電圖案SL在第三方向D3上的高度。在又一實例中，如圖23所示，導電位元線在第三方向D3上的高度可與屏蔽導電圖案SL在第三方向D3上的高度相同。
基於接合絕緣膜263，屏蔽導電圖案的第一表面SL_S1的高度可大於、小於或等於金屬圖案的第一表面163_S1的高度。基於接合絕緣膜263，屏蔽導電圖案的第二表面SL_S2的高度可大於、小於或等於金屬圖案的第二表面163_S2的高度。
舉例而言，在圖22及圖25中，屏蔽導電圖案的第一表面SL_S1可具有凹曲表面或者可為平坦表面。
舉例而言，如圖27所示，位元線BL及屏蔽導電圖案SL可例如在第二方向D2上自胞元陣列區CAR延伸至第三邊緣區ER3及第四邊緣區ER4。第三邊緣區ER3及第四邊緣區ER4可包括於周邊電路區PCR中。
在平面圖中，每一位元線BL可被屏蔽導電圖案SL環繞，每一位元線BL的周邊可被屏蔽導電圖案SL完全環繞。屏蔽導電圖案的延伸部分SLe的一部分可設置於胞元陣列區CAR中。屏蔽導電圖案的延伸部分SLe的另一部分及屏蔽導電圖案的連接部分SLc可設置於第三邊緣區ER3及第四邊緣區ER4中。
屏蔽圖案接觸插塞CT3可連接至屏蔽導電圖案SL。位元線接觸插塞CT4可連接至位元線BL。位元線接觸插塞CT4可連接至位元線BL的複晶矽圖案161及金屬圖案163。屏蔽圖案接觸插塞CT3及位元線接觸插塞CT4被設置的形狀（例如佈置）僅是實例，且可實施任何方便的佈置。
如圖1所示，第一主動圖案AP1及第二主動圖案AP2可設置於相應位元線BL上。第一主動圖案AP1與第二主動圖案AP2可沿著第二方向D2交替設置。
第一主動圖案AP1可在第一方向D1上彼此間隔開。第一主動圖案AP1可以規則的間隔彼此間隔開。第二主動圖案AP2可在第一方向D1上彼此間隔開。第二主動圖案AP2可以規則的間隔彼此間隔開。第一主動圖案AP1及第二主動圖案AP2可沿著彼此交叉的第一方向D1與第二方向D2二維地佈置。
舉例而言，第一主動圖案AP1及第二主動圖案AP2中的每一者可由單晶半導體材料製成。作為實例，第一主動圖案AP1及第二主動圖案AP2中的每一者可由單晶矽製成。
第一主動圖案AP1及第二主動圖案AP2中的每一者可在第一方向D1上具有長度，在第二方向D2上具有寬度，且在第三方向D3上具有高度。第一主動圖案AP1及第二主動圖案AP2中的每一者可具有實質上均勻的寬度。亦即，第一主動圖案AP1及第二主動圖案AP2中的每一者可在其第一表面S1及第二表面S2上具有實質上相同的寬度。另外，第一主動圖案AP1的寬度可與第二主動圖案AP2的寬度相同。
第一主動圖案AP1的寬度與第二主動圖案AP2的寬度可為幾奈米至幾十奈米。舉例而言，第一主動圖案AP1在第二方向D2上的寬度與第二主動圖案AP2在第二方向D2上的寬度可為1奈米至30奈米（例如1奈米至10奈米）。第一主動圖案AP1及第二主動圖案AP2中的每一者的長度可大於位元線BL的線寬。亦即，第一主動圖案AP1及第二主動圖案AP2中的每一者的長度可大於位元線BL在第一方向D1上的寬度。
參照圖5，第一主動圖案AP1及第二主動圖案AP2中的每一者包括在第三方向D3上彼此相對的第一表面S1與第二表面S2。舉例而言，第一主動圖案AP1的第一表面S1及第二主動圖案AP2的第一表面S1可例如與位元線BL的複晶矽圖案161直接接觸。與圖5所示不同，當省略複晶矽圖案161時，第一主動圖案AP1的第一表面S1及第二主動圖案AP2的第一表面S1可與金屬圖案163接觸。
第一主動圖案AP1及第二主動圖案AP2中的每一者可包括在第二方向D2上彼此相對的第一側壁SS1與第二側壁SS2。第一主動圖案AP1的第二側壁SS2可面對第二主動圖案AP2的第一側壁SS1。第一主動圖案AP1的第一側壁SS1可與第一字元線WL1相鄰。第二主動圖案AP2的第二側壁SS2可與第二字元線WL2相鄰。
舉例而言，如圖5所示，第一主動圖案AP1及第二主動圖案AP2中的每一者可包括與位元線BL相鄰的第一摻雜劑區SDR1及與接觸圖案BC相鄰的第二摻雜劑區SDR2。第一主動圖案AP1及第二主動圖案AP2中的每一者可包括位於第一摻雜劑區SDR1與第二摻雜劑區SDR2之間的通道區。第一摻雜劑區SDR1及第二摻雜劑區SDR2是在第一主動圖案AP1及第二主動圖案AP2內摻雜有摻雜劑的區。第一摻雜劑區SDR1及第二摻雜劑區SDR2中的雜質的濃度可高於第一主動圖案AP1及第二主動圖案AP2的通道區中的雜質的濃度。在另一實例中，與圖5不同，第一主動圖案AP1及第二主動圖案AP2中的每一者可不包括第一摻雜劑區SDR1及第二摻雜劑區SDR2中的至少一者。
在半導體記憶體裝置操作時，第一主動圖案AP1的通道區及第二主動圖案AP2的通道區可由第一字元線WL1及第二字元線WL2以及背閘極電極BG控制。由於第一主動圖案AP1及第二主動圖案AP2由單晶半導體材料製成，因此可改善半導體記憶體裝置的漏電流（leakage current）特性。
在圖6至圖8中，根據一些實例性實施例的半導體記憶體裝置可更包括插入半導體圖案AP_IN，所述插入半導體圖案AP_IN設置於第一主動圖案AP1與金屬圖案163之間以及第二主動圖案AP2與金屬圖案163之間。插入半導體圖案AP_IN可包含與第一主動圖案AP1及第二主動圖案AP2的半導體材料不同的半導體材料。舉例而言，當第一主動圖案AP1及第二主動圖案AP2包含矽時，插入半導體圖案AP_IN可包含矽鍺。插入插入半導體圖案AP_IN使得可改善浮體效應（floating body effect）。
參照圖6，位於第一主動圖案AP1與金屬圖案163之間的插入半導體圖案AP_IN可在第二方向D2上與位於第二主動圖案AP2與金屬圖案163之間的插入半導體圖案AP_IN間隔開（例如完全分離）。
在圖7及圖8中，位於第一主動圖案AP1與金屬圖案163之間的插入半導體圖案AP_IN可連接至位於第二主動圖案AP2與金屬圖案163之間的插入半導體圖案AP_IN。亦即，插入半導體圖案AP_IN的一部分可以線形狀沿著金屬圖案163在第二方向D2上延伸。舉例而言，如圖7所示，複晶矽圖案161可設置於插入半導體圖案AP_IN與金屬圖案163之間。在另一實例中，如圖8所示，插入半導體圖案AP_IN可與金屬圖案163直接接觸。
背閘極電極BG可設置於位元線BL及屏蔽導電圖案SL上。背閘極電極BG可在第二方向D2上彼此間隔開。背閘極電極BG可以規則的間隔彼此間隔開。每一背閘極電極BG可跨越位元線BL在第一方向D1上延伸。
每一背閘極電極BG可設置於在第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間。換言之，第一主動圖案AP1可設置於每一背閘極電極BG的一側上，且第二主動圖案AP2可設置於每一背閘極電極BG的另一側上。背閘極電極BG在第三方向D3上的高度可小於例如第一主動圖案AP1及第二主動圖案AP2中的每一者的高度。
每一背閘極電極BG可設置於第一主動圖案AP1的第二側壁SS2與第二主動圖案AP2的第一側壁SS1之間。每一背閘極電極BG可設置於第一主動圖案AP1的第二側壁SS2及第二主動圖案AP2的第一側壁SS1上。
第一主動圖案AP1可設置於第一字元線WL1與背閘極電極BG之間。第二主動圖案AP2可設置於第二字元線WL2與背閘極電極BG之間。一對第一字元線WL1與第二字元線WL2可設置於在第二方向D2上彼此相鄰的背閘極電極BG之間。
背閘極電極BG可包括在第三方向D3上彼此相對的第一表面BG_S1與第二表面BG_S2。背閘極電極的第一表面BG_S1較背閘極電極的第二表面BG_S2靠近位元線BL。
背閘極電極BG可包含導電材料（例如摻雜複晶矽、導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物、二維材料及金屬中的至少一者）。在半導體記憶體裝置操作時，電壓被施加至背閘極電極BG使得可調節垂直通道電晶體的臨限電壓。對垂直通道電晶體的臨限電壓進行調節使得可防止半導體記憶體裝置的漏電流特性的劣化。
在第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間可設置有背閘極隔離圖案111。背閘極隔離圖案111可與背閘極電極BG平行地在第一方向D1上延伸。背閘極隔離圖案111可設置於背閘極電極的第二表面BG_S2上。
背閘極隔離圖案111可包含例如氧化矽、氮氧化矽或氮化矽。背閘極隔離圖案111可形成在與稍後欲闡述的閘極頂蓋圖案143相同的水準處。此處，用語「相同的水準」是指藉由相同的製作製程形成。背閘極隔離圖案111可由與閘極頂蓋圖案143相同的材料製成。
背閘極絕緣圖案113可設置於背閘極電極BG與第一主動圖案AP1之間以及背閘極電極BG與第二主動圖案AP2之間。背閘極絕緣圖案113可設置於背閘極隔離圖案111與第一主動圖案AP1之間以及背閘極隔離圖案111與第二主動圖案AP2之間。背閘極絕緣圖案113可包含例如氧化矽、氮氧化矽、介電常數高於氧化矽的介電常數的高介電常數絕緣材料或其組合。
背閘極頂蓋圖案115可設置於位元線BL與背閘極電極BG之間。背閘極頂蓋圖案115可設置於在第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間。背閘極頂蓋圖案115可與背閘極電極BG平行地在第一方向D1上延伸。背閘極頂蓋圖案115可設置於背閘極電極的第一表面BG_S1上。背閘極頂蓋圖案115在位元線BL之間的厚度可與背閘極頂蓋圖案115在位元線BL上的厚度不同。
背閘極頂蓋圖案115可由絕緣材料製成。背閘極頂蓋圖案115可包含例如氧化矽、氮氧化矽及氮化矽中的至少一者。
第一字元線WL1及第二字元線WL2可設置於位元線BL及屏蔽導電圖案SL上。第一字元線WL1及第二字元線WL2中的每一者可在第一方向D1上延伸。第一字元線WL1與第二字元線WL2可在第二方向D2上交替佈置。
第一字元線WL1可設置於第一主動圖案AP1的第一側壁SS1上。第二字元線WL2可設置於第二主動圖案AP2的第二側壁SS2上。第一主動圖案AP1及第二主動圖案AP2可設置於在第二方向D2上彼此相鄰的第一字元線WL1與第二字元線WL2之間。
第一字元線WL1及第二字元線WL2可在第三方向D3上與位元線BL及接觸圖案BC間隔開。第一字元線WL1及第二字元線WL2可位於位元線BL與接觸圖案BC之間。
第一字元線WL1及第二字元線WL2中的每一者在第二方向D2上可具有寬度。第一字元線WL1在位元線BL上的寬度及第二字元線WL2在位元線BL上的寬度可與第一字元線WL1在屏蔽導電圖案SL上的寬度及第二字元線WL2在屏蔽導電圖案SL上的寬度不同。
舉例而言，第一字元線WL1及第二字元線WL2中的每一者可包括字元線的第一部分WLa及字元線的第二部分WLb。字元線的第一部分WLa在第二方向D2上的寬度可小於字元線的第二部分WLb在第二方向D2上的寬度。作為實例，字元線的第一部分WLa可設置於位元線BL上（例如與位元線BL在垂直方向上交疊）。字元線的第二部分WLb可設置於屏蔽導電圖案SL上（例如與屏蔽導電圖案SL在垂直方向上交疊）。
相應第一字元線WL1及第二字元線WL2可包括沿著第一方向D1交替設置的字元線的第一部分WLa與字元線的第二部分WLb。在第一字元線WL1中，第一主動圖案AP1中的每一者可設置於在第一方向D1上彼此相鄰的字元線的第二部分WLb之間。在第二字元線WL2中，第二主動圖案AP2中的每一者可設置於在第一方向D1上彼此相鄰的字元線的第二部分WLb之間。
第一字元線WL1及第二字元線WL2中的每一者可包括在第三方向D3上彼此相對的第一表面WL_S1與第二表面WL_S2。第一字元線及第二字元線的第一表面WL_S1較第一字元線及第二字元線的第二表面WL_S2靠近位元線BL。
將對第一字元線WL1進行闡述作為實例。作為實例，第一字元線WL1在第三方向D3上的高度可與背閘極電極BG在第三方向D3上的高度相同。作為另一實例，第一字元線WL1在第三方向D3上的高度可大於背閘極電極BG在第三方向D3上的高度。作為又一實例，第一字元線WL1在第三方向D3上的高度可小於背閘極電極BG在第三方向D3上的高度。
另外，作為實例，基於位元線BL，第一字元線的第一表面WL_S1的高度可與背閘極電極的第一表面BG_S1的高度相同（例如相對於金屬圖案163的上表面）。作為另一實例，第一字元線的第一表面WL_S1可高於背閘極電極的第一表面BG_S1。作為再一實例，第一字元線的第一表面WL_S1可低於背閘極電極的第一表面BG_S1。
另外，作為實例，基於位元線BL，第一字元線的第二表面WL_S2的高度可與背閘極電極的第二表面BG_S2的高度相同（例如相對於金屬圖案163的上表面）。作為另一實例，第一字元線的第二表面WL_S2可高於背閘極電極的第二表面BG_S2。作為再一實例，第一字元線的第二表面WL_S2可低於背閘極電極的第二表面BG_S2。第一字元線WL1及第二字元線WL2可包含導電材料（例如摻雜複晶矽、導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物、二維材料及金屬中的至少一者）。
在圖9中，第一字元線WL1及第二字元線WL2中的每一者可具有L形狀橫截面。亦即，第一字元線WL1及第二字元線WL2可分別包括與第一主動圖案AP1及第二主動圖案AP2相鄰的垂直部以及在水平方向（即，第二方向D2）上自垂直部突出的水平部。第一字元線WL1的水平部及第二字元線WL2的水平部上可設置有字元線間隔件WL_SP。字元線間隔件WL_SP可由絕緣材料製成。
在圖10及圖11中，第一字元線WL1及第二字元線WL2的第一表面WL_S1可具有各種形狀。舉例而言，如圖10所示，第一字元線WL1及第二字元線WL2的第一表面WL_S1可為凹入磨圓的。在另一實例中，如圖11所示，第一字元線WL1及第二字元線WL2中的每一者可具有間隔件形狀。換言之，第一字元線WL1及第二字元線WL2的第一表面WL_S1可為凸出磨圓的（例如向外鼓起）。
在作為沿著第二方向D2截取的剖視圖的圖5及圖12中，第一字元線WL1及第二字元線WL2的第二表面WL_S2可具有凹曲表面或者可為平坦表面。另外，背閘極電極的第一表面BG_S1可具有凹曲表面或者可為平坦表面。另外，背閘極電極的第二表面BG_S2可具有凹曲表面或者可為平坦表面。與圖12不同，背閘極電極的第一表面BG_S1及背閘極電極的第二表面BG_S2中的一者可為平坦表面。
在圖13及圖14中，第一字元線WL1及第二字元線WL2中的每一者可包括具有不同功函數（work function）的第一字元線材料膜WL_M1與第二字元線材料膜WL_M2。
在圖13中，第一字元線WL1及第二字元線WL2的第二表面WL_S2由第一字元線材料膜WL_M1界定而不由第二字元線材料膜WL_M2界定。舉例而言，如圖13所示，第一字元線材料膜WL_M1及第二字元線材料膜WL_M2可沿著第三方向D3堆疊在彼此的頂部上，例如第一字元線材料膜WL_M1可完全覆蓋第二字元線材料膜WL_M2的上表面。
在圖14中，第一字元線材料膜WL_M1可以線形狀沿著第一主動圖案AP1及第二主動圖案AP2的側壁SS1及SS2的部分延伸。第一字元線WL1及第二字元線WL2的第二表面WL_S2可由第一字元線材料膜WL_M1及第二字元線材料膜WL_M2界定，例如第一字元線材料膜WL_M1的上表面與第二字元線材料膜WL_M2的上表面可彼此共面。
第一字元線WL1及第二字元線WL2中的每一者包含具有不同功函數的材料。因此，可很好地調節垂直通道電晶體的臨限電壓。
第一字元線WL1與第一主動圖案AP1之間以及第二字元線WL2與第二主動圖案AP2之間可設置有閘極絕緣圖案GOX。閘極絕緣圖案GOX可與第一字元線WL1及第二字元線WL2平行地在第一方向D1上延伸。閘極絕緣圖案GOX可包括例如氧化矽膜、氮氧化矽膜、介電常數高於氧化矽膜的介電常數的高介電常數絕緣膜或其組合。
閘極絕緣圖案GOX可沿著第一主動圖案AP1的第一側壁SS1延伸且沿著第二主動圖案AP2的第二側壁SS2延伸。在根據一些實例性實施例的半導體記憶體裝置中，在剖視圖中，位於第一主動圖案AP1與第一字元線WL1之間的閘極絕緣圖案GOX可與位於第二主動圖案AP2與第二字元線WL2之間的閘極絕緣圖案GOX隔離。
閘極頂蓋圖案143可設置於第一字元線WL1與接觸圖案BC之間以及第二字元線WL2與接觸圖案BC之間。閘極頂蓋圖案143可覆蓋第一字元線WL1的第二表面WL_S2及第二字元線WL2的第二表面WL_S2。
位元線BL上可設置有閘極隔離圖案GSS。閘極隔離圖案GSS可設置於位元線BL與接觸圖案BC之間。閘極隔離圖案GSS可與位元線BL接觸。
閘極隔離圖案GSS可設置於在第二方向D2上彼此相鄰的第一字元線WL1與第二字元線WL2之間。第一字元線WL1與第二字元線WL2可藉由閘極隔離圖案GSS彼此隔離。閘極隔離圖案GSS可在第一字元線WL1與第二字元線WL2之間在第一方向D1上延伸。
第一字元線WL1可設置於閘極隔離圖案GSS與第一主動圖案AP1之間。第二字元線WL2可設置於閘極隔離圖案GSS與第二主動圖案AP2之間。
閘極隔離圖案GSS可包括水平部GSS_H及突出部GSS_P。閘極隔離圖案的突出部GSS_P可在第三方向D3上自閘極隔離圖案的水平部GSS_H突出，例如突出部GSS_P與水平部GSS_H的組合橫截面可具有倒T形狀（例如，圖3中的閘極隔離填充膜155）。
閘極隔離圖案的水平部GSS_H可較閘極隔離圖案的突出部GSS_P靠近位元線BL。閘極隔離圖案的水平部GSS_H可與位元線BL接觸。閘極隔離圖案的水平部GSS_H在第二方向D2上的寬度大於閘極隔離圖案的突出部GSS_P在第二方向D2上的寬度。
閘極隔離圖案的突出部GSS_P可設置於彼此面對的第一字元線WL1的側壁與第二字元線WL2的側壁之間。閘極隔離圖案的水平部GSS_H可覆蓋第一字元線WL1的第一表面WL_S1及第二字元線WL2的第一表面WL_S1。
第一字元線WL1及第二字元線WL2設置於閘極隔離圖案的水平部GSS_H上。第一字元線WL1及第二字元線WL2可具有其中第一字元線WL1及第二字元線WL2安裝於閘極隔離圖案的水平部GSS_H上的形狀。第一字元線WL1及第二字元線WL2可設置於閘極隔離圖案的水平部GSS_H與接觸圖案BC之間。
閘極隔離圖案GSS可包括閘極隔離襯墊153及閘極隔離填充膜155。閘極隔離襯墊153可沿著第一字元線WL1的第一表面WL_S1及第二字元線WL2的第一表面WL_S1以及第一字元線WL1的側壁及第二字元線WL2的側壁延伸。閘極隔離襯墊153可與閘極絕緣圖案GOX接觸。閘極隔離襯墊153及閘極隔離填充膜155中的每一者可由絕緣材料製成。與圖式所示不同，閘極隔離圖案GSS可為單膜。
在圖26中，第一字元線WL1及第二字元線WL2以及背閘極電極BG可自胞元陣列區CAR延伸至第一邊緣區ER1及第二邊緣區ER2。第一邊緣區ER1及第二邊緣區ER2可包括於周邊電路區PCR中。
第一字元線WL1及第二字元線WL2中的每一者可包括在第一方向D1上延伸的線部分及在第二方向D2上延伸且連接至線部分的突出部分。作為實例，第一字元線WL1的突出部分可設置於第二邊緣區ER2中，且第二字元線WL2的突出部分可設置於第一邊緣區ER1中。
此外，隔離絕緣圖案300可分別設置於第一邊緣區ER1及第二邊緣區ER2中。隔離絕緣圖案300可在第一邊緣區ER1及第二邊緣區ER2中的每一者中在垂直方向上穿透第一字元線WL1及第二字元線WL2。第一字元線WL1及第二字元線WL2可藉由第一邊緣區ER1及第二邊緣區ER2中的隔離絕緣圖案300彼此電性隔離。
在第一邊緣區ER1中，第一字元線接觸插塞CT1可連接至第二字元線WL2。在第二邊緣區ER2中，第二字元線接觸插塞CT2可連接至第一字元線WL1。其中設置有第一字元線接觸插塞CT1及第二字元線接觸插塞CT2的形狀僅是用於說明的實例，且可實施任何方便的形狀（例如佈置）。此外，如圖26所示的用於將第一字元線WL1與第二字元線WL2彼此隔離的方法僅是實例，且可實施任何方便的隔離方法或結構。
接觸圖案BC可穿透接觸層間絕緣膜231以及接觸蝕刻終止膜211及212。接觸圖案BC可分別連接至第一主動圖案AP1及第二主動圖案AP2。接觸圖案BC可連接至第一主動圖案AP1的第二表面S2及第二主動圖案AP2的第二表面S2。
在平面圖中，接觸圖案BC中的每一者可具有各種形狀（例如圓形狀、橢圓形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀）。接觸圖案BC可包含導電材料（例如摻雜複晶矽、導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物、二維材料及金屬中的至少一者）。
接觸蝕刻終止膜211及212可包括下部接觸蝕刻終止膜211及上部接觸蝕刻終止膜212。下部接觸蝕刻終止膜211與上部接觸蝕刻終止膜212可依序堆疊於閘極頂蓋圖案143及背閘極隔離圖案111上。與圖式所示不同，接觸蝕刻終止膜可為單膜。接觸層間絕緣膜231、下部接觸蝕刻終止膜211及上部接觸蝕刻終止膜212中的每一者可由絕緣材料製成。
在圖15至圖17中，下部接觸蝕刻終止膜211及上部接觸蝕刻終止膜212可不設置於閘極頂蓋圖案143及背閘極隔離圖案111上。
舉例而言，如圖15所示，接觸圖案BC可以壓花方式（embossing manner）形成。更具體而言，接觸膜可形成於閘極頂蓋圖案143、背閘極隔離圖案111以及第一主動圖案AP1的第二表面S2及第二主動圖案AP2的第二表面S2上。此後，可藉由對接觸膜進行圖案化來形成接觸圖案BC。接觸隔離圖案232可形成在被隔離開的接觸圖案BC之間。接觸隔離圖案232可由絕緣材料製成。
在圖16及圖17中，接觸圖案BC中的每一者可包括下部接觸圖案LBC及上部接觸圖案UBC。下部接觸圖案LBC與第一主動圖案AP1及第二主動圖案AP2接觸。上部接觸圖案UBC設置於下部接觸圖案LBC上。下部接觸圖案LBC中所包含的雜質的濃度可高於上部接觸圖案UBC中所包含的雜質的濃度。
舉例而言，如圖16所示，下部接觸圖案LBC及上部接觸圖案UBC中的每一者可以壓花方式形成。在下部接觸圖案LBC以壓花方式形成之後，上部接觸圖案UBC亦可以壓花方式形成。接觸隔離圖案232可包括下部部分及上部部分。接觸隔離圖案232的下部部分可在形成下部接觸圖案LBC的製程中形成。接觸隔離圖案232的上部部分可在形成上部接觸圖案UBC的製程中形成。圖16中已經示出下部接觸圖案LBC在水平方向（例如，第二方向D2）上的寬度大於上部接觸圖案UBC在水平方向上的寬度。
在另一實例中，如圖17所示，下部接觸圖案LBC可以壓花方式形成。上部接觸圖案UBC可以雕刻方式（engraving manner）形成。更具體而言，在形成下部接觸圖案LBC及接觸隔離圖案232之後，可形成接觸層間絕緣膜231。接觸層間絕緣膜231可包括暴露出下部接觸圖案LBC的至少一部分的接觸孔。隨後，可在接觸層間絕緣膜231的接觸孔中形成上部接觸圖案UBC。圖17中已經示出下部接觸圖案LBC在水平方向（例如，第二方向D2）上的寬度小於上部接觸圖案UBC在水平方向上的寬度。
在圖18至圖21中，閘極頂蓋圖案143（參見圖5）並未設置於第一字元線WL1的第二表面WL_S2及第二字元線WL2的第二表面WL_S2上。閘極絕緣圖案GOX可覆蓋第一字元線WL1的第二表面WL_S2及第二字元線WL2的第二表面WL_S2。背閘極隔離圖案111（參見圖5）並未設置於背閘極電極的第二表面BG_S2上。背閘極絕緣圖案113可覆蓋背閘極電極的第二表面BG_S2。
舉例而言，如圖18所示，接觸圖案BC可穿透接觸層間絕緣膜231以及接觸蝕刻終止膜211及212。接觸圖案BC可分別連接至第一主動圖案AP1及第二主動圖案AP2。接觸圖案BC可以雕刻方式形成。
在圖19至圖21中，下部接觸蝕刻終止膜211及上部接觸蝕刻終止膜212可不設置於閘極絕緣圖案GOX及背閘極絕緣圖案113上。舉例而言，如圖19所示，接觸圖案BC可以壓花方式形成。圖19的說明可實質上相似於圖15的說明。
在圖20及圖21中，接觸圖案BC中的每一者可包括下部接觸圖案LBC及上部接觸圖案UBC。下部接觸圖案LBC中所包含的雜質的濃度可高於上部接觸圖案UBC中所包含的雜質的濃度。
在圖20中，下部接觸圖案LBC及上部接觸圖案UBC中的每一者可以壓花方式形成。在圖21中，下部接觸圖案LBC可以壓花方式形成。上部接觸圖案UBC可以雕刻方式形成。
接觸圖案BC上可設置有搭接墊LP。在平面圖中，搭接墊LP可具有各種形狀（例如圓形狀、橢圓形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀）。
於搭接墊LP之間可設置有接墊隔離絕緣圖案235。在平面圖中，搭接墊LP可沿著第一方向D1及第二方向D2佈置成矩陣形狀。搭接墊LP的上表面可與接墊隔離絕緣圖案235的上表面實質上共面。搭接墊LP可包含導電材料（例如摻雜複晶矽、導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物、二維材料及金屬中的至少一者）。
資料儲存圖案DSP可分別設置於搭接墊LP上。資料儲存圖案DSP可分別電性連接至第一主動圖案AP1及第二主動圖案AP2。如圖2所示，資料儲存圖案DSP可沿著第一方向D1及第二方向D2佈置成矩陣形狀。資料儲存圖案DSP可在第三方向D3上與搭接墊LP完全交疊或部分交疊。資料儲存圖案DSP可與搭接墊LP的上表面的全部或部分接觸。
舉例而言，如圖3所示，資料儲存圖案DSP可為電容器。資料儲存圖案DSP可包括介置於儲存電極251與板電極255之間的電容器介電膜253。在此種情況下，儲存電極251可與搭接墊LP接觸。在平面圖中，儲存電極251可具有各種形狀（例如，圓形狀、橢圓形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀）。資料儲存圖案DSP可與搭接墊LP完全交疊或部分交疊。資料儲存圖案DSP可與搭接墊LP的上表面的全部或部分接觸。儲存電極251可穿透上部蝕刻終止膜247。上部蝕刻終止膜247可由絕緣材料製成。
在另一實例中，資料儲存圖案DSP可為可藉由施加至記憶體元件的電性脈衝切換成兩種電阻狀態的可變電阻圖案。舉例而言，資料儲存圖案DSP可包含其晶體狀態根據電流量而改變的相變材料、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或反鐵磁材料。
儘管圖中未示出，但是連接至板電極255的記憶胞接觸插塞可設置於資料儲存圖案DSP上。
下部周邊接觸插塞LPLGa、LPLGb及LPLGc穿透元件隔離膜STI。下部周邊接觸插塞LPLGa、LPLGb及LPLGc可連接至設置於位元線BL的端部處的金屬圖案163、屏蔽導電圖案的連接部分SLc及周邊配線線241a。連接至設置於位元線BL的端部處的金屬圖案163的下部周邊接觸插塞LPLGa可為圖27所示的位元線接觸插塞CT4的一部分。連接至屏蔽導電圖案的連接部分SLc的下部周邊接觸插塞LPLGb可為圖27所示的屏蔽圖案接觸插塞CT3的一部分。
接觸插塞接墊PLP可設置於下部周邊接觸插塞LPLGa、LPLGb及LPLGc上。接墊隔離絕緣圖案235可設置於接觸插塞接墊PLP之間。
上部周邊接觸插塞PPLG穿透上部層間絕緣膜270及上部蝕刻終止膜247。上部周邊接觸插塞PPLG可設置於接觸插塞接墊PLP上。上部周邊接觸插塞PPLG可連接至接觸插塞接墊PLP。
下部周邊接觸插塞LPLGa、LPLGb及LPLGc、接觸插塞接墊PLP及上部周邊接觸插塞PPLG中的每一者可包含導電材料（例如摻雜複晶矽、導電金屬氮化物、導電金屬氮化矽、金屬碳氮化物、導電金屬矽化物、導電金屬氧化物、二維材料及金屬中的至少一者）。
圖28至圖32是用於闡述根據一些實例性實施例的半導體記憶體裝置的圖。為了便於闡釋，將主要闡述與參照圖1至圖27闡述的內容不同的內容。
參照圖28，根據一些實例性實施例的半導體記憶體裝置可更包括位於彼此相鄰的第一字元線WL1與第二字元線WL2之間的中間結構SS。中間結構SS可與第一字元線WL1及第二字元線WL2平行地在第一方向D1上延伸。中間結構SS可降低彼此相鄰的第一字元線WL1與第二字元線WL2之間的耦合雜訊。
中間結構SS可為被閘極隔離填充膜155環繞的空氣隙（air gap）。作為另外一種選擇，中間結構SS可為由導電材料製成的屏蔽線。
參照圖29，在根據一些實例性實施例的半導體記憶體裝置中，第一主動圖案AP1與第二主動圖案AP2可在相對於第一方向D1及第二方向D2的傾斜方向上交替佈置。此處，傾斜方向可平行於基底100的上表面。
在平面圖中，第一主動圖案AP1及第二主動圖案AP2中的每一者可具有平行四邊形形狀或菱形形狀。由於第一主動圖案AP1及第二主動圖案AP2設置於傾斜方向上，因此可減小在第二方向D2上彼此面對的第一主動圖案AP1與第二主動圖案AP2之間的耦合雜訊。
參照圖30，在根據一些實例性實施例的半導體記憶體裝置中，搭接墊LP及資料儲存圖案DSP在平面圖中亦可被佈置成鋸齒形狀或蜂窩形狀。
參照圖31，在根據一些實例性實施例的半導體記憶體裝置中，資料儲存圖案DSP可被設置成在平面圖中與搭接墊LP不對齊。每一資料儲存圖案DSP可與搭接墊LP的一部分接觸。
參照圖32，在根據一些實例性實施例的半導體記憶體裝置中，設置於第一主動圖案AP1及第二主動圖案AP2上的接觸圖案BC中的每一者在平面圖中可具有半圓形狀或半橢圓形狀。在平面圖中，接觸圖案BC可被設置成彼此對稱，其中背閘極電極BG介置於其間。
圖33至圖103是用於闡述根據一些實例性實施例的製作半導體記憶體裝置的方法的圖。作為參考，圖36至圖91所示的切割線及座標系統處於圖2所示切割線及座標系統在第一方向D1上倒置的狀態。
參照圖33至圖35，可在基底100上形成周邊閘極結構PG。可在基底100上形成周邊配線線241a及周邊接觸插塞241b。第一周邊上部絕緣膜261與第二周邊上部絕緣膜262可依序形成在周邊配線線241a及周邊接觸插塞241b上。可在第二周邊上部絕緣膜262上形成接合絕緣膜263。
參照圖36至圖38，可提供包括子基底200、掩埋絕緣層201及主動層202的子基底結構。可在子基底200上設置掩埋絕緣層201及主動層202。子基底200、掩埋絕緣層201及主動層202可為絕緣體上矽基底（silicon-on-insulator substrate）（即，SOI基底）。
子基底200可包括胞元陣列區CAR及周邊電路區PCR。子基底200可為例如矽基底、鍺基底、矽鍺基底或類似基底。
掩埋絕緣層201可為藉由植入氧（implanted oxygen，SIMO）方法或接合及層轉移（bonding and layer transfer）方法分離形成的掩埋氧化物（buried oxide，BOX）。作為另外一種選擇，掩埋絕緣層201可為藉由化學氣相沈積（chemical vapor deposition）方法形成的絕緣膜。掩埋絕緣層201可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜及/或低介電常數絕緣膜。
主動層202可為單晶半導體膜。主動層202可為例如單晶矽基底、鍺基底、矽鍺基底或類似基底。主動層202可具有在第三方向D3上彼此相對的第一表面與第二表面，且主動層202的第二表面可與掩埋絕緣層201接觸。
可在周邊電路區PCR的主動層202中形成元件隔離膜STI。元件隔離膜STI可藉由以下方式形成：對周邊電路區PCR的主動層202進行圖案化以形成暴露出掩埋絕緣層201的元件隔離溝渠，且然後利用絕緣材料對元件隔離溝渠進行填充。元件隔離膜STI的上表面可與主動層202的第一表面實質上共面。
參照圖39至圖41，可在主動層202上形成第一遮罩圖案MP1。第一遮罩圖案MP1可具有自胞元陣列區CAR在第一方向D1上延伸的線形狀開口。第一遮罩圖案MP1可包括依序堆疊的第一下部遮罩膜11與第一上部遮罩膜12。
第一上部遮罩膜12可由相對於第一下部遮罩膜11具有蝕刻選擇性的材料製成。作為實例，第一下部遮罩膜11可包含氧化矽，且第一上部遮罩膜12可包含氮化矽。
隨後，可使用第一遮罩圖案MP1作為蝕刻遮罩來對胞元陣列區CAR的主動層202進行非等向性蝕刻。因此，可在胞元陣列區CAR的主動層202中形成在第一方向D1上延伸的背閘極溝渠BG_T。背閘極溝渠BG_T可暴露出掩埋絕緣層201，且可在第二方向D2上彼此間隔開預定距離。
參照圖42至圖44，可在背閘極溝渠BG_T中形成背閘極絕緣圖案113及背閘極電極BG。
更具體而言，可沿著背閘極溝渠BG_T的側壁及底表面以及第一遮罩圖案MP1的上表面形成背閘極絕緣圖案113。可在背閘極絕緣圖案113上形成背閘極導電膜。背閘極導電膜可填充背閘極溝渠BG_T。隨後，可藉由對背閘極導電膜進行等向性蝕刻來形成在第一方向D1上延伸的背閘極電極BG。背閘極電極BG可填充背閘極溝渠BG_T的部分。
同時，根據一些實例性實施例，在形成背閘極絕緣圖案113之前，可實行氣相摻雜（gas phase doping，GPD）製程或電漿輔助摻雜（plasma assisted doping，PLAD）製程。藉由上述製程，被背閘極溝渠BG_T暴露出的主動層202可摻雜有雜質。
參照圖45至圖47，可在背閘極電極BG上形成背閘極頂蓋圖案115。背閘極頂蓋圖案115可填充背閘極溝渠BG_T的其他部分。
當背閘極頂蓋圖案115與背閘極絕緣圖案113由相同的材料（例如，氧化矽）製成時，在形成背閘極頂蓋圖案115時，可能移除第一遮罩圖案MP1的上表面上的背閘極絕緣圖案113。
同時，在形成背閘極頂蓋圖案115之前，可實行氣相摻雜（GPD）製程或電漿輔助摻雜（PLAD）製程。因此，主動層202可藉由其中形成有背閘極電極BG的背閘極溝渠BG_T而摻雜有雜質。
在形成背閘極頂蓋圖案115之後，可移除第一上部遮罩膜12。背閘極頂蓋圖案115可具有自第一下部遮罩膜11的上表面朝上突出的形式。
隨後，參照圖48至圖50，可沿著第一下部遮罩膜11的上表面、背閘極絕緣圖案113的側壁及背閘極頂蓋圖案115的上表面形成間隔件膜120。間隔件膜120可被形成為具有均勻的厚度。垂直通道電晶體的主動圖案的寬度可根據間隔件膜120的沈積厚度來確定。間隔件膜120可由絕緣材料製成。間隔件膜120可包含例如氧化矽、氮氧化矽、氮化矽、碳化矽（SiC）、氮化矽碳（SiCN）、其組合及類似材料。
隨後，可在周邊電路區PCR的間隔件膜120上形成暴露出胞元陣列區CAR的周邊遮罩圖案20。
參照圖51至圖53，藉由對間隔件膜120實行非等向性蝕刻製程，可在背閘極絕緣圖案113的側壁上形成一對間隔件圖案121。
可使用間隔件圖案121作為蝕刻遮罩對主動層202實行非等向性蝕刻製程。因此，可在每一背閘極絕緣圖案113的兩側上形成彼此分離的一對預主動圖案PAP。形成預主動圖案PAP，使得掩埋絕緣層201可被暴露出。
預主動圖案PAP可與背閘極電極BG平行地以線形狀在第一方向D1上延伸。可於在第二方向D2上彼此相鄰的預主動圖案PAP之間形成字元線溝渠WL_T。
在形成間隔件圖案121之後，可移除周邊遮罩圖案20。間隔件膜120的一部分可保留在周邊電路區PCR的第一下部遮罩膜11上。
參照圖54至圖56，可沿著字元線溝渠WL_T的側壁及底表面形成蝕刻終止膜31。
可形成對其中形成有蝕刻終止膜31的字元線溝渠WL_T進行填充的犧牲膜33。犧牲膜33可填充字元線溝渠WL_T。犧牲膜33可具有實質上平坦的上表面。
蝕刻終止膜31可藉由沈積絕緣材料（例如氧化矽）來形成。犧牲膜33可由相對於蝕刻終止膜31具有蝕刻選擇性的絕緣材料製成。作為實例，犧牲膜33可為絕緣材料及使用旋塗玻璃（spin on glass，SOG）技術形成的氧化矽膜中的一者。蝕刻終止膜31與犧牲膜33可依序堆疊於周邊電路區PCR的間隔件膜120上。
參照圖57至圖59，可在犧牲膜33上形成第二遮罩圖案MP2。第二遮罩圖案MP2可由相對於犧牲膜33具有蝕刻選擇性的材料製成。
第二遮罩圖案MP2可在第二方向D2上以線形狀延伸。作為另一實例，第二遮罩圖案MP2可在相對於第一方向D1及第二方向D2的傾斜方向上以線形狀延伸。
隨後，可藉由使用第二遮罩圖案MP2作為蝕刻遮罩對犧牲膜33進行蝕刻來形成開口OP。開口OP可暴露出蝕刻終止膜31。
參照圖60至圖62，可移除被開口OP暴露出的蝕刻終止膜31。開口OP可暴露出掩埋絕緣層201的上表面。另外，開口OP可暴露出預主動圖案PAP的部分。
隨後，藉由對被開口OP暴露出的預主動圖案PAP進行蝕刻，可在背閘極電極BG的兩側上分別形成第一主動圖案AP1及第二主動圖案AP2。在背閘極電極BG的第一側壁上，第一主動圖案AP1可被形成為在第一方向D1上彼此間隔開。在背閘極電極BG的第二側壁上，第二主動圖案AP2可被形成為在第一方向D1上彼此間隔開。在另一實例中，當第二遮罩圖案MP2在傾斜方向上延伸時，第一主動圖案AP1與第二主動圖案AP2可被設置成在傾斜方向上彼此面對。形成第一主動圖案AP1及第二主動圖案AP2，使得開口OP可暴露出背閘極絕緣圖案113的一部分。
參照圖63至圖65，可在開口OP中填充犧牲膜33。對開口OP進行填充的犧牲膜33可由與填充字元線溝渠WL_T的犧牲膜33相同的材料製成（參見圖51及圖52）。
在犧牲膜33被填充於開口OP中之後，可移除第二遮罩圖案MP2。可對犧牲膜33及蝕刻終止膜31實行平坦化製程，使得背閘極頂蓋圖案115的上表面被暴露出。隨後，可移除間隔件圖案121及第一下部遮罩膜11。因此，可暴露出第一主動圖案AP1及第二主動圖案AP2。可使用平坦化製程移除間隔件圖案121及第一下部遮罩膜11。
參照圖66至圖68，可移除掩埋絕緣層201上的犧牲膜33及蝕刻終止膜31。因此，可暴露出掩埋絕緣層201。
參照圖69至圖71，可沿著第一主動圖案AP1的側壁、第二主動圖案AP2的側壁、背閘極頂蓋圖案115的上表面及掩埋絕緣層201的上表面形成閘極絕緣圖案GOX。
可在周邊電路區PCR中的主動層202及元件隔離膜STI上沈積閘極絕緣圖案GOX。可使用例如物理氣相沈積（physical vapor deposition，PVD）、熱化學氣相沈積（CVD）、低壓化學氣相沈積（low pressure chemical vapor deposition，LP-CVD）、電漿增強化學氣相沈積（plasma enhanced chemical vapor deposition，PE-CVD）或原子層沈積（atomic layer deposition，ALD）技術中的至少一者來形成閘極絕緣圖案GOX。
隨後，可在閘極絕緣圖案GOX上形成第一字元線WL1及第二字元線WL2。可在第一主動圖案AP1的側壁及第二主動圖案AP2的側壁上形成第一字元線WL1及第二字元線WL2。
形成第一字元線WL1及第二字元線WL2可包括在閘極絕緣圖案GOX上沈積閘極導電膜且然後對閘極導電膜實行非等向性蝕刻製程。此處，閘極導電膜的沈積厚度可小於字元線溝渠WL_T的寬度的一半（參見圖51及圖52）。
在對閘極導電膜實行非等向性蝕刻製程時，可將閘極絕緣圖案GOX用作蝕刻終止膜。與圖中所示不同，閘極絕緣圖案GOX可被過蝕刻以暴露出掩埋絕緣層201。根據用於閘極導電膜的非等向性蝕刻製程，第一字元線WL1及第二字元線WL2可具有各種形狀。
第一字元線WL1的上表面及第二字元線WL2的上表面可位於較第一主動圖案AP1的上表面的水準及第二主動圖案AP2的上表面的水準低的水準處。
作為實例，在形成第一字元線WL1及第二字元線WL2之後，可實行氣相摻雜（GPD）製程或電漿輔助摻雜（PLAD）製程。因此，可藉由被第一字元線WL1及第二字元線WL2暴露出的閘極絕緣圖案GOX而使第一主動圖案AP1及第二主動圖案AP2摻雜有雜質。
參照圖72至圖74，可在第一字元線WL1及第二字元線WL2上形成閘極隔離襯墊153及閘極隔離填充膜155。更具體而言，可在子基底200上形成閘極隔離襯墊153。
閘極隔離襯墊153可包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳化矽（SiC）、碳氮化矽（SiCN）及其組合。閘極隔離襯墊153可覆蓋字元線WL1及WL2的表面。
隨後，可形成閘極隔離填充膜155以對其中形成有閘極隔離襯墊153的字元線溝渠WL_T進行填充（參見圖51及圖52）。此處，閘極隔離填充膜155可由與閘極隔離襯墊153的絕緣材料不同的絕緣材料製成。此後，可對閘極隔離襯墊153及閘極隔離填充膜155實行平坦化製程，使得背閘極頂蓋圖案115的上表面被暴露出。
同時，在形成閘極隔離填充膜155之前，可在周邊電路區PCR的閘極隔離襯墊153上形成暴露出胞元陣列區CAR的遮罩圖案。在此種情況下，可不在周邊電路區PCR中形成閘極隔離填充膜155。
參照圖75及圖76，可在第一主動圖案AP1及第二主動圖案AP2中形成第一摻雜劑區SDR1。第一摻雜劑區SDR1可藉由利用雜質對第一主動圖案AP1的一部分及第二主動圖案AP2的一部分進行摻雜來形成。
形成第一摻雜劑區SDR1的製程可為可選的。將使用其中並未形成第一摻雜劑區SDR1的情況來對隨後的製作方法進行闡述。
參照圖77至圖79，可在子基底200的整個表面上形成複晶矽圖案161。複晶矽圖案161可與胞元陣列區CAR中的第一主動圖案AP1及第二主動圖案AP2接觸。可在周邊電路區PCR中的閘極隔離襯墊153上形成複晶矽圖案161。
隨後，可在複晶矽圖案161上形成暴露出周邊電路區PCR的第三遮罩圖案MP3。可使用第三遮罩圖案MP3作為蝕刻遮罩來移除周邊電路區PCR上的複晶矽圖案161。閘極隔離襯墊153可在周邊電路區PCR中暴露出。
參照圖80至圖82，可在胞元陣列區CAR的複晶矽圖案161上形成金屬圖案163及位元線遮罩圖案165。可在周邊電路區PCR的閘極隔離襯墊153上形成金屬圖案163及位元線遮罩圖案165。
參照圖83至圖85，可藉由對位元線遮罩圖案165、金屬圖案163及複晶矽圖案161進行圖案化來形成在第二方向D2上延伸的位元線BL。
在形成位元線BL時可對背閘極頂蓋圖案115的部分進行蝕刻。另外，在形成位元線BL時可對周邊電路區PCR的位元線遮罩圖案165、金屬圖案163、閘極隔離襯墊153及閘極絕緣圖案GOX進行蝕刻。因此，可暴露出元件隔離膜STI及主動層202的一部分。
參照圖86至圖88，屏蔽絕緣襯墊171可在位元線BL之間界定屏蔽區。屏蔽絕緣襯墊171可具有實質上均勻的厚度。可在子基底200的整個表面上形成屏蔽絕緣襯墊171。
屏蔽絕緣襯墊171的沈積厚度可小於彼此間隔開的位元線BL之間的距離的一半。在屏蔽絕緣襯墊171形成時，可由屏蔽絕緣襯墊171在位元線BL之間界定屏蔽區。屏蔽區可在平行於位元線BL的第二方向D2上延伸。
在形成屏蔽絕緣襯墊171之後，可在屏蔽絕緣襯墊171的屏蔽區中形成屏蔽導電圖案SL。屏蔽導電圖案SL可分別形成在位元線BL之間。作為實例，形成屏蔽導電圖案SL可包括在屏蔽絕緣襯墊171上形成屏蔽導電膜，以填充屏蔽區且使屏蔽導電膜的上表面凹陷。在一些實例性實施例中，當形成屏蔽導電圖案SL時，屏蔽導電圖案的連接部分SLc可位於周邊電路區PCR中。
參照圖89至圖91，可在屏蔽導電圖案SL上形成屏蔽絕緣頂蓋膜175。另外，屏蔽絕緣頂蓋膜175可覆蓋周邊電路區PCR中的屏蔽導電圖案的連接部分SLc。
形成屏蔽絕緣頂蓋膜175可包括形成對其中形成有屏蔽導電圖案SL的屏蔽區進行填充的屏蔽頂蓋絕緣膜。另外，形成屏蔽絕緣頂蓋膜175可包括對屏蔽頂蓋絕緣膜及屏蔽絕緣襯墊171實行平坦化製程，使得位元線BL的上表面、即位元線遮罩圖案165的上表面被暴露出。
儘管在圖中未示出，但是可在屏蔽絕緣頂蓋膜175、屏蔽絕緣襯墊171及位元線BL上進一步形成接合絕緣膜263（參見圖33至圖35）。
參照圖92至圖94，可將其上形成有背閘極電極BG、字元線WL1及WL2、主動圖案AP1及AP2、位元線BL及屏蔽導電圖案SL的子基底200接合至其上形成有周邊閘極結構PG的基底100。基底100與子基底200可使用接合絕緣膜263彼此接合。
參照圖95及圖96，在基底100與子基底200彼此接合之後，可實行移除子基底200的後表面拋光製程（rear surface lapping process）。移除子基底200可包括藉由依序實行研磨製程及濕式蝕刻製程來暴露出掩埋絕緣層201。
參照圖97至圖99，可藉由移除掩埋絕緣層201來暴露出第一主動圖案AP1及第二主動圖案AP2。移除掩埋絕緣層201，使得閘極絕緣圖案GOX的一部分及背閘極絕緣圖案113的一部分可被暴露出。
隨後，可移除暴露出的閘極絕緣圖案GOX及暴露出的背閘極絕緣圖案113。因此，可暴露出背閘極電極BG、第一字元線WL1及第二字元線WL2。
隨後，可藉由實行回蝕製程（etch-back process）來移除背閘極電極BG的一部分、第一字元線WL1的一部分及第二字元線WL2的一部分。
隨後，可在凹陷的背閘極電極BG上形成背閘極隔離圖案111。另外，可在凹陷的第一字元線WL1及第二字元線WL2上形成閘極頂蓋圖案143。背閘極隔離圖案111與閘極頂蓋圖案143可同時形成。
在周邊電路區PCR中，可在元件隔離膜STI及主動層202上形成插入絕緣膜213。作為實例，插入絕緣膜213可為在移除掩埋絕緣層201之後剩餘的部分。作為另一實例，在形成背閘極隔離圖案111及閘極頂蓋圖案143之後，可形成暴露出胞元陣列區CAR的插入絕緣膜213。
參照圖100至圖102，可在基底100的整個表面上依序形成下部接觸蝕刻終止膜211、上部接觸蝕刻終止膜212及接觸層間絕緣膜231。
隨後，可在下部接觸蝕刻終止膜211、上部接觸蝕刻終止膜212及接觸層間絕緣膜231中形成暴露出第一主動圖案AP1及第二主動圖案AP2的接觸孔。可在接觸孔中形成接觸圖案BC。可在第一主動圖案AP1及第二主動圖案AP2上形成接觸圖案BC。接觸圖案BC可連接至第一主動圖案AP1及第二主動圖案AP2。
與圖式所示不同，可在基底100的整個表面上形成與第一主動圖案AP1及第二主動圖案AP2接觸的接觸膜。隨後，可藉由對接觸膜進行圖案化來形成接觸圖案BC。可在彼此間隔開的接觸圖案BC之間形成接觸隔離圖案232（參見圖15）。
參照圖103，可在周邊電路區PCR中形成下部周邊接觸插塞孔。下部周邊接觸插塞孔可暴露出設置於位元線BL的端部處的金屬圖案163、屏蔽導電圖案的連接部分SLc及周邊配線線241a。下部周邊接觸插塞孔可被形成為穿透元件隔離膜STI。隨後，在圖3及圖4中，可在下部周邊接觸插塞孔中形成下部周邊接觸插塞LPLGa、LPLGb及LPLGc。隨後，可在接觸圖案BC上形成資料儲存圖案DSP。
綜上所述，本揭露的態樣提供一種其積體度及電性特性得到改善的半導體記憶體裝置。本揭露的態樣亦提供一種用於製作其積體度及電性特性得到改善的半導體記憶體裝置的方法。亦即，根據實施例的半導體記憶體裝置具有其中一條字元線設置於一個通道圖案上且單晶矽圖案用作通道區的結構。
本文中已經揭露了實例性實施例，且儘管採用特定的用語，但是其僅出於一般性及描述性的含義使用及加以解釋，而並非出於限制的目的。在一些情況下，對於本申請案提出申請時此項技術中具有通常知識者而言顯而易見的是，除非另外特別說明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用，或者與結合其他實施例闡述的特徵、特性及/或元件結合使用。因此，熟習此項技術者將理解，可在不背離以下申請專利範圍中所述的本發明的精神及範圍的情況下進行形式及細節上的各種改變。
11:第一下部遮罩膜 12:第一上部遮罩膜 20:周邊遮罩圖案 31:蝕刻終止膜 33:犧牲膜 100:基底 111:背閘極隔離圖案 113:背閘極絕緣圖案 115:背閘極頂蓋圖案 120:間隔件膜 121:間隔件圖案 143:閘極頂蓋圖案 153:閘極隔離襯墊 155:閘極隔離填充膜 161:複晶矽圖案 163:金屬圖案 163LW:長側壁 163_S1、BG_S1、S1、SL_S1、WL_S1:第一表面 163_S2、BG_S2、S2、SL_S2、WL_S2:第二表面 163SW:短側壁 165:位元線遮罩圖案 171:屏蔽結構/屏蔽絕緣膜/屏蔽絕緣襯墊 175:屏蔽結構/屏蔽絕緣膜/屏蔽絕緣頂蓋膜 200:子基底 201:掩埋絕緣層 202:主動層 211:接觸蝕刻終止膜/下部接觸蝕刻終止膜 212:接觸蝕刻終止膜/上部接觸蝕刻終止膜 213:插入絕緣膜 215:周邊閘極絕緣膜 223:周邊閘極導電圖案 225:周邊閘極遮罩圖案 227:第一周邊下部絕緣膜 228:第二周邊下部絕緣膜 231:接觸層間絕緣膜 232:接觸隔離圖案 235:接墊隔離絕緣圖案 241a:周邊配線線 241b:周邊接觸插塞 247:上部蝕刻終止膜 251:儲存電極 253:電容器介電膜 255:板電極 261:第一周邊上部絕緣膜 262:第二周邊上部絕緣膜 263:接合絕緣膜 270:上部層間絕緣膜 300:隔離絕緣圖案 A-A、B-B、C-C、D-D:線 AP1:主動圖案/第一主動圖案 AP2:主動圖案/第二主動圖案 AP_IN:插入半導體圖案 BC:接觸圖案 BG:背閘極電極 BG_T:背閘極溝渠 BL:位元線 CAR:胞元陣列區 CT1:第一字元線接觸插塞 CT2:第二字元線接觸插塞 CT3:屏蔽圖案接觸插塞 CT4:位元線接觸插塞 D1:第一方向 D2:第二方向 D3:第三方向 DSP:資料儲存圖案 ER1:第一邊緣區 ER2:第二邊緣區 ER3:第三邊緣區 ER4:第四邊緣區 GOX:閘極絕緣圖案 GSS:閘極隔離圖案 GSS_H:水平部 GSS_P:突出部 LBC:下部接觸圖案 LP:搭接墊 LPLGa、LPLGb、LPLGc:下部周邊接觸插塞 MP1:第一遮罩圖案 MP2:第二遮罩圖案 MP3:第三遮罩圖案 OP:開口 P、Q:部分 PAP:預主動圖案 PCR:周邊電路區 PG:周邊閘極結構 PLP:接觸插塞接墊 PPLG:上部周邊接觸插塞 SDR1:第一摻雜劑區 SDR2:第二摻雜劑區 SL:屏蔽導電圖案/屏蔽結構 SLc:連接部分 SLe:延伸部分 SS:中間結構 SS1:第一側壁/側壁 SS2:第二側壁/側壁 STI:元件隔離膜 UBC:上部接觸圖案 WL1:字元線/第一字元線 WL2:字元線/第二字元線 WL_M1:第一字元線材料膜 WL_M2:第二字元線材料膜 WL_SP:字元線間隔件 WL_T:字元線溝渠 WLa:第一部分 WLb:第二部分
藉由參照附圖詳細闡述示例性實施例，特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1是根據一些實例性實施例的半導體記憶體裝置的示意性佈局圖。 圖2是圖1所示胞元陣列區的平面圖。 圖3是沿著圖2所示線A-A及線B-B截取的剖視圖。 圖4是沿著圖2所示線C-C及線D-D截取的剖視圖。 圖5至圖21分別是圖3的部分P的放大圖。 圖22至圖25分別是圖4的部分Q的放大圖。 圖26是圖2的字元線在周邊電路區中佈線的形狀的例示圖。 圖27是圖2的位元線及屏蔽導電圖案在周邊電路區中佈線的形狀的例示圖。 圖28至圖32是根據一些實例性實施例的半導體記憶體裝置的圖。 圖33至圖103是根據一些實例性實施例的用於製作半導體記憶體裝置的方法中的階段。
100:基底
111:背閘極隔離圖案
113:背閘極絕緣圖案
115:背閘極頂蓋圖案
143:閘極頂蓋圖案
153:閘極隔離襯墊
155:閘極隔離填充膜
161:複晶矽圖案
163:金屬圖案
165:位元線遮罩圖案
171:屏蔽結構/屏蔽絕緣膜/屏蔽絕緣襯墊
175:屏蔽結構/屏蔽絕緣膜/屏蔽絕緣頂蓋膜
211:接觸蝕刻終止膜/下部接觸蝕刻終止膜
212:接觸蝕刻終止膜/上部接觸蝕刻終止膜
215:周邊閘極絕緣膜
223:周邊閘極導電圖案
225:周邊閘極遮罩圖案
227:第一周邊下部絕緣膜
231:接觸層間絕緣膜
235:接墊隔離絕緣圖案
241a:周邊配線線
247:上部蝕刻終止膜
251:儲存電極
253:電容器介電膜
255:板電極
261:第一周邊上部絕緣膜
262:第二周邊上部絕緣膜
263:接合絕緣膜
A-A、B-B:線
AP1:主動圖案/第一主動圖案
AP2:主動圖案/第二主動圖案
BC:接觸圖案
BG:背閘極電極
BL:位元線
DSP:資料儲存圖案
GOX:閘極絕緣圖案
LP:搭接墊
P:部分
PG:周邊閘極結構
SL:屏蔽導電圖案/屏蔽結構
WL1:字元線/第一字元線
WL2:字元線/第二字元線
WLa:第一部分
WLb:第二部分

Claims (20)

  1. 一種半導體記憶體裝置，包括： 周邊閘極結構，位於基底上； 位元線，位於所述周邊閘極結構上且在第一方向上延伸； 屏蔽結構，在所述周邊閘極結構上與所述位元線相鄰且在所述第一方向上延伸； 第一字元線，位於所述位元線及所述屏蔽結構上且在第二方向上延伸； 第二字元線，位於所述位元線及所述屏蔽結構上，所述第二字元線在所述第二方向上延伸，且所述第二字元線在所述第一方向上與所述第一字元線間隔開； 第一主動圖案及第二主動圖案，位於所述位元線上，所述第一主動圖案及所述第二主動圖案位於所述第一字元線與所述第二字元線之間；以及 接觸圖案，連接至所述第一主動圖案及所述第二主動圖案。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第一字元線包括在所述第二方向上交替設置的第一部分與第二部分，所述第一字元線的所述第一部分中的每一者在所述第一方向上的寬度小於所述第一字元線的所述第二部分中的每一者在所述第一方向上的寬度。
  3. 如請求項2所述的半導體記憶體裝置，其中： 所述第一主動圖案較所述第二字元線更相鄰於所述第一字元線，且 所述第一主動圖案在所述第二方向上位於所述第一字元線的所述第二部分中的相鄰第二部分之間。
  4. 如請求項1所述的半導體記憶體裝置，更包括背閘極電極，所述背閘極電極位於所述位元線及所述屏蔽結構上且在所述第二方向上在所述第一主動圖案與所述第二主動圖案之間延伸。
  5. 如請求項4所述的半導體記憶體裝置，其中： 所述背閘極電極包括在第三方向上彼此相對的第一表面與第二表面， 所述背閘極電極的所述第一表面較所述背閘極電極的所述第二表面靠近所述位元線，且 所述背閘極電極的所述第一表面具有凹曲表面或者是平坦表面。
  6. 如請求項1所述的半導體記憶體裝置，其中所述屏蔽結構包括屏蔽導電圖案及環繞所述屏蔽導電圖案的屏蔽絕緣膜。
  7. 如請求項6所述的半導體記憶體裝置，其中： 所述位元線包括在所述第一方向上延伸的長側壁及在所述第二方向上延伸的短側壁， 所述屏蔽導電圖案包括沿著所述位元線的所述長側壁延伸的延伸部分及沿著所述位元線的所述短側壁延伸的連接部分，且 所述 屏蔽導電圖案的所述延伸部分直接連接至所述屏蔽導電圖案的所述連接部分。
  8. 如請求項6所述的半導體記憶體裝置，其中所述位元線包括導電位元線，所述屏蔽導電圖案在第三方向上的高度與所述導電位元線在所述第三方向上的高度不同。
  9. 如請求項1所述的半導體記憶體裝置，其中所述第一主動圖案及所述第二主動圖案由單晶半導體材料製成。
  10. 如請求項1所述的半導體記憶體裝置，其中所述位元線在所述第二方向上的寬度小於所述第一主動圖案及所述第二主動圖案中的每一者在所述第二方向上的長度。
  11. 如請求項1所述的半導體記憶體裝置，更包括插入半導體圖案，所述插入半導體圖案位於所述位元線與所述第一主動圖案及所述第二主動圖案中的每一者之間，所述插入半導體圖案包含與所述第一主動圖案及所述第二主動圖案的半導體材料不同的半導體材料。
  12. 一種半導體記憶體裝置，包括： 周邊閘極結構，位於基底上； 位元線，位於所述周邊閘極結構上且在第一方向上延伸； 屏蔽導電圖案，在所述周邊閘極結構上與所述位元線相鄰且在所述第一方向上延伸； 主動圖案，位於所述位元線上，且所述主動圖案包括在所述第一方向上彼此相對的第一側壁與第二側壁以及在垂直方向上彼此相對的第一表面與第二表面，所述主動圖案的所述第一表面連接至所述位元線； 字元線，位於所述主動圖案的所述第一側壁上且在第二方向上延伸；以及 接觸圖案，位於所述主動圖案上且連接至所述主動圖案的所述第二表面， 其中： 所述位元線包括在所述第一方向上延伸的長側壁及在所述第二方向上延伸的短側壁， 所述屏蔽導電圖案包括沿著所述位元線的所述長側壁延伸的延伸部分及沿著所述位元線的所述短側壁延伸的連接部分，且 在所述屏蔽導電圖案的所述連接部分的至少一部分中，所述屏蔽導電圖案在所述第一方向上的寬度隨著所述屏蔽導電圖案變得遠離所述基底而增大。
  13. 如請求項12所述的半導體記憶體裝置，其中所述字元線包括在所述第二方向上交替設置的第一部分與第二部分，所述字元線的所述第一部分在所述第一方向上的寬度小於所述字元線的所述第二部分在所述第一方向上的寬度。
  14. 如請求項13所述的半導體記憶體裝置，其中所述主動圖案位於所述字元線的所述第二部分中的相鄰第二部分之間。
  15. 如請求項12所述的半導體記憶體裝置，更包括背閘極電極，所述背閘極電極位於所述主動圖案的所述第二側壁上且在所述第二方向上延伸，所述主動圖案位於所述背閘極電極與所述字元線之間。
  16. 如請求項12所述的半導體記憶體裝置，更包括位於所述位元線上的閘極隔離圖案， 其中： 所述字元線位於所述閘極隔離圖案與所述主動圖案之間， 所述閘極隔離圖案包括水平部及在所述垂直方向上自所述水平部突出的突出部， 所述閘極隔離圖案的所述水平部在所述第一方向上的寬度大於所述閘極隔離圖案的所述突出部在所述第一方向上的寬度，且 所述閘極隔離圖案的所述水平部較所述閘極隔離圖案的所述突出部靠近所述位元線。
  17. 如請求項16所述的半導體記憶體裝置，其中所述字元線位於所述閘極隔離圖案的所述水平部上。
  18. 一種半導體記憶體裝置，包括： 周邊閘極結構，位於基底上，所述基底包括胞元陣列區及周邊電路區，且所述周邊閘極結構的一部分位於所述基底的所述胞元陣列區上； 位元線，位於所述周邊閘極結構上且在第一方向上延伸； 屏蔽導電圖案，在所述周邊閘極結構上在第二方向上位於彼此相鄰的所述位元線之間； 第一主動圖案及第二主動圖案，沿著所述第一方向在所述位元線上交替設置； 背閘極電極，位於所述位元線及所述屏蔽導電圖案上且在彼此相鄰的所述第一主動圖案與所述第二主動圖案之間在所述第二方向上延伸； 第一字元線，分別與所述第一主動圖案相鄰，且所述第一字元線在所述第二方向上延伸； 第二字元線，分別與所述第二主動圖案相鄰，且所述第二字元線在所述第二方向上延伸； 接觸圖案，分別連接至所述第一主動圖案及所述第二主動圖案；以及 資料儲存圖案，連接至所述接觸圖案。
  19. 如請求項18所述的半導體記憶體裝置，其中： 所述位元線中的每一者包括在所述第一方向上延伸的長側壁及在所述第二方向上延伸的短側壁， 所述屏蔽導電圖案包括沿著所述位元線中的每一者的所述長側壁延伸的延伸部分及沿著所述位元線中的每一者的所述短側壁延伸的連接部分，且 所述屏蔽導電圖案的所述延伸部分直接連接至所述屏蔽導電圖案的所述連接部分。
  20. 如請求項18所述的半導體記憶體裝置，更包括閘極隔離圖案，所述閘極隔離圖案位於所述位元線上且位於在所述第一方向上彼此相鄰的所述第一字元線與所述第二字元線之間， 其中： 所述閘極隔離圖案包括水平部及在垂直方向上自所述水平部突出的突出部， 所述閘極隔離圖案的所述水平部在所述第一方向上的寬度大於所述閘極隔離圖案的所述突出部在所述第一方向上的寬度， 所述閘極隔離圖案的所述水平部較所述閘極隔離圖案的所述突出部靠近所述位元線，且 所述第一字元線及所述第二字元線設置於所述閘極隔離圖案的所述水平部上。
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