KR20220043981A - 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 230000002093 peripheral effect Effects 0.000 claims description 54
- 238000013500 data storage Methods 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 120
- 239000013256 coordination polymer Substances 0.000 description 119
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 239000011229 interlayer Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- 238000000151 deposition Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 239000011701 zinc Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 7
- 101150049891 MCA1 gene Proteins 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 229910052738 indium Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 101150009920 MCA2 gene Proteins 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000002041 carbon nanotube Substances 0.000 description 4
- 229910021393 carbon nanotube Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- JMGZEFIQIZZSBH-UHFFFAOYSA-N Bioquercetin Natural products CC1OC(OCC(O)C2OC(OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5)C(O)C2O)C(O)C(O)C1O JMGZEFIQIZZSBH-UHFFFAOYSA-N 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910019794 NbN Inorganic materials 0.000 description 3
- 229910005883 NiSi Inorganic materials 0.000 description 3
- 229910019897 RuOx Inorganic materials 0.000 description 3
- 229910004200 TaSiN Inorganic materials 0.000 description 3
- 229910010038 TiAl Inorganic materials 0.000 description 3
- 229910010037 TiAlN Inorganic materials 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910008482 TiSiN Inorganic materials 0.000 description 3
- IVTMALDHFAHOGL-UHFFFAOYSA-N eriodictyol 7-O-rutinoside Natural products OC1C(O)C(O)C(C)OC1OCC1C(O)C(O)C(O)C(OC=2C=C3C(C(C(O)=C(O3)C=3C=C(O)C(O)=CC=3)=O)=C(O)C=2)O1 IVTMALDHFAHOGL-UHFFFAOYSA-N 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910021389 graphene Inorganic materials 0.000 description 3
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- FDRQPMVGJOQVTL-UHFFFAOYSA-N quercetin rutinoside Natural products OC1C(O)C(O)C(CO)OC1OCC1C(O)C(O)C(O)C(OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 FDRQPMVGJOQVTL-UHFFFAOYSA-N 0.000 description 3
- IKGXIBQEEMLURG-BKUODXTLSA-N rutin Chemical compound O[C@H]1[C@H](O)[C@@H](O)[C@H](C)O[C@@H]1OC[C@H]1[C@H](O)[C@@H](O)[C@H](O)[C@@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 IKGXIBQEEMLURG-BKUODXTLSA-N 0.000 description 3
- ALABRVAAKCSLSC-UHFFFAOYSA-N rutin Natural products CC1OC(OCC2OC(O)C(O)C(O)C2O)C(O)C(O)C1OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5 ALABRVAAKCSLSC-UHFFFAOYSA-N 0.000 description 3
- 235000005493 rutin Nutrition 0.000 description 3
- 229960004555 rutoside Drugs 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- 101150115013 DSP1 gene Proteins 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- -1 TaSi Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 101150052726 DSP2 gene Proteins 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000005291 magnetic effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H01L27/10805—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H01L27/1085—
-
- H01L27/10873—
-
- H01L27/10897—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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Abstract
반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 제 1 방향으로 연장되는 비트 라인; 상기 비트 라인 상의 채널 패턴으로서, 상기 채널 패턴은 서로 대향하는 제 1 및 제 2 수직부들 및 상기 제 1 및 제 2 수직부들을 연결하는 수평부를 포함하는 것; 상기 제 1 및 제 2 수직부들 사이에서 상기 수평부 상에 배치되며, 상기 비트 라인을 가로질러 제 2 방향으로 연장되는 제 1 및 제 2 워드 라인들; 및 상기 제 1 및 제 2 워드 라인들과 상기 채널 패턴 사이에 제공되는 게이트 절연 패턴을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제 1 방향으로 연장되는 비트 라인; 상기 비트 라인 상의 채널 패턴으로서, 상기 채널 패턴은 서로 대향하는 제 1 및 제 2 수직부들 및 상기 제 1 및 제 2 수직부들을 연결하는 수평부를 포함하는 것; 상기 제 1 및 제 2 수직부들 사이에서 상기 수평부 상에 배치되며, 상기 비트 라인을 가로질러 제 2 방향으로 연장되는 제 1 및 제 2 워드 라인들; 및 상기 제 1 및 제 2 워드 라인들과 상기 채널 패턴 사이에 제공되는 게이트 절연 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 하부 절연막을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에서 제 1 방향으로 연장되는 비트 라인들; 상기 비트 라인들을 가로질러 제 2 방향으로 연장되는 트렌치를 정의하는 제 1 절연 패턴; 상기 트렌치 내에서 상기 제 2 방향으로 서로 이격되는 채널 패턴들로서, 상기 채널 패턴들 각각은 서로 대향하는 제 1 및 제 2 수직부들 및 상기 제 1 및 제 2 수직부들을 연결하는 수평부를 포함하는 것; 상기 채널 패턴들의 상기 수평부들 상에서 상기 제 2 방향으로 연장되는 제 1 및 제 2 워드 라인들로서, 상기 제 1 워드 라인은 상기 채널 패턴들의 상기 제 1 수직부들과 인접하고, 상기 제 2 워드 라인은 상기 채널 패턴들의 상기 제 2 수직부들과 인접하는 것; 상기 채널 패턴들과 상기 제 1 및 제 2 워드 라인들 사이에 배치되며 상기 제 2 방향으로 연장되는 게이트 절연 패턴; 상기 트렌치 내에서 상기 제 1 및 제 2 워드 라인들을 덮는 제 2 절연 패턴; 상기 채널 패턴들의 상기 제 1 수직부들 상에 배치되는 제 1 데이터 저장 패턴들; 및 상기 채널 패턴들의 상기 제 2 수직부들 상에 배치되는 제 2 데이터 저장 패턴들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제 1 방향으로 연장되는 비트 라인; 상기 비트 라인 상의 채널 패턴으로서 서로 대향하는 제 1 및 제 2 수직부들 및 상기 제 1 및 제 2 수직부들을 연결하는 수평부를 포함하는 것; 상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 1 및 제 2 수직부들 사이에서 상기 수평부 상에 배치되는 워드 라인; 및 상기 워드 라인과 상기 채널 패턴 사이에 개재된 게이트 절연 패턴을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 거울 대칭으로 형성된 채널 패턴을 이용하여 수직 채널 트랜지스터를 구현할 수 있다. 이에 따라 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
증착 방법을 이용하여 거울 대칭 구조의 채널 패턴을 형성하므로, 보이드 또는 심 등의 기술적 문제가 발생하지 않을 수 있다. 이에 따라 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다. 증착 방법을 이용하여 채널 패턴을 형성하므로 하나의 채널 패턴에 한 쌍의 트랜지스터들을 구현할 수 있으므로, 단위 메모리 셀의 사이즈를 줄일 수 있다.
나아가, 산화물 반도체를 채널 패턴으로 사용함으로써 트랜지스터의 누설 전류를 줄일 수 있다. 또한, 주변 회로들이 셀 어레이와 수직적으로 중첩될 수 있으므로, 반도체 메모리 장치의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4b 및 도 4c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4a의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 5a, 도 5b, 도 5c, 및 도 5d는 도 4b의 P1 부분을 확대한 도면들이다.
도 6a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 6b 및 도 6c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 6a의 B-B' 및 E-E' 선을 따라 자른 단면들을 나타낸다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 8a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 8b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 8a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 9a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 9b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 9a의 D-D' 선을 따라 자른 단면을 나타낸다.
도 10a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10b 및 도 10c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 9a의 A-A', B-B' C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 13a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 13b 및 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 13a의 A-A', B-B' C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 14는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 15a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 15a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 4a의 A-A', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 17a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 17b 및 도 17c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 17a의 I-I' 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 18a 내지 도 23a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 18b 내지 도 23b 및 도 18c 내지 도 23c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 24b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 24a의 I-I'선을 따라 자른 단면을 나타낸다.
도 25a 내지 도 27a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 25b 내지 도 27b 및 도 25c 내지 도 27c는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 28b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 28a의 I-I'선을 따라 자른 단면을 나타낸다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4b 및 도 4c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4a의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 5a, 도 5b, 도 5c, 및 도 5d는 도 4b의 P1 부분을 확대한 도면들이다.
도 6a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 6b 및 도 6c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 6a의 B-B' 및 E-E' 선을 따라 자른 단면들을 나타낸다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 8a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 8b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 8a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 9a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 9b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 9a의 D-D' 선을 따라 자른 단면을 나타낸다.
도 10a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10b 및 도 10c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 9a의 A-A', B-B' C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 13a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 13b 및 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 13a의 A-A', B-B' C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 14는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 15a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 15a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 4a의 A-A', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 17a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 17b 및 도 17c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 17a의 I-I' 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 18a 내지 도 23a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 18b 내지 도 23b 및 도 18c 내지 도 23c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 24b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 24a의 I-I'선을 따라 자른 단면을 나타낸다.
도 25a 내지 도 27a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 25b 내지 도 27b 및 도 25c 내지 도 27c는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 28b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 28a의 I-I'선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 데이터 저장 소자(DS)는 비트 라인(BL)과 선택 소자(SW) 사이에 연결되며, 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도들이다.
도 2를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다.
도 3을 참조하면, 셀 어레이 구조체(CS)는 제 1 반도체 기판(100) 상에 2차원적으로 또는 3차원적으로 배열된 메모리 셀들(도 1의 MC)을 포함하는 메모리 셀 어레이(도 1의 1)를 포함할 수 있다. 메모리 셀 어레이(도 1의 1)는 앞서 설명한 바와 같이, 워드 라인들, 비트 라인들(BL), 이들 사이에 연결된 메모리 셀들을 포함할 수 있다.
주변 회로 구조체(PS)는 제 2 반도체 기판(200) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3), 및 제어 로직(도 1의 5)을 포함할 수 있다.
셀 어레이 구조체(CS)의 최상층에 하부 금속 패드들(LMP)이 제공될 수 있다. 하부 금속 패드들(LMP)은 메모리 셀 어레이(도 1의 1)와 전기적으로 연결될 수 있다. 주변 회로 구조체(PS)의 최상층에 상부 금속 패드들(UMP)이 제공될 수 있다. 상부 금속 패드들(UMP)은 코어 및 주변 회로들(도 1의 2, 3, 4, 5)과 전기적으로 연결될 수 있다.
하부 및 상부 금속 패드들(LMP, UMP)은 실질적으로 동일한 크기 및 배열을 가질 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 제 1 반도체 기판(100) 상에 메모리 셀들을 포함하는 셀 어레이 구조체(CS)를 형성하고, 제 1 반도체 기판(100)과 다른 제 2 반도체 기판(200) 상에 코어 및 주변 회로들을 포함하는 주변 회로 구조체(PS)를 형성한 후, 제 1 반도체 기판(100)과 제 2 반도체 기판(200)을 본딩(bonding) 방식으로 서로 연결하여 형성될 수 있다. 다시 말해, 셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 주변 회로 구조체(PS)의 상부 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 즉, 하부 금속 패드들(LMP)은 상부 금속 패드들(UMP)과 직접 접촉할 수 있다.
도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4b 및 도 4c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 4a의 A-A', B-B', C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다. 도 5a, 도 5b, 도 5c, 및 도 5d는 도 4b의 P1 부분을 확대한 도면들이다.
본 발명의 실시예들에 따른 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 코어 및 주변 회로들(SA) 및 코어 및 주변 회로들(SA)을 덮는 하부 절연막(110)을 포함할 수 있다.
반도체 기판(10)은 단결정 실리콘 기판일 수 있다. 코어 및 주변 회로들(SA)은 도 1을 참조하여 설명한 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3), 제어 로직(도 1의 5) 등을 포함할 수 있다. 일 예로, 코어 및 주변 회로들(SA)은 반도체 기판(100) 상에 집적된 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다 코어 및 주변 회로들(SA)은 주변 회로 배선들 및 주변회로 콘택 플러그들을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있다. 즉, 센스 앰프들이 비트 라인들(BL)에 전기적으로 연결될 수 있으며, 각 센스 앰프는 한 쌍의 비트 라인들(BL)에서 감지되는 전압 레벨의 차이를 증폭 및 출력할 수 있다.
하부 절연막(110)은 반도체 기판(100) 상에서 코어 및 주변 회로들(SA), 주변 회로 배선들 및 주변회로 콘택 플러그들을 덮을 수 있다. 하부 절연막(110)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체(CS)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 셀들을 포함할 수 있다. 수직 채널 트랜지스터는 채널 길이가 반도체 기판(100)의 상면에 대해 수직하는 방향으로 연장되는 구조를 가리킬 수 있다. 셀 어레이 구조체(CS)는 복수의 비트 라인들(BL), 채널 패턴들(CP), 제 1 및 제 2 워드 라인들(WL1, WL2), 게이트 절연 패턴(Gox), 및 데이터 저장 패턴들(DSP)을 포함할 수 있다.
비트 라인들(BL)이 하부 절연막(110) 상에서 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 비트 라인들(BL) 사이는 절연 물질로 채워질 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 제 1 폭(W1)을 가질 수 있으며, 제 1 폭(W1)은 약 1nm 내지 50nm일 수 있다.
비트 라인들(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인들(BL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
일 예에서, 비트 라인들(BL) 상에 제 1 절연 패턴(115)이 배치될 수 있으며, 제 1 절연 패턴(115)은 비트 라인들(BL)을 가로질러 제 2 방향(D2)으로 연장되며 제 1 방향(D1)으로 서로 이격되는 트렌치들(T)을 가질 수 있다.
채널 패턴들(CP)은 각각의 트렌치들(T) 내에서 제 2 방향(D2)으로 서로 이격될 수 있다. 다시 말해, 제 1 방향(D1)으로 인접하는 채널 패턴들(CP) 사이에 제 1 절연 패턴(115)이 배치될 수 있다. 제 1 절연 패턴(115)의 상면은 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 제 1 절연 패턴(115)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
채널 패턴들(CP)이 비트 라인들(BL) 상에 배치될 수 있다. 채널 패턴들(CP)은 각 비트 라인(BL) 상에서 제 1 방향(D1)으로 서로 이격될 수 있다. 즉, 채널 패턴들(CP)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
채널 패턴들(CP) 각각은 제 1 방향(D1)으로 제 1 길이(L1)를 가질 수 있으며, 제 2 방향(D2)으로 비트 라인들(BL)의 제 1 폭(W1)과 실질적으로 동일하거나 큰 제 2 폭(W2)을 가질 수 있다. 제 1 방향(D1)으로 채널 패턴들(CP) 간의 간격은 채널 패턴(CP)의 제 1 방향(D1)으로 제 1 길이(L1)와 다를 수 있다. 일 예로, 제 1 방향(D1)으로 채널 패턴들(CP) 간의 간격은 채널 패턴(CP)의 제 1 방향(D1)으로 제 1 길이(L1)보다 작을 수 있다. 이와 달리, 제 1 방향(D1)으로 채널 패턴들(CP) 간의 간격은 채널 패턴(CP)의 제 1 방향(D1)으로 제 1 길이(L1)와 실질적으로 동일할 수도 있다. 제 2 방향(D2)으로, 채널 패턴들(CP) 간의 간격은 채널 패턴(CP)의 제 2 폭(W2)과 실질적으로 동일하거나 작을 수 있다.
채널 패턴들(CP) 각각은 비트 라인(BL) 상에 배치되는 수평부(HP) 및 수평부(HP)로부터 수직적으로 돌출되며 제 1 방향(D1)으로 서로 대향하는 제 1 및 제 2 수직부들(VP1, VP2)을 포함할 수 있다. 제 1 및 제 2 수직부들(VP1, VP2) 각각은 서로 대향하는 내측벽 및 외측벽을 가질 수 있으며, 제 1 및 제 2 수직부들(VP1, VP2)의 내측벽들이 제 1 방향(D1)으로 서로 대향할 수 있다. 또한, 서로 인접하는 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2)의 외측벽들이 서로 대향할 수 있다. 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2)의 외측벽들은 제 1 절연 패턴(115)의 측벽과 접촉할 수 있다.
제 1 및 제 2 수직부들(VP1, VP2)은 반도체 기판(100)의 상면에 대해 수직한 방향으로 수직적 길이를 가질 수 있으며, 제 1 방향(D1)으로 폭을 가질 수 있다. 제 1 및 제 2 수직부들(VP1, VP2)의 수직적 길이는 그 폭보다 약 2배 내지 10배일 수 있으며, 이에 한정되는 것은 아니다. 제 1 방향(D1)으로 제 1 및 제 2 수직부들(VP1, VP2)의 폭은 수 nm 내지 수십 nm일 수 있다. 예들 들어, 제 1 및 제 2 수직부들(VP1, VP2)의 폭은 1nm 내지 30nm, 보다 바람직하게, 1nm 내지 10nm일 수 있다.
채널 패턴들(CP)의 수평부들(HP)은 비트 라인들(BL)의 상면들과 직접 접촉할 있다. 비트 라인들(BL)의 상면들 상에서 수평부들(HP)의 두께는 제 1 절연 패턴(115)(115)의 측벽 상에서 제 1 및 제 2 수직부들(VP1, VP2)의 두께와 실질적으로 동일할 수 있다.
각각의 채널 패턴들(CP)에서, 수평부(HP)는 공통 소오스/드레인 영역을 포함할 수 있으며, 제 1 수직부(VP1)의 상단은 제 1 소오스/드레인 영역을 포함하고, 제 2 수직부(VP2)의 상단은 제 2 소오스/드레인 영역을 포함할 수 있다. 제 1 수직부(VP1)는 제 1 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제 1 채널 영역을 포함할 수 있으며, 제 2 수직부(VP2)는 제 2 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제 2 채널 영역을 포함할 수 있다. 실시예들에 따르면, 제 1 수직부(VP1)의 채널 영역은 제 1 워드 라인(WL1)(WL1)에 의해 제어될 수 있으며, 제 2 수직부(VP2)의 채널 영역은 제 2 워드 라인(WL2)에 의해 제어될 수 있다.
채널 패턴들(CP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 채널 패턴들(CP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 채널 패턴들(CP)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 채널 패턴들(CP)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 채널 패턴들(CP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴들(CP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴들(CP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널 패턴들(CP)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널 패턴들(CP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)이 비트 라인들(BL)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배열될 수 있다. 한 쌍의 제 1 및 제 2 워드 라인들(WL1, WL2)은 각 채널 패턴(CP)의 제 1 및 제 2 수직부들(VP1, VP2) 사이에서 수평부(HP) 상에 배치될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2) 각각은 내측벽들 및 내측벽들에 대향하는 외측벽들을 가질 수 있으며, 제 1 및 제 2 워드 라인들(WL1, WL2)의 내측벽들이 수평부(HP) 상에서 서로 마주보도록 배치될 수 있다. 제 1 워드 라인(WL1)의 외측벽은 제 1 수직부(VP1)의 내측벽과 인접할 수 있으며, 제 2 워드 라인(WL2)의 외측벽은 제 2 수직부(VP2)의 내측벽과 인접할 수 있다. 제 1 워드 라인(WL1)은 제 1 수직부(VP1)의 제 1 채널 영역과 인접할 수 있으며, 제 2 워드 라인(WL2)은 제 2 수직부(VP2)의 제 2 채널 영역과 인접할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들은 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2)의 상면들보다 낮은 레벨에 위치할 수 있다. 나아가, 제 1 및 제 2 워드 라인들(WL1, WL2)은 스페이서 형태를 가질 수도 있다. 다시 말해, 제 1 및 제 2 워드 라인들(WL1, WL2)은 라운드진 상면을 가질 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 제 1 방향(D1)으로 비트 라인들(BL)의 제 1 폭(W1)보다 작은 제 3 폭(W3)을 가질 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 제 3 폭(W3)은 약 1nm 내지 50nm일 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 제 1 및 제 2 워드 라인들(WL1, WL2)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 절연 패턴(Gox)은 채널 패턴들(CP)과 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 배치될 수 있다. 게이트 절연 패턴(Gox)은 채널 패턴들(CP)의 표면을 균일한 두께로 덮을 수 있다. 채널 패턴들(CP) 사이에서 게이트 절연 패턴(Gox)은 하부 절연막(110)의 상면 및 제 1 절연 패턴(115)의 측벽들과 직접 접촉할 수 있다.
게이트 절연 패턴(Gox)은 제 1 및 제 2 워드 라인들(WL1, WL2)의 바닥면들과 채널 패턴(CP)의 수평부(HP) 사이, 제 1 워드 라인(WL1)의 외측벽과 제 1 수직부(VP1)의 내측벽 사이, 그리고 제 2 워드 라인(WL2)의 외측벽과 제 2 수직부(VP2)의 내측벽 사이에 개재될 수 있다.
게이트 절연 패턴(Gox)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층막으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5a를 참조하면, 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 채널 패턴(CP)의 일부분 및 게이트 절연 패턴(Gox)의 일부분이 위치할 수 있다. 채널 패턴(CP)의 수평부(HP)는 제 1 및 제 2 수직부들(VP1, VP2)과 해당 비트 라인(BLl)을 전기적으로 및 공통으로 연결할 수 있다. 즉, 반도체 메모리 장치는 한 쌍의 선택 트랜지스터들이 하나의 비트 라인(BL)을 공유하는 구조를 가질 수 있다.
도 5b를 참조하면, 채널 패턴(CP)의 수평부(HP) 상에서 서로 분리된 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2)이 배치될 수 있다. 제 1 게이트 절연 패턴(Gox1)은 제 1 워드 라인(WL1)의 바닥면과 채널 패턴(CP)의 수평부(HP) 사이 그리고 제 1 워드 라인(WL1)의 외측벽과 채널 패턴(CP)의 제 1 수직부(VP1) 사이에 개재될 수 있다. 제 2 게이트 절연 패턴(Gox2)은 제 2 워드 라인(WL2)의 바닥면과 채널 패턴(CP)의 수평부(HP) 사이, 그리고 제 2 워드 라인(WL2)의 외측벽과 채널 패턴(CP)의 제 2 수직부(VP2) 사이에 개재될 수 있다. 제 1 게이트 절연 패턴(Gox1)은, 제 1 방향(D1)으로, 제 2 게이트 절연 패턴(Gox2)과 서로 거울 대칭적으로 배치될 수 있다.
채널 패턴(CP)의 수평부(HP)는 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에서 제 2 절연 패턴(141)과 접촉할 수 있다.
도 5c를 참조하면, 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2)이 채널 패턴(CP)의 수평부(HP) 상에서 서로 이격될 수 있다. 채널 패턴(CP)의 수평부(HP) 두께가 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2) 아래에서보다 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2) 사이에서 작을 수 있다.
도 5d를 참조하면, 비트 라인(BL) 상에서 제 1 및 제 2 채널 패턴들(CP1, CP2)이 제 1 방향(D1)으로 서로 이격되되, 서로 거울 대칭적으로 배치될 수도 있다. 제 1 채널 패턴(CP1)은 비트 라인(BL)과 접촉하는 제 1 수평부(HP) 및 제 1 수평부(HP)로부터 수직적으로 돌출되어 제 1 워드 라인(WL1)의 외측벽과 인접한 제 1 수직부(VP1)를 포함할 수 있다. 제 2 채널 패턴(CP)은 비트 라인(BL)과 접촉하는 제 2 수평부(HP) 및 제 2 수평부(HP)로부터 수직적으로 돌출되어 제 2 워드 라인의 외측벽과 인접한 제 2 수직부(VP2)를 포함할 수 있다.
제 1 채널 패턴(CP)의 제 1 수평부(HP)의 측벽 및 제 1 게이트 절연 패턴(Gox1)의 측벽은 제 1 워드 라인(WL1)의 내측벽에 정렬될 수 있다. 마찬가지로, 제 2 채널 패턴(CP)의 제 2 수평부(HP)의 측벽 및 제 2 게이트 절연 패턴(Gox1)의 측벽은 제 1 워드 라인(WL1)의 내측벽에 정렬될 수 있다.
랜딩 패드들(LP)이 채널 패턴(CP)의 제 1 및 제 2 수직부들(VP1, VP2) 상에 배치될 수 있다. 랜딩 패드들(LP)은 제 1 및 제 2 수직부들(VP1, VP2)과 직접 접촉할 수 있다. 랜딩 패드들(LP)은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
층간 절연막(150)이 제 1 및 제 2 절연 패턴(141)들 상에서 랜딩 패드들(LP) 사이를 채울 수 있다.
실시예들에 따르면, 데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)을 통해 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)은 도 4a 도시된 바와 같이, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이러한 경우, 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
이하, 본 발명의 다양한 실시예들에 따른 반도체 장치에 대해 설명하기로 한다. 이하 설명의 간략함을 위해, 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 6a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 6b 및 도 6c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 6a의 B-B' 및 E-E' 선을 따라 자른 단면들을 나타낸다.
도 6a 및 도 6b를 참조하면, 제 1 절연 패턴들(117)이 제 2 방향(D2)으로 서로 이격되어 배치될 수 있으며, 제 2 방향(D2)으로 인접하는 제 1 절연 패턴들(117) 사이에 게이트 절연 패턴(Gox)이 채워질 수 있다. 즉, 게이트 절연 패턴(Gox)은 평면적 관점에서, 제 1 절연 패턴들(117)을 둘러싸며 제 2 방향(D2)으로 연장될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 제 1 방향(D1)으로 실질적으로 균일한 폭을 가지며 제 2 방향(D2)으로 연장될 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
데이터 저장 패턴들(DSP)은 도 7에 도시된 바와 같이, 지그 재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 도 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)과 완전히 중첩되거나 부분적으로 중첩될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)의 상면 전체 또는 일부와 접촉할 수 있다.
도 8a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 8b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 8a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 8a 및 도 8b를 참조하면, 서로 인접하는 비트 라인들(BL) 사이에 제 1 차폐 구조체들(SL1) 또는 제 1 에어 갭들(SL1)이 각각 제공될 수 있다. 제 1 차폐 구조체들(SL1) 또는 제 1 에어 갭들(SL1)은 비트 라인들(BL)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 제 1 차폐 구조체들(SL1)은 금속과 같은 도전 물질을 포함할 수 있다. 비트 라인들(BL) 사이에 제 1 차폐 구조체(SL1)들이 형성되는 경우, 제 1 차폐 구조체들(SL1)은 비트 라인들(BL)을 형성한 후 이들 사이에 갭 영역을 정의하는 절연막을 형성하고, 절연막의 갭 영역에 도전 물질을 채움으로써 형성될 수 있다. 비트 라인들(BL) 사이에 제 1 에어 갭들(SL1)이 형성되는 경우, 제 1 에어 갭들(SL1)은 비트 라인들(BL)을 형성한 후 스텝 커버리지 특성이 떨어지는 증착 방법을 이용하여 비트 라인들(BL) 사이에 절연 물질을 채움으로써 형성될 수 있다.
도 9a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 9b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 9a의 D-D' 선을 따라 자른 단면을 나타낸다.
도 9a 및 도 9b를 참조하면, 서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 제 2 차폐 구조체들(SL2) 또는 제 2 에어 갭들이 각각 제공될 수 있다. 제 2 차폐 구조체들(SL2) 또는 제 2 에어 갭들은 제 1 및 제 2 워드 라인들(WL1, WL2)과 나란하게 제 2 방향(D2)으로 연장될 수 있다. 또한, 서로 인접하는 채널 패턴들(CP) 사이에 제 3 차폐 구조체들(SL3) 또는 제 3 에어 갭들이 각각 제공될 수 있다. 제 3 차폐 구조체들(SL3) 또는 제 3 에어 갭들은 제 2 방향(D2)으로 나란하게 연장될 수 있다.
제 2 차폐 구조체들(SL2)은 제 1 및 제 2 워드 라인들(WL1, WL2)을 형성한 후, 제 2 절연 패턴(141)들을 형성시, 갭 영역을 정의하는 절연막을 형성하고, 절연막의 갭 영역에 도전 물질을 채움으로써 제 2 절연 패턴(141)들 내에 국소적으로 형성될 수 있다. 제 3 차폐 구조체들(SL3)은 제 1 절연 패턴(115)들을 형성시 갭 영역을 정의하는 절연막을 형성하고, 절연막의 갭 영역에 도전 물질을 채움으로써 제 1 절연 패턴(115)들 내에 국소적으로 형성될 수 있다.
제 2 에어 갭들(SL2)은 제 2 절연 패턴(141)들을 형성시 스텝 커버리지 특성이 떨어지는 증착 방법을 이용하여 절연막을 증착함으로써 제 2 절연 패턴(141)들 내에 국소적으로 형성될 수 있다. 제 3 에어 갭들(SL3)은 제 1 절연 패턴(115)들을 형성시 스텝 커버리지 특성이 떨어지는 증착 방법을 이용하여 절연막을 증착함으로써 제 2 절연 패턴(141)들 내에 국소적으로 형성될 수 있다.
도 10a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 10b 및 도 10c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 9a의 A-A', B-B' C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다. 도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10a 및 도 10b를 참조하면, 주변 회로 구조체(PS)의 하부 절연막(110) 상에 제 1 방향(D1)으로 연장되는 비트 라인들(BL)이 배치될 수 있다.
채널 패턴들(CP)이 비트 라인들(BL) 상에 배치될 수 있다. 채널 패턴들(CP)은 각 비트 라인(BL) 상에서 제 1 방향(D1)으로 서로 이격될 수 있다. 즉, 채널 패턴들(CP)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
채널 패턴들(CP)은, 앞서 설명한 바와 같이, 비트 라인(BL) 상에 배치되는 수평부(HP) 및 수평부(HP)로부터 수직적으로 돌출되며 제 1 방향(D1)으로 서로 대향하는 제 1 및 제 2 수직부들(VP1, VP2)을 포함할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)이 비트 라인들(BL)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배열될 수 있다. 제 1 워드 라인(WL1)들 각각은 제 2 방향(D2)을 따라 배열된 채널 패턴들(CP)의 제 1 수직부들(VP1)을 둘러싸며 연장될 수 있다. 제 2 워드 라인들(WL2) 각각은 제 2 방향(D2)을 따라 배열된 채널 패턴들(CP)의 제 2 수직부들(VP2)을 둘러싸며 연장될 수 있다.
일 예에서, 제 1 워드 라인들(WL1) 각각은 제 1 내부 및 외부 게이트 전극들(GE1a, GE1b)을 포함할 수 있으며, 제 2 워드 라인들(WL2) 각각은 제 2 내부 및 외부 게이트 전극들(GE2a, GE2b)을 포함할 수 있다.
제 1 내부 게이트 전극(GE1a)은 채널 패턴(CP)의 제 1 수직부(VP1)의 내측벽과 인접할 수 있으며, 제 1 외부 게이트 전극(GE1b)은 제 1 수직부(VP1)의 외측벽과 인접할 수 있다. 제 2 내부 게이트 전극(GE2a)은 채널 패턴(CP)의 제 2 수직부(VP2)의 내측벽과 인접할 수 있으며, 제 2 외부 게이트 전극(GE2b)은 제 2 수직부(VP2)의 외측벽과 인접할 수 있다.
제 1 내부 게이트 전극(GE1a)과 제 1 외부 게이트 전극(GE1b) 사이에 하나의 제 1 수직부(VP1)가 배치될 수 있으며, 제 2 내부 게이트 전극(GE2a)과 제 2 외부 게이트 전극(GE2b) 사이에 하나의 제 2 수직부(VP2)가 배치될 수 있다. 즉, 반도체 메모리 장치는 더블 게이트 트랜지스터 구조를 가질 수 있다.
내부 게이트 절연 패턴(Goxa)이 채널 패턴(CP)의 내측벽을 균일한 두께로 덮을 수 있으며, 외부 게이트 절연 패턴(Goxb)이 채널 패턴(CP)의 외측벽을 균일한 두께로 덮을 수 있다. 보다 상세하게, 내부 게이트 절연 패턴(Goxa)은 제 1 및 제 2 내부 게이트 전극들(GE1a, GE2a)의 바닥면들과 채널 패턴(CP)의 수평부(HP) 사이, 제 1 내부 게이트 전극(GE1a)의 외측벽과 제 1 수직부(VP1) 사이, 제 2 내부 게이트 전극(GE2a)의 외측벽과 제 2 수직부(VP2) 사이에 개재될 수 있다. 외부 게이트 절연 패턴(Goxb)은 서로 인접하는 제 1 및 제 2 외부 게이트 전극들(GE1b, GE2b)의 바닥면들과 비트 라인(BL) 사이, 제 1 외부 게이트 전극(GE1b)의 일측벽과 제 1 수직부(VP1) 사이, 그리고 제 2 외부 게이트 전극(GE2b)의 일측벽과 제 2 수직부(VP2) 사이에 개재될 수 있다. 외부 게이트 절연 패턴(Goxb)은 서로 인접하는 제 1 및 제 2 외부 게이트 전극들(GE1b, GE2b) 사이에서 비트 라인(BL)과 접촉할 수 있다.
제 1 내부 및 외부 게이트 전극들(GE1a, GE1b)은 제 2 방향(D2)을 따라 배열된 제 1 수직부들(VP1) 사이에서 서로 연결될 수 있다. 제 2 내부 및 외부 게이트 전극들 전극들(GE2a, GE2b)은 제 2 방향(D2)을 따라 배열된 제 2 수직부들(VP2) 사이에서 서로 연결될 수 있다.
제 1 및 제 2 내부 게이트 전극들(GE1a, GE2a) 사이, 그리고 제 1 및 제 2 외부 게이트 전극들(GE1b, GE2b) 사이에 절연 패턴들(141)이 채워질 수 있다. 절연 패턴들(141)의 상면들은 제 1 및 제 2 수직부들(VP1, VP2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
랜딩 패드들(LP) 및 데이터 저장 패턴들(DSP)은 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2) 상에 각각 배치될 수 있다. 각 데이터 저장 패턴은 제 1 내부 및 외부 게이트 전극들(GE1a, GE1b)과 중첩되거나, 제 2 내부 빛 외부 게이트 전극들(GE2a, GE2b)과 중첩될 수 있다.
랜딩 패드들(LP) 및 데이터 저장 패턴들(DSP)은 제 1 및 제 2 수직부들(VP1, VP2)의 중심 상에 각각 배치되어, 평면적 관점에서 매트릭스 형태로 배열될 수 있다.
도 11에 도시된 실시예에 따르면, 랜딩 패드들(LP) 및 데이터 저장 패턴들(DSP)은 제 1 및 제 2 수직부들(VP1, VP2)과 전기적으로 연결되되, 제 1 및 제 2 수직부들(VP1, VP2)의 중심과 어긋나게 배치될 수 있다. 즉, 랜딩 패드들(LP) 및 데이터 저장 패턴들(DSP)은 지그 재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 도 있다.
도 12a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 12b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 12a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 12a 및 도 12b를 참조하면, 도 10a, 도 10b, 및 도 10c를 참조하여 설명한 실시예들에서, 서로 인접하는 제 1 및 제 2 내부 게이트 전극들(GE1a, GE2a) 사이에 제 2 방향(D2)을 따라 연장되는 제 2 차폐 구조체들(SL3) 또는 제 2 에어 갭들(SL2)이 각각 제공될 수 있다.
또한, 서로 인접하는 제 1 및 제 2 외부 게이트 전극들(GE1b, GE2b) 사이에 제 2 방향(D2)을 따라 연장되는 제 3 차폐 구조체들(SL3) 또는 제 3 에어 갭들(SL3)이 각각 제공될 수 있다.
도 12a 및 도 12b에 도시된 제 2 및 제 3 차폐 구조체들 또는 제 2 및 제 3 에어 갭들은, 앞서 도 9a 및 도 9b를 참조하여 설명한 차폐 구조체들과 실질적으로 동일하게 형성될 수 있다.
도 13a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 13b 및 도 13c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 13a의 A-A', B-B' C-C', 및 D-D' 선을 따라 자른 단면들을 나타낸다. 도 14는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 13a, 도 13b, 및 도 13c를 참조하면, 비트 라인들(BL)이 주변 회로 구조체 상에서 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)이 비트 라인들(BL) 상에서 제 2 방향(D2)으로 연장될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 제 1 방향(D1)으로 번갈아 배열될 수 있다. 여기서, 제 1 및 제 2 워드 라인들(WL1, WL2) 각각의 폭은 각 채널 패턴(CP)의 제 1 및 제 2 수직부들(VP1, VP2) 간의 거리의 절반보다 클 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)과 비트 라인들(BL) 사이에 각각 채널 패턴들(CP)이 배치될 수 있다. 채널 패턴들(CP)이 각 비트 라인 상에서 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 채널 패턴들(CP) 각각은 앞서 설명한 바와 같이, 서로 대향하는 제 1 및 제 2 수직부들(VP1, VP2) 및 제 1 및 제 2 수직부들(VP1, VP2)을 연결하는 수평부(HP)를 포함할 수 있다. 수평부(HP)는 비트 라인의 상면과 접촉할 수 있으며, 제 1 및 제 2 수직부들(VP1, VP2)은 제 1 또는 제 2 워드 라인의 양측벽들과 인접할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2) 각각의 상면에 절연 패턴(141)이 배치될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들은 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2) 상면들보다 낮은 레벨에 위치할 수 있다. 이 실시예들에 따르면, 각 채널 패턴(CP)의 제 1 및 제 2 수직부들(VP1, VP2)의 채널 영역들은 제 1 또는 제 2 워드 라인들(WL1 또는 WL2)에 의해 공통으로 제어될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2) 각각의 양측벽들 및 바닥면과 채널 패턴(CP) 사이에 게이트 절연 패턴(Gox)이 개재될 수 있다. 게이트 절연 패턴(Gox)은 제 1 및 제 2 워드 라인들(WL1, WL2) 각각의 양측벽들 및 바닥면과 직접 접촉할 수 있다.
채널 패턴들(CP)은 제 3 절연 패턴들(116)에 의해 제 1 방향(D1)으로 서로 분리될 수 있으며, 제 4 절연 패턴들(118)에 의해 제 2 방향(D2)으로 서로 분리될 수 있다. 채널 패턴들(CP)의 제 1 및 제 2 수직부들(VP1, VP2)의 상면들은 제 3 및 제 4 절연 패턴들(116, 118)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
랜딩 패드들(LP)이 채널 패턴들(CP) 상에 각각 제공될 수 있으며, 각 랜딩 패드(LP)는 제 1 및 제 2 수직부들(VP1, VP2)과 공통으로 접속될 수 있다.
데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있으며, 각 데이터 저장 패턴(DSP)은 랜딩 패드(LP)를 통해 해당 채널 패턴(CP)의 제 1 및 제 2 수직부들(VP1, VP2)에 공통으로 연결될 수 있다. 데이터 저장 패턴들(DSP)은 평면적 관점에서, 제 1 및 제 2 워드 라인들(WL1, WL2)과 비트 라인들(BL)이 교차하는 지점에 배치될 수 있다. 즉, 데이터 저장 패턴들(DSP)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
다른 예로, 도 14를 참조하면, 데이터 저장 패턴들(DSP)은 평면적 관점에서, 지그재그 형태로 배열되거나 벌집 형태로 배열될 수 있다.
도 15a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 15a의 A-A' 선을 따라 자른 단면을 나타낸다.
도 15a 및 도 15b를 참조하면, 도 13a, 도 13b, 및 도 13c를 참조하여 설명한 실시예들에서, 서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 제 2 방향(D2)을 따라 연장되는 차폐 구조체들(SL) 또는 에어 갭들(SL)이 각각 제공될 수 있다. 차폐 구조체들(SL) 또는 에어 갭들(SL)은 제 3 및 제 4 절연 패턴들(116, 118) 내에 국소적으로 제공될 수 있다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 4a의 A-A', 및 D-D' 선을 따라 자른 단면들을 나타낸다.
도 16을 참조하면, 반도체 메모리 장치는 최상층에 하부 금속 패드들(LMP)을 포함하는 셀 어레이 구조체(CS) 및 최상층에 상부 금속 패드들(UMP)을 포함하는 주변 회로 구조체(PS)를 포함할 수 있다. 여기서, 셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 주변 회로 구조체(PS)의 상부 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 금속 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
상세하게, 셀 어레이 구조체(CS)는 제 1 반도체 기판(100) 상에 제공되는 복수의 데이터 저장 패턴들(DSP), 데이터 저장 패턴들(DSP) 상에서 제 2 방향(D2)으로 연장되며 제 1 방향(D1)으로 번갈아 배열되는 제 1 및 제 2 워드 라인들(WL1, WL2), 제 1 및 제 2 워드 라인들(WL1, WL2) 상에서 제 1 방향(D1)으로 연장되며 제 2 방향(D2)으로 서로 이격되는 비트 라인들(BL), 비트 라인들(BL)과 전기적으로 연결되는 하부 금속 패드들(LMP)을 포함할 수 있다.
보다 상세하게, 제 1 반도체 기판(100) 상에 플레이트 도전막(PL)이 배치될 수 있으며, 플레이트 도전막(PL) 상에 몰드막(ML)이 배치될 수 있다. 몰드막(ML)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되는 몰드 오프닝들을 가질 수 있다.
데이터 저장 패턴들(DSP)은 몰드 오프닝들을 갖는 몰드막(ML)의 표면을 컨포말하게 덮는 플레이트 전극(PE), 플레이트 전극(PE)의 표면을 컨포말하게 덮는 캐패시터 유전막(CIL), 및 플레이트 전극(PE)과 캐패시터 유전막(CIL)이 형성된 몰드 오프닝들 내에 각각 제공되는 스토리지 전극들(BE)을 포함할 수 있다.
랜딩 패드들(LP)이 스토리지 전극들(BE) 상에 각각 배치될 수 있으며, 랜딩 패드들(LP) 사이에 층간 절연막(150)이 채워질 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2) 각각은 제 2 방향(D2)을 따라 배열된 랜딩 패드들(LP) 상에 배치될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 앞서 설명한 바와 같이 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)으로 서로 이격될 수 있다.
랜딩 패드들(LP) 상에 채널 패턴들(CP)이 각각 배치될 수 있으며, 각 채널 패턴(CP)은 랜딩 패드(LP)와 접촉하는 수평부(HP) 및 수평부(HP)로부터 돌출되며 제 1 또는 제 2 워드 라인(WL1 또는 WL2)의 외측벽과 인접하는 수직부(VP)를 포함할 수 있다. 채널 패턴들(CP)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있으며, 제 1 방향(D1)으로 서로 인접하는 채널 패턴들(CP)은 서로 거울 대칭적으로 배치될 수 있다.
비트 라인들(BL) 각각은 제 1 방향(D1)을 따라 배열된 채널 패턴들(CP)의 수직부들(VP)의 상면들과 접촉할 수 있다. 비트 라인들(BL)은 셀 배선들(CCL) 및 셀 콘택 플러그들(CCT)을 통해 하부 금속 패드들(LMP)과 전기적으로 연결될 수 있다. 하부 금속 패드들(LMP)은 주변 회로 구조체(PS)의 최상층 절연막(170) 내에 배치될 수 있다.
이와 같이, 비트 라인들(BL)이 제 1 및 제 2 워드 라인들(WL1, WL2)보다 상부에 위치하는 경우, 비트 라인들(BL)은 다마신 공정을 이용하여 구리 배선으로 형성될 수도 있다. 이러한 경우, 비트 라인들(BL)의 저항을 줄일 수 있다.
주변 회로 구조체(PS)는 제 2 반도체 기판(200) 상에 집적되는 코어 및 주변 회로들(SA), 코어 및 주변 회로들(SA)과 전기적으로 연결되는 주변회로 콘택 플러그들(PCT) 및 주변회로 배선들(PCL), 및 주변회로 배선들(PCL)과 전기적으로 연결되는 상부 금속 패드들(UMP)을 포함할 수 있다. 상부 금속 패드들(UMP)은 주변 회로 구조체(PS)의 최상층 절연막(220) 내에 배치될 수 있다.
도 17a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 17b 및 도 17c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 17a의 I-I' 및 II-II' 선을 따라 자른 단면들을 나타낸다.
도 17a 및 도 17b를 참조하면, 반도체 기판(100) 상에 플레이트 도전막(PL)이 배치될 수 있으며, 플레이트 도전막(PL) 상에 몰드막(ML)이 배치될 수 있다. 몰드막(ML)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되는 몰드 오프닝들을 가질 수 있다.
데이터 저장 패턴들(DSP)은 몰드 오프닝들을 갖는 몰드막(ML)의 표면을 컨포말하게 덮는 플레이트 전극(PE), 플레이트 전극(PE)의 표면을 컨포말하게 덮는 캐패시터 유전막(CIL), 및 플레이트 전극(PE)과 캐패시터 유전막(CIL)이 형성된 몰드 오프닝들 내에 각각 제공되는 스토리지 전극들(BE)을 포함할 수 있다.
랜딩 패드들(LP)이 스토리지 전극들(BE) 상에 각각 배치될 수 있으며, 랜딩 패드들(LP) 사이에 층간 절연막(150)이 채워질 수 있다. 랜딩 패드들(LP)은 스토리지 전극들(BE)과 직접 접촉하거나, 콘택 플러그들을 통해 스토리지 전극들(BE)과 연결될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2) 각각은 제 2 방향(D2)을 따라 배열된 랜딩 패드들(LP) 상에 배치될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 앞서 설명한 바와 같이 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)으로 서로 이격될 수 있다.
서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 분리 절연 패턴(SIP)이 배치될 수 있다. 분리 절연 패턴(SIP)은 서로 인접하는 게이트 절연 패턴(Gox)들 및 채널 패턴들(CP) 사이를 채울 수 있다.
랜딩 패드들(LP) 상에 채널 패턴들(CP)이 각각 배치될 수 있으며, 각 채널 패턴(CP)은 랜딩 패드(LP)와 접촉하는 수평부(HP) 및 수평부(HP)로부터 돌출되며 제 1 또는 제 2 워드 라인(WL1, WL2)의 외측벽과 인접하는 수직부(VP)를 포함할 수 있다.
이 실시예에서, 채널 패턴들은 제 2 방향(D2)으로 연장되는 트렌치를 갖는 층간 절연 패턴(151, 153, 155) 내에 배치될 수 있다. 층간 절연 패턴151, 153, 155은 차례로 적층된 제 1, 제 2, 제 3 절연막들(151, 153, 155)을 포함할 수 있으며, 제 2 절연막(153)은 제 1 및 제 3 절연막들(131, 135)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
채널 패턴들(CP)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있으며, 제 1 방향(D1)으로 서로 인접하는 채널 패턴들(CP)은 서로 거울 대칭적으로 배치될 수 있다. 제 2 방향(D2)으로 인접하는 채널 패턴들은 제 2 절연막들(153)에 의해 서로 분리될 수 있다. 채널 패턴들(CP) 각각은 제 1 방향(D1)으로 L자 형태의 단면을 가질 수 있으며, 제 2 방향(D2)으로 U자 형태의 단면을 가질 수 있다.
채널 패드(PAD)가 서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2) 상면을 공통으로 덮을 수 있다. 채널 패드(PAD)는 채널 패턴(CP)과 동일한 물질을 포함할 수 있다. 즉, 채널 패드(PAD)는 실리콘, 게르마늄, 실리콘-게르마늄 또는 산화물 반도체를 포함할 수 있다. 채널 패드(PAD)의 상면은 층간 절연막(151, 153, 155)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
게이트 절연 패턴(Gox)은 제 1 및 제 2 워드 라인들(WL1, WL2)의 바닥면들, 외측벽들 및 상면들을 컨포말하게 덮을 수 있다. 게이트 절연 패턴(Gox)은 분리 절연 패턴(SIP)에 의해 제 1 방향(D1)으로 서로 분리될 수 있다.
비트 라인들(BL)은 채널 패드들(PAD)을 덮는 상부 층간 절연막(160) 상에 배치될 수 있으며, 상부 층간 절연막(160)을 관통하는 비트 라인 콘택 플러그들을 통해 채널 패드(PAD)와 전기적으로 연결될 수 있다. 비트 라인 콘택 플러그들은 채널 패드(PAD)를 통해 한쌍의 채널 패턴들(CP)에 전기적으로 공통 연결될 수 있다.
도 17a 및 도 17c를 참조하면, 반도체 기판(100) 상에 복수의 메모리 셀 어레이층들(MCA1, MCA2)이 적층될 수 있다. 일 예로, 제 1 메모리 셀 어레이층(MCA1) 상에 제 2 메모리 셀 어레이층(MCA2)이 배치될 수 있으며, 제 1 및 제 2 메모리 셀 어레이층들(MCA1, MCA2)은 비트 라인들(BL)을 공유할 수 있다.
제 1 메모리 셀 어레이층(MCA1)은 제 1 플레이트 도전막(PL1) 상에 2차원적으로 배열된 제 1 데이터 저장 패턴들(DSP1), 제 1 데이터 저장 패턴들(DSP1) 상에 각각 배치되는 하부 채널 패턴들(CPa), 제 1 채널 패턴들(CP1) 상에서 제 2 방향(D2)으로 연장되는 제 1 및 제 2 하부 워드 라인들(WL1a, WL1b), 제 1 및 제 2 하부 워드 라인들(WL1a, WL1b) 상에서 제 1 방향(D1)으로 연장되는 비트 라인들(BL)을 포함할 수 있다. 제 1 메모리 셀 어레이층(MCA1)의 구조는 도 17b를 참조하여 설명한 반도체 메모리 장치와 실질적으로 동일할 수 있다. 제 1 메모리 셀 어레이층(MCA1)에서, 하부 채널 패턴들(CPa)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 하부 채널 패턴들(CPa) 각각은 제 1 방향(D1)으로 L자 형태의 단면을 가질 수 있으며, 제 2 방향(D2)으로 U자 형태의 단면을 가질 수 있다. 제 1 및 제 2 하부 워드 라인들(WL1a, WL1b)의 상면들에 하부 채널 패드(PADa)가 공통으로 배치될 수 있다.
제 2 메모리 셀 어레이층(MCA2)은 제 2 플레이트 도전막(PL2) 상에 2차원적으로 배열된 제 2 데이터 저장 패턴들(DSP2), 제 2 데이터 저장 패턴들(DS2P) 상에 각각 배치되는 상부 채널 패턴들(CPb), 상부 채널 패턴들(CPb) 상에서 제 2 방향(D2)으로 연장되는 제 1 및 제 2 상부 워드 라인들(WL1b, WL2b), 제 1 및 제 2 상부 워드 라인들(WL1b, WL2b) 상에서 제 1 방향(D1)으로 연장되는 비트 라인들(BL)을 포함할 수 있다.
제 1 및 제 2 상부 워드 라인들(WL1b, WL2b)의 상면들 각각에 상부 채널 패드들(PADb)이 배치될 수 있으며, 상부 채널 패드들(PAD)은 상부 랜딩 패드들(LP2)과 각각 전기적으로 연결될 수 있다.
제 2 채널 패턴(CP)은 서로 인접하는 제 1 및 제 2 상부 워드 라인들(WL1b, WL2b)의 바닥면들을 공통으로 덮는 수평부(HP)를 포함할 수 있다.
도 18a 내지 도 23a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 18b 내지 도 23b 및 도 18c 내지 도 23c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18a, 도 18b, 및 도 18c를 참조하면, 반도체 기판(100) 상에 코어 및 주변 회로들(SA)로서 NMOS 및 PMOS 트랜지스터들이 형성될 수 있다. 또한, 코어 및 주변 회로들(SA)과 전기적으로 연결되는 주변 회로 배선들 및 주변회로 콘택 플러그들이 형성될 수 있다.
반도체 기판(100) 상에 코어 및 주변 회로들(SA), 주변 회로 배선들 및 주변회로 콘택 플러그들을 덮는 하부 절연막(110)이 형성될 수 있다. 하부 절연막(110)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
하부 절연막(110) 상에 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격되는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL) 사이에 절연 물질이 채워질 수 있다. 비트 라인들(BL)은 하부 절연막 상에 도전막을 증착한 후, 도전막을 패터닝하여 형성될 수 있다.
비트 라인들(BL) 상에 제 2 방향(D2)으로 연장되며, 제 1 방향(D1)으로 서로 이격되는 트렌치들(T)을 정의하는 제 1 절연 패턴(115)이 형성될 수 있다. 트렌치들(T)은 비트 라인들(BL)을 가로질러 형성될 수 있다. 제 1 절연 패턴(115)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
도 19a, 도 19b, 및 도 19c를 참조하면, 트렌치들(T) 내에 예비 채널 패턴들(121)이 각각 형성될 수 있다. 예비 채널 패턴들(121)은 제 2 방향(D2)으로 연장될 수 있다.
예비 채널 패턴들(121)을 형성하는 것은, 제 1 절연 패턴(115)들이 형성된 하부 절연막 상에 채널막을 컨포말하게 증착하는 것, 채널막 상에 트렌치들(T)을 채우는 희생막을 형성하는 것, 및 제 1 절연 패턴(115)들의 상면들이 노출되도록 희생막 및 채널막을 평탄화하는 것을 포함할 수 있다. 이에 따라 각각의 트렌치들(T) 내에 예비 채널 패턴(121) 및 예비 채널 패턴(121) 상의 희생 패턴(123)이 형성될 수 있다.
채널막은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있다. 채널막은 트렌치들(T)의 바닥면들 및 내벽들을 실질적으로 균일한 두께로 덮을 수 있다. 채널막의 두께는 트렌치의 폭의 절반보다 작을 수 있다. 채널막은 예를 들어 수 내지 수십 nm의 두께, 예들 들어, 1nm 내지 30nm, 일 예로서, 1nm 내지 10nm의 두께로 증착될 수 있다. 채널막은 반도체 물질, 산화물 반도체 물질, 또는 2차원 반도체 물질을 포함할 수 있다. 채널막은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
희생 패턴들(123)은 제 1 절연 패턴(115)들에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 희생 패턴들(123)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다
도 20a, 도 20b, 및 도 20c를 참조하면, 예비 채널 패턴들(121) 및 희생 패턴들(123)을 패터닝하여 각 트렌치(T) 내에서 제 2 방향(D2)으로 서로 이격되는 채널 패턴들(CP)이 형성될 수 있다.
채널 패턴들(CP)을 형성하는 것은, 예비 채널 패턴들(121) 및 희생 패턴들(123) 상에 마스크 패턴(MP)을 형성하는 것, 마스크 패턴(MP)을 식각 마스크로 이용하여 희생 패턴들(123) 및 예비 채널 패턴들(121)을 차례로 식각하여 하부 절연막(110)을 노출시키는 오프닝들(OP)을 형성하는 것을 포함할 수 있다.
일 예로, 오프닝들(OP)은 제 1 방향(D1)과 나란한 장축을 갖는 바(bar) 형태를 가질 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 오프닝들(OP)은, 평면적 관점에서, 비트 라인들(BL)과 이격될 수 있다. 다른 예에서, 오프닝들(OP)은 비트 라인과 나란하게 제 1 방향(D1)으로 연장되는 라인(line) 형태를 가질 수 있으며, 제 1 절연 패턴(115)을 가로질러 형성될 수도 있다.
이와 같이 형성된 채널 패턴들(CP) 각각은 비트 라인(BL)과 접촉하는 수평부(HP) 및 트렌치의 양측벽을 덮는 수직부들(VP)을 포함할 수 있다.
채널 패턴들(CP)을 형성한 후, 애싱 공정을 수행하여 마스크 패턴(MP)이 제거될 수 있으며, 제 1 절연 패턴(115) 및 채널 패턴들(CP)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 희생 패턴들(123)이 제거될 수 있다.
도 21a, 도 21b, 및 도 21c를 참조하면, 채널 패턴들(CP)을 컨포말하게 덮는 게이트 절연막(131) 및 게이트 도전막(133)을 차례로 증착될 수 있다. 게이트 절연막(131) 및 게이트 도전막(133)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있다.
게이트 절연막(131) 및 게이트 도전막(133)은 채널 패턴(CP)의 수평부(HP) 및 수직부들(VP)을 실질적으로 균일한 두께로 덮을 수 있다.
게이트 절연막(131) 및 게이트 도전막(133)의 두께의 합은 트렌치(T)의 폭의 절반보다 작을 수 있다. 이에 따라, 게이트 도전막(133)은 트렌치(133) 내에 갭 영역을 정의하며 게이트 절연막(131) 상에 증착될 수 있다.
채널 패턴들(CP) 사이에서 게이트 절연 패턴(Gox)은 하부 절연막(110) 및 제 1 절연 패턴(115)의 측벽들과 직접 접촉할 수 있다.
이어서, 도 22a, 도 22b, 및 도 22c를 참조하면, 게이트 도전막(133)에 대한 이방성 식각 공정을 수행하여 각 트렌치(T) 내에 서로 분리된 한 쌍의 제 1 및 제 2 워드 라인들(WL1, WL2)이 형성될 수 있다. 게이트 도전막(133)에 대한 이방성 식각 공정시 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들은 채널 패턴(CP)의 상면보다 낮아질 수 있다. 이와 달리, 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들을 리세스시키는 식각 공정이 추가적으로 수행될 수도 있다.
다른 예에서, 게이트 도전막(133)에 대한 이방성 식각 공정시 게이트 절연 패턴(Gox)이 함께 식각되어 채널 패턴(CP)이 노출될 수도 있다. 이에 따라, 도 5c에 도시된 바와 같이, 한 쌍의 게이트 절연 패턴들(Gox)이 형성될 수도 있다. 또 다른 예로, 게이트 도전막에 대한 이방성 식각 공정시 게이트 절연 패턴(Gox) 및 채널 패턴(CP)이 차례로 식각되어 하부 절연막(110)이 노출될 수도 있다. 이에 따라, 도 5d에 도시된 바와 같이, 각 트렌치(T) 내에서 서로 분리된 한 쌍의 제 1 및 제 2 채널 패턴들(CP1, CP2)이 형성될 수도 있다.
도 23a, 도 23b, 및 도 23c를 참조하면, 제 1 및 제 2 워드 라인들(WL1, WL2)을 형성한 후, 트렌치들(T)을 채우는 제 2 절연 패턴(141)들이 형성될 수 있다. 제 2 절연 패턴(141)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
제 2 절연 패턴(141)은 제 1 및 제 2 워드 라인들(WL1, WL2)이 형성된 트렌치들(T)을 완전히 채우도록 절연막을 증착한 후, 채널 패턴들(CP)의 상면들이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다.
이어서, 도 4a, 도 4b, 및 도 4c를 참조하면, 제 1 및 제 2 절연 패턴(141)들 및 채널 패턴들(CP) 상에 층간 절연막이 형성될 수 있다.
이어서, 층간 절연막(150) 내에 채널 패턴들(CP)의 수직부들과 각각 접촉하는 랜딩 패드들(LP)이 형성될 수 있다. 랜딩 패드들(LP)은 층간 절연막을 패터닝하여 채널 패턴들(CP)의 수직부들을 각각 노출시키는 홀들을 형성한 후, 홀들 내에 도전 물질을 매립하여 형성 수 있다.
이후, 랜딩 패드들(LP) 상에 데이터 저장 패턴들(DSP)이 각각 형성될 수 있다. 일 예로, 데이터 저장 패턴들(DSP)이 캐패시터들을 포함하는 경우, 하부 전극들, 캐패시터 유전막, 및 상부 전극이 차례로 형성될 수 있다.
도 24a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 24b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 24a의 I-I'선을 따라 자른 단면을 나타낸다.
도 24a 및 도 24b를 참조하면, 반도체 기판은 제 1 및 제 2 에지 영역들(ER1, ER2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 셀 어레이 영역(CAR)에서 제 1 및 제 2 에지 영역들(ER1, ER2)로 연장될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2) 각각은 제 2 방향(D2)으로 연장되는 라인 부분 및 제 1 방향(D1)으로 연장되며 라인 부분과 연결되는 돌출 부분을 포함할 수 있다. 일 예로, 제 1 워드 라인(WL1)의 돌출 부분은 제 1 에지 영역(ER1)에 배치될 수 있으며, 제 2 워드 라인(WL2)의 돌출 부분은 제 2 에지 영역(ER2)에 배치될 수 있다.
제 1 에지 영역(ER1)에서 제 1 워드 라인 콘택 플러그(CT1)가 제 1 워드 라인(WL1)에 접속될 수 있으며, 제 2 에지 영역(ER2)에서 제 2 워드 라인 콘택 플러그(CT2)가 제 2 워드 라인(WL2)에 접속될 수 있다.
나아가, 제 1 및 제 2 에지 영역들(ER1, ER2)에 제 1 및 제 2 분리 절연 패턴들(155a, 155b)이 각각 제공될 수 있다. 제 1 분리 절연 패턴(155a)은 제 1 에지 영역(ER1)에서 제 1 및 제 2 워드 라인들(WL1, WL2)을 수직적으로 관통할 수 있다. 제 2 분리 절연 패턴(155b)은 제 2 에지 영역(ER2)에서 제 1 및 제 2 워드 라인들(WL1, WL2)을 수직적으로 관통할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 제 1 및 제 2 에지 영역들(ER1, ER2)에서 제 1 및 제 2 분리 절연 패턴들(155a, 155b)에 의해 서로 전기적으로 분리될 수 있다.
도 25a 내지 도 27a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 25b 내지 도 27b 및 도 25c 내지 도 27c는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 25a, 도 25b, 및 도 25c를 참조하면, 제 1 방향(D1)으로 연장되는 비트 라인들(BL)이 형성된 하부 절연막(110) 상에 상에 제 2 방향(D2)으로 연장되며, 제 1 방향(D1)으로 서로 이격되는 트렌치들(T)을 정의하는 제 1 희생 패턴(116)이 형성될 수 있다.
제 1 희생 패턴(116)은 하부 절연막(110)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다. 제 1 희생 패턴(116)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
도 26a, 도 26b, 및 도 26c를 참조하면, 각각의 트렌치들(T) 내에 서로 이격되어 배치되는 채널 패턴들(CP)이 형성될 수 있다. 여기서, 채널 패턴들(CP)을 형성하는 것은, 앞서 도 19a, 도 19b, 및 도 19c를 참조하여 설명한 바와 같이, 트렌치들(T) 내에 예비 채널 패턴들(121)을 형성하는 것, 예비 채널 패턴들(121)이 형성된 트렌치들(T)을 채우는 제 2 희생 패턴들(123)을 형성하는 것, 제 2 희생 패턴들(123), 제 1 희생 패턴(116)들(123), 및 예비 채널 패턴들(121)을 관통하여 제 1 방향(D1)으로 연장되는 오프닝들을 형성하는 것을 포함할 수 있다.
여기서, 제 2 희생 패턴들(123)은 제 1 희생 패턴들(116)과 동일한 절연 물질을 포함할 수 있다. 또한, 오프닝들은, 앞서 도 20a, 도 20b, 및 도 20c를 참조하여 설명한 바와 같이, 바(bar) 형태로 형성될 수 도 있다.
이와 같이 형성된 채널 패턴들(CP) 각각은 비트 라인(BL)과 접촉하는 수평부(HP) 및 수평부(HP)로부터 수직적으로 돌출되며 서로 대향하는 제 1 및 제 2 수직부들(VP1, VP2)을 포함할 수 있다.
채널 패턴들(CP)을 형성한 후, 제 1 및 제 2 희생 패턴들(116, 123)을 제거하는 식각 공정이 수행될 수 있다. 이에 따라, 채널 패턴들(CP)의 표면이 노출될 수 있다. 즉 채널 패턴들(CP)의 내측벽들 및 외측벽들이 노출될 수 있다.
도 27a, 도 27b, 및 도 27c를 참조하면, 제 2 방향(D2)으로 연장되며, 채널 패턴들(CP)의 제 1 수직부들(VP1)을 둘러싸는 제 1 워드 라인(WL1)들이 형성될 수 있으며, 제 2 방향(D2)으로 연장되며 채널 패턴들(CP)의 제 2 수직부들(VP2)을 둘러싸는 제 2 워드 라인들(WL2)이 형성될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)을 형성하는 것은, 채널 패턴들(CP)이 형성된 하부 절연막(110) 상에 게이트 절연 패턴(Gox) 및 게이트 도전막을 차례로 컨포말하게 증착하는 것, 게이트 도전막에 대한 이방성 식각 공정을 수행하여 게이트 절연 패턴(Gox) 또는 채널 패턴들(CP)의 수평부(HP)들을 노출시키는 것을 포함할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2) 각각은 채널 패턴들(CP)의 수직부들의 외측벽들 및 내측벽들과 인접할 수 있다.
이어서, 제 1 및 제 2 워드 라인들(WL1, WL2) 사이를 채우는 절연 패턴(141)이 형성될 수 있다. 절연 패턴(141)은 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들을 덮을 수 있다. 절연 패턴(141)은 제 1 및 제 2 워드 라인들(WL1, WL2)의 상면들을 덮으며, 제 1 및 제 2 워드 라인들(WL1, WL2) 사이를 채우는 절연막을 형성한 후, 채널 패턴들(CP)의 상면들이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다.
이어서, 도 10a, 도 10b, 및 도 10c를 참조하면, 절연 패턴들(141) 및 채널 패턴들(CP) 상에 층간 절연막(150)이 형성될 수 있다.
층간 절연막(150)을 관통하여 절연 패턴들(141)의 수직부들과 접촉하는 랜딩 패드들(LP)이 형성될 수 있으며, 랜딩 패드들(LP) 상에 데이터 저장 패턴들(DSP)이 형성될 수 있다.
도 28a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 28b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 28a의 I-I'선을 따라 자른 단면을 나타낸다.
도 28a 및 도 28b를 참조하면, 반도체 기판(100)은 제 1 및 제 2 에지 영역들(ER1, ER2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 셀 어레이 영역(CAR)에서 제 1 및 제 2 에지 영역들(ER1, ER2)로 연장될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2) 각각은 제 2 방향(D2)으로 인접하는 채널 패턴들(CP) 사이를 채울 수 있다.
제 1 워드 라인 콘택 플러그들(CT1)이 제 2 에지 영역(ER2)에서 제 1 워드 라인들(WL1)에 각각 접속될 수 있다. 제 2 워드 라인 콘택 플러그들(CT2)이 제 1 에지 영역(ER1)에서 제 2 워드 라인들(WL2)에 각각 접속될 수 있다.
제 1 방향(D1)으로, 제 1 워드 라인 콘택 플러그들(CT1)의 간격은 제 1 워드 라인들(WL1) 간의 간격보다 클 수 있다. 마찬가지로, 제 1 방향(D1)으로, 제 2 워드 라인 콘택 플러그들(CT2)의 간격은 제 2 워드 라인들(WL2) 간의 간격보다 클 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 제 1 방향으로 연장되는 비트 라인;
상기 비트 라인 상의 채널 패턴으로서, 상기 채널 패턴은 서로 대향하는 제 1 및 제 2 수직부들 및 상기 제 1 및 제 2 수직부들을 연결하는 수평부를 포함하는 것;
상기 제 1 및 제 2 수직부들 사이에서 상기 수평부 상에 배치되며, 상기 비트 라인을 가로질러 제 2 방향으로 연장되는 제 1 및 제 2 워드 라인들; 및
상기 제 1 및 제 2 워드 라인들과 상기 채널 패턴 사이에 제공되는 게이트 절연 패턴을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 채널 패턴은 산화물 반도체를 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수평부의 일부분은 상기 제 1 및 제 2 워드 라인들 사이에 배치되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 워드 라인들의 상면들은 상기 제 1 및 제 2 수직부들의 상면들보다 낮은 레벨에 위치하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 게이트 절연 패턴은 상기 제 1 워드 라인의 외측벽과 상기 제 1 수직부 사이에 제공되는 제 1 부분, 상기 제 2 워드 라인의 외측벽과 상기 제 2 수직부 사이에 제공되는 제 2 부분, 및 상기 제 1 및 제 2 워드 라인들의 바닥면들과 상기 수평부 사이에 제공되는 제 3 부분을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 비트 라인은 상기 제 2 방향으로 제 1 폭을 갖고,
상기 채널 패턴의 상기 수평부는 상기 제 2 방향으로 상기 제 1 폭과 실질적으로 동일하거나 큰 제 2 폭을 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 채널 패턴은 상기 제 1 방향으로 제 1 길이를 갖고,
상기 제 1 및 제 2 워드 라인들 각각은 상기 제 1 방향으로 제 3 폭을 갖되, 상기 제 3 폭은 상기 제 1 길이의 절반보다 작은 반도체 메모리 장치. - 제 1 항에 있어서,
상기 채널 패턴의 상기 수평부는 제 1 및 제 2 워드 라인들의 바닥면들 상에서 제 1 두께를 갖고,
상기 채널 패턴의 상기 제 1 및 제 2 수직부들은 상기 제 1 및 제 2 워드 라인들의 외측벽들 상에서 상기 제 1 두께와 실질적으로 동일한 제 2 두께를 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 수직부와 연결되는 제 1 데이터 저장 패턴;
상기 제 2 수직부와 연결되는 제 2 데이터 저장 패턴을 더 포함하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 제 1 수직부와 상기 제 1 데이터 저장 패턴 사이에 배치되는 제 1 랜딩 패드; 및
상기 제 2 수직부와 상기 제 2 데이터 저장 패턴 사이에 배치되는 제 2 랜딩 패드를 더 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
제 1 및 제 2 에지 영역들 및 상기 제 1 및 제 2 에지 영역들 사이의 셀 어레이 영역을 포함하는 반도체 기판;
상기 제 1 에지 영역에서 상기 제 1 워드 라인에 접속되는 제 1 워드 라인 콘택 플러그;
상기 제 2 에지 영역에서 상기 제 2 워드 라인에 접속되는 제 2 워드 라인 콘택 플러그를 더 포함하는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 제 1 에지 영역에서, 상기 제 1 및 제 2 워드 라인들 사이에 배치되는 제 1 분리 절연 패턴;
상기 제 2 에지 영역에서, 상기 제 1 및 제 2 워드 라인들 사이에 배치되는 제 2 분리 절연 패턴을 더 포함하는 반도체 메모리 장치.
- 반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 하부 절연막을 포함하는 주변 회로 구조체;
상기 주변 회로 구조체 상에서 제 1 방향으로 연장되는 비트 라인들;
상기 비트 라인들을 가로질러 제 2 방향으로 연장되는 트렌치를 정의하는 제 1 절연 패턴;
상기 트렌치 내에서 상기 제 2 방향으로 서로 이격되는 채널 패턴들로서, 상기 채널 패턴들 각각은 서로 대향하는 제 1 및 제 2 수직부들 및 상기 제 1 및 제 2 수직부들을 연결하는 수평부를 포함하는 것;
상기 채널 패턴들의 상기 수평부들 상에서 상기 제 2 방향으로 연장되는 제 1 및 제 2 워드 라인들로서, 상기 제 1 워드 라인은 상기 채널 패턴들의 상기 제 1 수직부들과 인접하고, 상기 제 2 워드 라인은 상기 채널 패턴들의 상기 제 2 수직부들과 인접하는 것;
상기 채널 패턴들과 상기 제 1 및 제 2 워드 라인들 사이에 배치되며 상기 제 2 방향으로 연장되는 게이트 절연 패턴;
상기 트렌치 내에서 상기 제 1 및 제 2 워드 라인들을 덮는 제 2 절연 패턴;
상기 채널 패턴들의 상기 제 1 수직부들 상에 배치되는 제 1 데이터 저장 패턴들; 및
상기 채널 패턴들의 상기 제 2 수직부들 상에 배치되는 제 2 데이터 저장 패턴들을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 채널 패턴들의 상기 제 1 및 제 2 수직부들의 외측벽들은 상기 제 1 절연 패턴과 접촉하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 채널 패턴들의 상기 제 1 및 제 2 수직부들의 상면들은 상기 제 1 및 제 2 절연 패턴들의 상면들과 실질적으로 동일한 레벨에 위치하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 게이트 절연 패턴은 상기 제 1 워드 라인의 외측벽과 상기 제 1 수직부 사이에 제공되는 제 1 부분, 상기 제 2 워드 라인의 외측벽과 상기 제 2 수직부 사이에 제공되는 제 2 부분, 및 상기 제 1 및 제 2 워드 라인들의 바닥면들과 상기 수평부 사이에 제공되는 제 3 부분을 포함하는 반도체 메모리 장치. - 제 16 항에 있어서,
상기 게이트 절연 패턴의 상기 제 1 및 제 2 부분들은 상기 제 2 방향으로 서로 인접하는 상기 채널 패턴들 사이에서 상기 제 1 절연 패턴의 측벽과 접촉하는 반도체 메모리 장치. - 제 1 방향으로 연장되는 비트 라인;
상기 비트 라인 상의 채널 패턴으로서 서로 대향하는 제 1 및 제 2 수직부들 및 상기 제 1 및 제 2 수직부들을 연결하는 수평부를 포함하는 것;
상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 1 및 제 2 수직부들 사이에서 상기 수평부 상에 배치되는 워드 라인; 및
상기 워드 라인과 상기 채널 패턴 사이에 개재된 게이트 절연 패턴을 포함하는 반도체 메모리 장치. - 제 18 항에 있어서,
상기 채널 패턴의 상기 제 1 및 제 2 수직부들에 공통으로 연결되는 데이터 저장 패턴을 더 포함하는 반도체 메모리 장치. - 제 18 항에 있어서,
상기 워드 라인은 서로 대향하는 제 1 및 제 2 측벽들을 갖되,
상기 채널 패턴의 상기 제 1 수직부는 상기 워드 라인의 상기 제 1 측벽을 덮고, 상기 채널 패턴의 상기 제 2 수직부는 상기 워드 라인의 상기 제 2 측벽을 덮는 반도체 메모리 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200126251A KR20220043981A (ko) | 2020-09-28 | 2020-09-28 | 반도체 메모리 장치 |
| TW110114694A TWI794794B (zh) | 2020-09-28 | 2021-04-23 | 半導體記憶裝置 |
| US17/241,860 US11696434B2 (en) | 2020-09-28 | 2021-04-27 | Semiconductor memory device |
| EP21180703.7A EP3975258A1 (en) | 2020-09-28 | 2021-06-21 | Semiconductor memory device |
| CN202111134033.1A CN114284269A (zh) | 2020-09-28 | 2021-09-27 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200126251A KR20220043981A (ko) | 2020-09-28 | 2020-09-28 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220043981A true KR20220043981A (ko) | 2022-04-06 |
Family
ID=76553545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200126251A KR20220043981A (ko) | 2020-09-28 | 2020-09-28 | 반도체 메모리 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11696434B2 (ko) |
| EP (1) | EP3975258A1 (ko) |
| KR (1) | KR20220043981A (ko) |
| CN (1) | CN114284269A (ko) |
| TW (1) | TWI794794B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230008902A1 (en) * | 2021-07-08 | 2023-01-12 | Taiwan Semiconductor Msnufacturing Company Limited | Vertical transistors and methods for forming the same |
| KR20230154692A (ko) * | 2022-05-02 | 2023-11-09 | 삼성전자주식회사 | 반도체 장치 |
| KR20230155795A (ko) * | 2022-05-04 | 2023-11-13 | 삼성전자주식회사 | 반도체 메모리 장치 |
| CN114927477A (zh) * | 2022-05-06 | 2022-08-19 | 长鑫存储技术有限公司 | 一种半导体器件的制备方法、半导体器件及堆叠器件 |
| KR20230158993A (ko) * | 2022-05-13 | 2023-11-21 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| KR20230165456A (ko) * | 2022-05-27 | 2023-12-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20240044721A (ko) * | 2022-09-29 | 2024-04-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050101996A (ko) | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | 버티컬 트랜지스터 및 그 제조 방법 |
| US8759892B2 (en) | 2010-07-13 | 2014-06-24 | SK Hynix Inc. | Semiconductor device including vertical transistor and method for manufacturing the same |
| US8283715B2 (en) | 2010-08-12 | 2012-10-09 | Rexchip Electronics Corporation | Method and apparatus for buried word line formation |
| US8415728B2 (en) * | 2010-11-12 | 2013-04-09 | Nanya Technology Corp. | Memory device and method of fabricating the same |
| US9177872B2 (en) | 2011-09-16 | 2015-11-03 | Micron Technology, Inc. | Memory cells, semiconductor devices, systems including such cells, and methods of fabrication |
| KR20140046698A (ko) | 2012-10-10 | 2014-04-21 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조 방법 |
| US8878271B2 (en) * | 2013-03-01 | 2014-11-04 | Micron Technology, Inc. | Vertical access device and apparatuses having a body connection line, and related method of operating the same |
| KR20160094186A (ko) * | 2015-01-30 | 2016-08-09 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조방법 |
| KR102549609B1 (ko) * | 2016-09-08 | 2023-06-30 | 삼성전자주식회사 | 수직 채널 트랜지스터를 포함하는 반도체 소자 |
| US11289490B2 (en) | 2017-03-31 | 2022-03-29 | Intel Corporation | Vertical 1T-1C DRAM array |
| US10518398B2 (en) | 2017-08-03 | 2019-12-31 | Apex Mfg. Co., Ltd. | Magazine assembly and a stapler including the same |
| US10714400B2 (en) | 2017-08-30 | 2020-07-14 | Micron Technology, Inc. | Methods of forming semiconductor structures comprising thin film transistors including oxide semiconductors |
| EP3676872A4 (en) | 2017-08-31 | 2020-11-25 | Micron Technology, Inc. | DEVICES HAVING MEMORY CELLS CONTAINING TWO TRANSISTORS AND ONE CAPACITOR, AND OF WHICH THE BODY REGIONS OF THE TRANSISTORS ARE COUPLED TO REFERENCE VOLTAGES |
| US10388658B1 (en) | 2018-04-27 | 2019-08-20 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
| US10340261B1 (en) | 2018-05-22 | 2019-07-02 | Micron Technology, Inc. | Semiconductor memory device having plural chips connected by hybrid bonding method |
| US11653487B2 (en) * | 2018-06-20 | 2023-05-16 | Intel Corporation | 4F2 DRAM cell using vertical thin film transistor |
| KR102587895B1 (ko) | 2018-09-13 | 2023-10-12 | 삼성전자주식회사 | 픽셀 어레이와 메모리 셀 어레이가 병합된 이미지 센서 및 이를 포함하는 전자 장치 |
| EP3857609A4 (en) * | 2018-10-09 | 2022-06-15 | Micron Technology, Inc. | METHODS OF FORMING A DEVICE, AND RELATED ELECTRONIC DEVICES AND SYSTEMS |
| KR20210007737A (ko) * | 2019-07-12 | 2021-01-20 | 에스케이하이닉스 주식회사 | 수직형 메모리 장치 |
| KR20210085417A (ko) * | 2019-12-30 | 2021-07-08 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 제조 방법 |
-
2020
- 2020-09-28 KR KR1020200126251A patent/KR20220043981A/ko unknown
-
2021
- 2021-04-23 TW TW110114694A patent/TWI794794B/zh active
- 2021-04-27 US US17/241,860 patent/US11696434B2/en active Active
- 2021-06-21 EP EP21180703.7A patent/EP3975258A1/en active Pending
- 2021-09-27 CN CN202111134033.1A patent/CN114284269A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20220102352A1 (en) | 2022-03-31 |
| TW202228275A (zh) | 2022-07-16 |
| TWI794794B (zh) | 2023-03-01 |
| CN114284269A (zh) | 2022-04-05 |
| US11696434B2 (en) | 2023-07-04 |
| EP3975258A1 (en) | 2022-03-30 |
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