KR20140046698A - 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 기술은 소자 형성을 위한 NPN층의 공정 난이도를 낮추고, 비트라인 간의 기생 캐패시턴스를 감소시키는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 실시예는 제1반도체 기판 상에 회로부 및 제1본딩층이 적층된 제1반도체 웨이퍼를 형성하는 단계; 제2반도체 기판 상에 필라 및 비트라인이 적층된 구조체와 상기 구조체 사이를 갭필하는 절연층을 포함하는 제2반도체 웨이퍼를 형성하는 단계; 상기 제1본딩층 및 상기 절연층을 마주하여 상기 제1 및 제2반도체 웨이퍼를 본딩시키는 단계; 및 상기 제2반도체 웨이퍼의 상기 제2반도체 기판을 분리시키는 단계를 포함하고, 소자 형성을 위한 도전형 실리콘층 형성시 적층구조를 개선하여 공정 난이도를 낮추는 효과, 비트라인 사이에 에어갭을 형성하여 비트라인 간의 기생 캐패시터를 감소시킴으로써 소자의 신뢰성을 확보하는 효과가 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 비트라인 사이에 에어갭을 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 기술의 급속한 발전과 고밀도(High density)의 요구 조건에 따라서, 웨이퍼들을 본딩(bonding)하여 적층하는 기술들이 많이 개발되고 있다. 즉, 소자가 형성된 웨이퍼 기판 상부에 새로운 웨이퍼를 본딩한 후, 다시 소자를 제작하는 기술들이 이것이다.
최근에는 금속피복(metallization)된 웨이퍼 상부에 N/P/N/P층이 적층된 웨이퍼를 본딩하고, 후속공정으로 NPN층을 패터닝하여 소자를 형성하는 기술이 적용되고 있다.
N/P/N/P층이 적층된 웨이퍼를 형성하기 위해서는 기판에 N형 불순물 및 P형 불순물을 각각 다른 깊이로 이온주입하는 방법이 있다. 그러나, 이온주입만으로 N/P/N/P층을 형성하는 경우 기판 하부쪽의 불순물층을 형성하기 위해 이온주입에너지 및 도즈량이 매우 커야하는 문제점이 있다. 또한, 이온주입 후 도펀트의 활성화를 위한 열처리시 층간에 불순물들이 상호 디퓨전되면서 N/P/N/P층의 구별이 없어지는 문제점이 있다.
상기 문제를 해결하기 위해, N/P/N/P층에서 2층은 기판에 이온주입으로 형성하고, 2층은 단결정성장을 통해 형성하는 방법이 제안되었다. 그러나, 이 공정은 방법이 복잡하고 공정단가가 높은 문제점이 있다. 또한, 단결정층의 성장 두께가 두꺼워야 하므로 비용측면에서 매우 불리하며, 이 방법 역시 이온주입에 의한 문제점이 여전히 해소되지 않는 단점이 있다.
한편, 소자의 집적도가 증가함에 따라 비트라인 간의 기생 캐패시턴스 증가로 소자의 신뢰성이 떨어지는 문제점이 있다.
본 실시예는 신뢰성있는 반도체 장치를 제공한다.
또한, 본 실시예는 소자 형성을 위한 NPN층의 공정 난이도를 낮추고, 비트라인 간의 기생 캐패시턴스를 감소시키는 반도체 장치 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치 제조 방법은 제1반도체 기판 상에 회로부 및 제1본딩층이 적층된 제1반도체 웨이퍼를 형성하는 단계; 제2반도체 기판 상에 필라 및 비트라인이 적층된 구조체와 상기 구조체 사이를 갭필하는 절연층을 포함하는 제2반도체 웨이퍼를 형성하는 단계; 상기 제1본딩층 및 상기 절연층을 마주하여 상기 제1 및 제2반도체 웨이퍼를 본딩시키는 단계; 및 상기 제2반도체 웨이퍼의 상기 제2반도체 기판을 분리시키는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 필라 및 비트라인이 적층된 구조체를 형성하는 단계는, 제2반도체 기판 상에 제1실리콘층 및 제2실리콘층을 적층하는 단계; 상기 제2실리콘층 상에 도전층 및 하드마스크층을 적층하는 단계; 상기 하드마스크층 및 도전층을 식각하여 비트라인을 형성하는 단계; 상기 비트라인 하부의 상기 제2실리콘층 및 제1실리콘층을 식각하는 단계; 식각된 상기 제2실리콘층 및 제1실리콘층과 상기 비트라인의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각배리어로 상기 제2반도체 기판을 일정 깊이 식각하는 단계; 및 식각된 상기 제2반도체 기판에 이온주입을 진행하여 제3실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 절연층을 형성하는 단계는, 상기 제2반도체 기판 상에 상기 구조체 사이를 갭필하는 제1절연층을 형성하는 단계; 상기 제1절연층을 일정깊이 리세스하여 상기 비트라인을 돌출시키는 단계; 및 상기 제1절연층 상에 상기 비트라인 사이에 에어갭을 형성하는 제2절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제1 내지 제3실리콘층은 도전형 불순물이 도핑된 실리콘층을 포함하되, 상기 제2 및 제3실리콘층은 N형 실리콘층을 포함하고, 상기 제1실리콘층은 P형 실리콘층을 포함하거나, 상기 제2 및 제3실리콘층은 P형 실리콘층을 포함하고, 상기 제1실리콘층은 N형 실리콘층을 포함하는 것을 특징으로 한다.
또한, 상기 제1 및 제2실리콘층을 형성하는 단계는, 상기 제2반도체 기판에 각각의 도전형 불순물을 이온주입하여 진행하거나, 에피택셜 성장 공정으로 진행하며, 상기 에피택셜 성장시 인시튜로 각각의 도전형 불순물을 도핑하는 것을 특징으로 한다.
또한, 상기 스페이서는 질화막을 포함하고, 상기 제1 및 제2절연층을 산화막을 포함하며, 상기 제2절연층은 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 것을 특징으로 한다.
또한, 상기 제2반도체 웨이퍼를 형성하는 단계에서, 상기 제2반도체 웨이퍼는 상기 절연층 상에 형성된 제2본딩층을 더 포함하고, 상기 절연층을 형성하는 단계 후에, 상기 제2반도체 기판의 하부에 분리층을 형성하는 단계를 더 포함하되, 상기 분리층을 형성하는 단계는, 상기 제2반도체 기판 하부의 일정 깊이를 타겟으로 수소 이온주입을 진행하는 것을 특징으로 한다.
또한, 상기 제2반도체 웨이퍼의 상기 제2반도체 기판을 분리시키는 단계 후, 상기 비트라인 상에 워드라인을 형성하는 단계; 및 상기 워드라인 상부에 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 실시예에 따른 반도체 장치는 제1본딩층을 포함하는 회로부; 및 상기 제1본딩층에 접하는 절연층을 포함하는 셀부를 포함하되, 상기 셀부는, 비트라인과 상기 비트라인에 접합영역이 직접 연결되는 셀 트랜지스터를 포함하는 것을 특징으로 한다.
특히, 상기 셀부는, 상기 회로부에 연결되는 콘택을 더 포함하고, 상기 셀부는 상기 비트라인 사이에 에어갭을 더 포함하는 것을 특징으로 한다.
또한, 상기 절연층은 다층으로 형성되고, 상기 절연층은 제1 및 제2절연층의 적층구조 또는, 제1절연층, 제2절연층 및 제2본딩층의 적층구조를 포함하는 것을 특징으로 한다.
또한, 상기 셀 트랜지스터는 상기 비트라인 상에 적층된 필라 및 상기 필라의 측벽에 형성된 워드라인을 포함하되, 상기 필라는 도전형 실리콘층의 적층구조를 포함하고, 상기 필라는 N형, P형 및 N형 실리콘층의 적층구조 또는 P형, N형 및 P형 실리콘층의 적층구조를 포함하는 것을 특징으로 한다.
본 기술은 소자 형성을 위한 도전형 실리콘층 형성시 적층구조를 개선하여 공정 난이도를 낮추는 효과가 있다.
또한, 비트라인 사이에 에어갭을 형성하여 비트라인 간의 기생 캐패시터를 감소시킴으로써 소자의 신뢰성을 확보하는 효과가 있다.
도 1은 본 실시예에 따른 반도체장치의 일 예를 설명하는 단면도이다,
도 2a 내지 2h는 본 실시예에 따른 제2반도체 웨이퍼 제조 방법의 일 예를 설명하는 공정 단면도이다,
도 3a 내지 도 3f는 본 실시예에 따른 반도체장치 제조 방법의 일 예를 설명하는 공정 단면도이다.
도 2a 내지 2h는 본 실시예에 따른 제2반도체 웨이퍼 제조 방법의 일 예를 설명하는 공정 단면도이다,
도 3a 내지 도 3f는 본 실시예에 따른 반도체장치 제조 방법의 일 예를 설명하는 공정 단면도이다.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 실시예에 따른 반도체장치의 일 예를 설명하는 단면도이다.
도 1에 도시된 바와 같이, 제1본딩층(32, 33)을 포함하는 회로부의 제1본딩층(32, 33)에 접하는 절연층을 포함하는 셀부가 적층된 반도체 장치가 형성된다.
이때, 회로부는 주변회로 및 인터커넥션 등을 포함할 수 있다.
또한, 셀부는 비트라인(BL)과 비트라인에 접합영역이 직접 연결되는 셀 트랜지스터를 포함할 수 있다. 그리고, 비트라인 사이에 에어갭(18)을 포함할 수 있다. 본 실시예에서는 제1본딩층에 제2절연층(17)이 접하고 있으나, 또 다른 실시예로 제2절연층(17) 대신 제2절연층(17) 상에 제1본딩층(32, 33)에 본딩되는 제2본딩층(미도시)을 추가로 형성할 수 있다.
비트라인(BL)은 하드마스크층(14A)과 도전층(13A)의 적층구조를 포함하고, 셀 트랜지스터는 제1, 제2 및 제3실리콘층(11A, 12A, 10B)의 적층구조를 갖는 필라 및 필라의 측벽에 형성되는 워드라인(미도시)을 포함할 수 있다.
그리고, 비트라인(BL)과 제1 및 제2실리콘층(11A, 12B)의 측벽에는 스페이서(15A)가 형성될 수 있으며, 필라 상부에는 스토리지 노드 콘택(21) 및 스토리지 노드(22)가 형성될 수 있고, 회로부와 셀부는 콘택(19)에 의해 연결될 수 있다.
제1 내지 제3실리콘층(11A, 12A, 10B)은 각각 제1 내지 제3도전형 불순물이 도핑될 수 있고, 제1도전형 불순물은 제3도전형 불순물과 동일한 도전형 불순물을 포함할 수 있다. 제1 내지 제3실리콘층(11A, 12A, 10B)은 워드라인의 채널 및 접합영역 역할을 한다. 즉, 제2 및 제3실리콘층(12A, 10B)은 워드라인의 소스/드레인 영역이 되고, 제1실리콘층(11A)은 워드라인의 채널 영역이 된다.
예컨대, 제2 및 제3실리콘층(12A, 10B)이 N형 실리콘층일 수 있고, 제1실리콘층(11A)은 P형 실리콘층일 수 있다. 또는, 제2 및 제3실리콘층(12A, 10B)이 P형 실리콘층일 수 있고, 제1실리콘층(11A)은 N형 실리콘층일 수 있다.
위와 같이, 본 실시예는 비트라인 사이에 에어갭(18)을 형성하여 비트라인 간의 기생 캐패시턴스를 최소화시킬 수 있다. 또한, 접합영역이 되는 제2실리콘층(12A)이 비트라인(BL)에 직접 연결되어 비트라인(BL)과 셀 트랜지스터를 연결하기 위한 비아(Via) 또는 콘택플러그(Contact Plug)의 형성공정을 생략할 수 있다.
도 2a 내지 2h는 본 실시예에 따른 제2반도체 웨이퍼 제조 방법의 일 예를 설명하는 공정 단면도이다. 이해를 돕기 위해 도 1의 제2반도체 웨이퍼와 동일한 도면부호를 사용하여 설명하기로 한다.
도 2a에 도시된 바와 같이, 반도체장치를 형성하기 위한 도너 웨이퍼(Donor wafer)로 사용될 제2반도체 기판(10) 상에 제1실리콘층(11), 제2실리콘층(12), 도전층(13) 및 하드마스크층(14)을 적층한다.
제2반도체 기판(10)은 단결정 물질(Single crystalline material)을 포함한다. 제2반도체 기판(10)은 실리콘 함유 물질을 포함하는데, 예를 들어 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다.
제1실리콘층(11)과 제2실리콘층(12)은 후속 공정에서 채널 및 접합영역의 역할을 하기 위한 것으로, 도전형 불순물이 도핑된 실리콘층을 포함할 수 있다. 제1실리콘층(11)과 제2실리콘층(12)은 각각 제1도전형 불순물 및 제2도전형 불순물이 도핑된 실리콘층을 포함할 수 있다. 예컨대, 제1도전형 불순물은 P형 불순물을 포함할 수 있고, 제2도전형 불순물은 N형 불순물을 포함할 수 있다. 즉, 제1도전형 불순물이 도핑된 제1실리콘층(11)은 P형 실리콘층을 포함할 수 있고, 제2도전형 불순물이 도핑된 제2실리콘층(12)은 N형 실리콘층을 포함할 수 있다. 이때, P형 불순물은 보론(B) 등을 포함할 수 있고, N형 불순물은 인(P) 또는 비소(As) 등을 포함할 수 있다.
제1실리콘층(11)과 제2실리콘층(12)은 제2반도체 기판(10) 내에 형성하거나, 제2반도체 기판(10) 상에 형성할 수 있다. 예컨대, 제2반도체 기판(10)에 이온주입을 진행하여 제1 및 제2실리콘층(11, 12)을 형성할 수 있고, 또는 제2반도체 기판(10) 상에 에피택셜 성장(Epitaxial Growgh)을 통해 형성할 수 있다. 제1실리콘층(11)과 제2실리콘층(12)을 제2반도체 기판(10) 상에 형성하는 경우, 에피택셜 성장 공정에서 인시튜(In-situ)로 제1 또는 제2도전형 불순물을 도핑할 수 있다.
제1 및 제2실리콘층(11, 12)은 후속 본딩 공정 후 워드라인의 채널 또는 접합영역이 될 수 있고, 워드라인의 채널 및 접합영역을 형성하기 위하여 적어도 3중의 실리콘층이 적층되도록 형성해야 하지만, 본 실시예에서는 제1 및 제2실리콘층(11, 12) 만을 먼저 형성함으로써 공정 난이도를 낮출 수 있고, 특히 이온주입을 통해 3층 이상의 도전형 실리콘층을 형성하는 경우에 비하여 경계가 명확한 실리콘층의 형성이 가능하므로 소자의 신뢰성을 확보할 수 있다.
도전층(13)은 전극 배선으로 사용하기 위한 것으로, 적층구조로 형성될 수 있다. 예컨대, 도전층(13)은 금속함유층, 배리어층 및 금속전극층의 적층구조를 포함할 수 있다. 금속함유층은 낮은 콘택(contact) 저항을 위한 것으로, 금속배선층 또는 금속실리사이드층을 포함할 수 있다. 예컨대, 금속함유층은 티타늄막(Ti), 코발트막(Co) 및 니켈막(Ni)으로 이루어진 그룹 중에서 선택된 어느 하나의 금속배선층을 포함할 수 있다. 배리어층은 반응억제를 위한 배리어층으로 금속질화막을 포함할 수 있다. 예컨대, 배리어층은 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈륨질화막(TaN), 티타늄실리사이드질화막(TiSiN), 텅스텐실리사이드질화막(WSiN) 및 탄탈륨실리사이드질화막(TaSiN)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 금속전극층은 저항이 낮은 금속을 포함할 수 있으며, 예컨대 텅스텐막(W), 구리막(Cu), 은막(Au) 및 알루미늄막(Al)로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다.
하드마스크층(14)은 도전층(13)의 산화를 방지하고, 하부층 식각 및 비트라인하드마스크로 사용하기 위한 것으로, 절연층으로 형성할 수 있다. 절연층은 예컨대, 질화막(Nitride)을 포함할 수 있고, 질화막은 실리콘질화막(SiN)을 포함할 수 있다.
도 2b에 도시된 바와 같이, 하드마스크층(14), 도전층(13), 제2실리콘층(12) 및 제1실리콘층(11)을 패터닝한다. 먼저, 하드마스크층(14) 상에 마스크패턴(도시생략)을 형성하고, 마스크패턴을 식각배리어로 하드마스크층(14)을 식각하며, 식각된 하드마스크층(14)을 식각배리어로 하부층을 식각할 수 있다. 마스크패턴은 하드마스크층(14) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)을 통해 패터닝하여 형성할 수 있다.
도면부호 11A, 12A, 13A 및 14A는 각각 식각된 제1실리콘층, 제2실리콘층, 금속배선층, 하드마스크층을 가리킨다.
식각된 제1실리콘층(11A) 및 제2실리콘층(12B)은 후속 공정에서 워드라인의 채널(Channel) 또는 접합영역(Junction)이 되고, 식각된 도전층(13A) 및 하드마스크층(14A)은 비트라인(BL)이 된다.
도 2c에 도시된 바와 같이, 비트라인(BL)을 포함하는 제2반도체 기판(10)의 전면을 따라 스페이서절연층(15)을 형성한다.
스페이서절연층(15)은 비트라인(BL)의 측벽 보호 즉, 도전층(13A)의 측면 산화 등을 방지하는 역할을 한다. 또한, 스페이서절연층(15)은 제2반도체 기판(10)을 식각하기 위한 식각 마스크 역할도 한다.
스페이서절연층(15)은 제2반도체 기판(10)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 예컨대, 스페이서절연층(15)은 질화막을 포함할 수 있다. 질화막은 실리콘질화막을 포함할 수 있다.
도 2d에 도시된 바와 같이, 스페이서절연층(15)을 식각배리어로 제2반도체 기판(10)을 일정깊이 식각한다. 따라서, 비트라인(BL) 하부에 제2반도체 기판(10)의 일부두께가 필라 형태로 형성된다. 필라형태의 반도체 기판(10A)은 후속 공정에서 접합영역으로 사용되며, 이를 고려하여 식각 두께를 조절할 수 있다.
이때, 하드마스크층(14A) 상부 및 제2반도체 기판(10) 상부의 스페이서절연층(15) 역시 제거되어 제1 및 제2실리콘층(11A, 12A)과 비트라인(BL)의 측벽에 스페이서(15A)가 형성된다.
필라형태의 반도체 기판(10A)은 제1 및 제2실리콘층(11A, 12A)과 함께 후속 워드라인의 채널 및 접합영역으로 사용되며, 이하 필라형태의 반도체 기판(10A)을 '제3실리콘층(10A)'이라고 한다.
도 2e에 도시된 바와 같이, 제3실리콘층(10A) 및 제2반도체 기판(10)에 제3도전형 불순물을 이온주입한다. 제3도전형 불순물은 제2도전형 불순물과 동일한 도전형 불순물을 포함할 수 있다. 예컨대, 제2도전형 불순물이 N형 불순물인 경우 제3도전형 불순물 역시 N형 불순물을 포함할 수 있다.
도 2f에 도시된 바와 같이, 제2반도체 기판(10) 상에 제1 내지 제3실리콘층(11A, 12B, 10B) 사이를 매립하는 제1절연층(16)을 형성한다. 제1절연층(16)은 좁은 지역에도 보이드(void) 없이 갭필이 가능하도록 유동성이 좋은 절연층을 포함할 수 있다. 예컨대, 제1절연층(16)은 산화막을 포함할 수 있다.
제1절연층(16)이 제1 내지 제3실리콘층(11A, 12A, 10B) 사이를 매립하도록 형성하기 위하여, 제2반도체 기판(10) 상부에 돌출된 제1 내지 제3실리콘층(11A, 12A, 10B) 및 비트라인(BL) 사이를 갭필하는 절연층을 형성하고, 절연층 상부에 비트라인(BL)이 돌출되는 타겟으로 절연층을 리세스(recess)시키는 공정을 진행할 수 있다.
도 2g에 도시된 바와 같이, 제1절연층(16) 상에 제2절연층(17)을 형성한다. 특히, 제2절연층(17)은 비트라인(BL) 사이에 에어갭(18, Air gap)이 형성되는 조건으로 형성한다.
이를 위해, 제2절연층(17)은 피복단차성(Step coverage)이 나쁜 증착방법으로 형성할 수 있다. 예컨대, 제2절연층(17)은 화학기상증착법(Chemical Vapor Deposition)으로 형성할 수 있다.
또한, 제2절연층(17)은 본딩층으로 사용될 수 있으며, 예컨대 제2절연층(17)은 산화막을 포함할 수 있다. 또 다른 실시예로, 제2절연층(17) 상에 제2본딩층(미도시)를 형성할 수 있다.
위와 같이, 유동성이 좋은 제1절연층(16)으로 제1 내지 제3실리콘층(11A, 12B, 10B)을 매립하고, 제1절연층(16) 상에 CVD방법으로 제2절연층(17)을 형성함으로써 비트라인(BL) 사이에 에어갭(18)을 형성할 수 있다. 따라서, 비트라인 간의 기생 캐패시턴스 문제를 해결할 수 있다.
도 2h에 도시된 바와 같이, 제2반도체 기판(10)의 일정 깊이 하부에 분리층(19)을 형성할 수 있다. 분리층(19)은 후속 웨이퍼 간의 본딩 후 클리빙 공정을 용이하게 하기 위한 층으로, 제2반도체 기판(10)의 일정 깊이를 타겟으로 수소 이온주입을 진행하여 형성할 수 있다.
도 3a 내지 도 3e는 본 실시예에 따른 반도체장치 제조 방법의 일 예를 설명하는 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체장치를 형성하기 위한 제1반도체 웨이퍼(100)와 제2반도체 웨이퍼(200)를 준비한다. 제1반도체 웨이퍼(100)는 반도체 소자가 형성되는 억셉터 웨이퍼(Acceptor Wafer)이고, 제2반도체 웨이퍼(200)는 제1반도체 웨이퍼(100)에 접착될 도너 웨이퍼(Donor Wafer)이다. 또한, 제1반도체 웨이퍼(100)는 배선 등을 포함하는 회로부 일 수 있고, 제2반도체 웨이퍼(200)는 소자가 형성되는 셀부 일 수 있다.
제1반도체 웨이퍼(100)는 MOS-FET, DRAM, SRAM, PRAM 또는 플래시 메모리 소자를 형성하기 위한 기판을 포함할 수 있다.
제1반도체 기판(30)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. 또한, 제1반도체 기판(30)은 실리콘-사파이어(Silicon-On-Sapphire; SOS) 기술, 실리콘-온-인슐레이터(Silicon-On-Insulator;SOI) 기술, 박막 트랜지스터(Thin film transistor;TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기판 반도체에 의해 지지되는 실리콘 에피택셜 층(Epitaxial Layer) 등으로 이루어진 그룹 중에서 선택된 어느 하나의 반도체 구조를 포함할 수 있다.
제1반도체 기판(30)은 도시되지 않았으나 웰(Well), 소자분리막(Isolation Layer), 게이트(Gate), 소스/드레인(Source/Drain)과 다수의 콘택 및 배선 등의 소정 공정이 완료된 기판을 포함할 수 있다. 제1반도체 기판(30)은 구동 소자 즉, 주변회로부 이에 인터커넥션(Interconnection)을 더 포함할 수 있다.
이어서, 제1반도체 기판(30) 상에 제1본딩층(32, 33)을 형성한다. 제1본딩층(32, 33)은 제2반도체 웨이퍼(200)와의 본딩을 위한 것으로, 이종막이 적층된 구조를 포함할 수 있다. 제1본딩층(32, 33)은 예컨대, 질화막(32)과 산화막(33)의 적층구조를 포함할 수 있다. 질화막(32)은 실리콘질화막을 포함할 수 있고, 산화막(33)은 실리콘산화막을 포함할 수 있다.
제2반도체 웨이퍼(200)의 제2반도체 기판(10)은 도너 웨이퍼로 사용될 제2반도체 기판(10) 상부에 수직 게이트용 채널 및 접합영역과 비트라인(BL)이 형성된다. 제2반도체 기판(10)은 소정 공정이 완료된 기판일 수 있고, 예컨대 실리콘 기판을 포함할 수 있다. 제2반도체 웨이퍼(200)는 도 2a 내지 도 2h의 공정을 통해 형성된다.
본 실시예에서는 제2절연층(17)을 제2본딩층으로 적용하여 제1본딩층(32, 33)과 제2절연층(17)에 의한 본딩 공정을 진행하기로 한다.
도 3b에 도시된 바와 같이, 제1본딩층(32, 33)과 제2절연층(17)을 이용하여 제1 및 제2반도체 웨이퍼(100, 200)를 본딩시킨다. 제1 및 제2반도체 웨이퍼(100, 200)의 본딩은 산화막-산화막 본딩(Oxide to Oxide bonding)으로, 반데르발스(Van der Waals) 힘에 의한 본딩으로 진행할 수 있다.
이어서, 본딩 강도(bonding strength)를 향상시키기 위해 배치타입(batch type)의 장비에서 열처리를 진행할 수 있다. 이때, 열처리와 동시에 일정 압력을 가할 수 있다.
도 3c에 도시된 바와 같이, 본딩이 완료된 제2반도체 웨이퍼(200)의 제2반도체 기판(10, 도 3b 참조)에 분리 공정을 진행한다.
분리 공정은 제2반도체 기판(10, 도 3b 참조)의 상면에 그라인딩(Grinding), 연마(Polishing) 또는 식각 공정을 진행할 수 있다. 혹은, 도 2h에서 수소 이온주입을 통해 제2반도체 기판(10, 도 3b 참조) 내에 분리층(19, 도 2h 참조)을 형성한 경우, 분리층이 노출될 때까지 그라인딩(Grinding), 연마(Polishing) 또는 식각 공정을 진행할 수 있다. 분리층을 적용한 경우, 분리층이 노출된 후에 이방성 또는 등방성 식각 공정을 진행하여 잔류하는 제2반도체 기판(10, 도 3b 참조)을 평탄화 시킨다.
따라서, 본딩이 완료된 반도체소자의 최상층에는 제3실리콘층(10B) 및 제1절연층(16)이 노출된다.
도 3d에 도시된 바와 같이, 제1 내지 제3실리콘층(11A, 12A, 10B)을 각각 채널 및 접합영역으로 사용하는 워드라인(미도시)을 형성한다. 이때, 제2 및 제3실리콘층(12A, 10B)은 워드라인의 접합영역으로 작용할 수 있고, 제1실리콘층(11A)은 워드라인의 수직채널로 작용할 수 있다. 즉, 제2실리콘층(12A)은 워드라인의 소스영역으로 작용할 수 있고, 제3실리콘층(10B)은 워드라인의 드레인영역으로 작용할 수 있다. 또한, 워드라인은 제1실리콘층(11A)의 측벽에 형성될 수 있고, 제1실리콘층(11A)을 둘러싸는 형태로 형성될 수 있다.
이어서, 제1 및 제2절연층(16, 17)을 관통하는 콘택(19)을 형성한다. 콘택(19)을 통해 비트라인(BL) 및 워드라인이 제1반도체 기판(30) 상부에 위치하는 반도체 소자들과 전기적으로 연결될 수 있다.
도 3e에 도시된 바와 같이, 콘택(19) 및 드레인영역으로 작용하는 제3실리콘층(10B)을 포함하는 제1절연층(16) 상에 제3절연층(20)을 형성한다. 제3절연층(20)은 예컨대, 산화막을 포함할 수 있다.
이어서, 제3절연층(21)을 관통하여 제3실리콘층(10B)에 연결되는 스토리지 노드 콘택(21)을 형성한다.
이어서, 스토리지 노드 콘택(21)에 연결되는 스토리지 노드(22)를 형성한다. 본 실시예에서는 실린더형 스토리지 노드를 도시하고 있으나, 이에 한정되지 아니하며 형성가능한 모든 형태의 스토리지 노드를 포함할 수 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 제2반도체 기판 11A : 제1실리콘층
12A : 제2실리콘층 10B : 제3실리콘층
13A : 금속배선층 14A : 하드마스크층
15A : 스페이서절연층 16 : 제1절연층
17 : 제2절연층 18 : 에어갭
19 : 콘택 20 : 제3절연층
21 : 스토리지 노드 콘택 22 : 스토리지 노드
12A : 제2실리콘층 10B : 제3실리콘층
13A : 금속배선층 14A : 하드마스크층
15A : 스페이서절연층 16 : 제1절연층
17 : 제2절연층 18 : 에어갭
19 : 콘택 20 : 제3절연층
21 : 스토리지 노드 콘택 22 : 스토리지 노드
Claims (25)
- 제1반도체 기판 상에 회로부 및 제1본딩층이 적층된 제1반도체 웨이퍼를 형성하는 단계;
제2반도체 기판 상에 필라 및 비트라인이 적층된 구조체와 상기 구조체 사이를 갭필하는 절연층을 포함하는 제2반도체 웨이퍼를 형성하는 단계;
상기 제1본딩층 및 상기 절연층을 마주하여 상기 제1 및 제2반도체 웨이퍼를 본딩시키는 단계; 및
상기 제2반도체 웨이퍼의 상기 제2반도체 기판을 분리시키는 단계
를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 필라 및 비트라인이 적층된 구조체를 형성하는 단계는,
제2반도체 기판 상에 제1실리콘층 및 제2실리콘층을 적층하는 단계;
상기 제2실리콘층 상에 도전층 및 하드마스크층을 적층하는 단계;
상기 하드마스크층 및 도전층을 식각하여 비트라인을 형성하는 단계;
상기 비트라인 하부의 상기 제2실리콘층 및 제1실리콘층을 식각하는 단계;
식각된 상기 제2실리콘층 및 제1실리콘층과 상기 비트라인의 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 식각배리어로 상기 제2반도체 기판을 일정 깊이 식각하는 단계;
식각된 상기 제2반도체 기판에 이온주입을 진행하여 제3실리콘층을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 절연층을 형성하는 단계는,
상기 제2반도체 기판 상에 상기 구조체 사이를 갭필하는 제1절연층을 형성하는 단계;
상기 제1절연층을 일정깊이 리세스하여 상기 비트라인을 돌출시키는 단계; 및
상기 제1절연층 상에 상기 비트라인 사이에 에어갭을 형성하는 제2절연층을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 제1 내지 제3실리콘층은 도전형 불순물이 도핑된 실리콘층을 포함하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 제2 및 제3실리콘층은 N형 실리콘층을 포함하고, 상기 제1실리콘층은 P형 실리콘층을 포함하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 제2 및 제3실리콘층은 P형 실리콘층을 포함하고, 상기 제1실리콘층은 N형 실리콘층을 포함하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 제1 및 제2실리콘층을 형성하는 단계는,
상기 제2반도체 기판에 각각의 도전형 불순물을 이온주입하여 진행하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 제1 및 제2실리콘층을 형성하는 단계는,
에피택셜 성장 공정으로 진행하는 반도체 장치 제조 방법.
- 제8항에 있어서,
상기 제1 및 제2실리콘층을 형성하는 단계는,
상기 에피택셜 성장시 인시튜로 각각의 도전형 불순물을 도핑하는 반도체 장치 제조 방법.
- 제2항에 있어서,
상기 스페이서는 질화막을 포함하는 반도체 장치 제조 방법.
- 제3항에 있어서,
상기 제1 및 제2절연층을 산화막을 포함하는 반도체 장치 제조 방법.
- 제4항에 있어서,
상기 제2절연층은 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 제2반도체 웨이퍼를 형성하는 단계에서,
상기 제2반도체 웨이퍼는 상기 절연층 상에 형성된 제2본딩층을 더 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 절연층을 형성하는 단계 후에,
상기 제2반도체 기판의 하부에 분리층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제14항에 있어서,
상기 분리층을 형성하는 단계는,
상기 제2반도체 기판 하부의 일정 깊이를 타겟으로 수소 이온주입을 진행하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 제2반도체 웨이퍼의 상기 제2반도체 기판을 분리시키는 단계 후,
상기 비트라인 상에 워드라인을 형성하는 단계; 및
상기 워드라인 상부에 캐패시터를 형성하는 단계
를 더 포함하는 반도체 장치 제조 방법.
- 제1본딩층을 포함하는 회로부; 및
상기 제1본딩층에 접하는 절연층을 포함하는 셀부를 포함하되,
상기 셀부는,
비트라인과 상기 비트라인에 접합영역이 직접 연결되는 셀 트랜지스터를 포함하는 반도체 장치.
- 제17항에 있어서,
상기 셀부는,
상기 회로부에 연결되는 콘택을 더 포함하는 반도체 장치.
- 제17항에 있어서,
상기 셀부는 상기 비트라인 사이에 에어갭을 더 포함하는 반도체 장치.
- 제17항에 있어서,
상기 절연층은 다층으로 형성되고, 상기 절연층은 제1 및 제2절연층의 적층구조 또는, 제1절연층, 제2절연층 및 제2본딩층의 적층구조를 포함하는 반도체 장치.
- 제17항에 있어서,
상기 비트라인은 하드마스크층과 도전층의 적층구조를 포함하는 반도체 장치.
- 제17항에 있어서,
상기 셀 트랜지스터는 상기 비트라인 상에 적층된 필라 및 상기 필라의 측벽에 형성된 워드라인을 포함하는 반도체 장치.
- 제22항에 있어서,
상기 필라는 도전형 실리콘층의 적층구조를 포함하는 반도체 장치.
- 제22항에 있어서,
상기 필라는 N형, P형 및 N형 실리콘층의 적층구조를 포함하는 반도체 장치.
- 제22항에 있어서,
상기 필라는 P형, N형 및 P형 실리콘층의 적층구조를 포함하는 반도체 장치.
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