KR101003542B1 - 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원반도체 장치 - Google Patents
3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원반도체 장치 Download PDFInfo
- Publication number
- KR101003542B1 KR101003542B1 KR1020080100893A KR20080100893A KR101003542B1 KR 101003542 B1 KR101003542 B1 KR 101003542B1 KR 1020080100893 A KR1020080100893 A KR 1020080100893A KR 20080100893 A KR20080100893 A KR 20080100893A KR 101003542 B1 KR101003542 B1 KR 101003542B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- impurity
- impurity layer
- semiconductor substrate
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 154
- 238000000034 method Methods 0.000 title claims description 53
- 239000010410 layer Substances 0.000 claims abstract description 262
- 239000012535 impurity Substances 0.000 claims abstract description 189
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000011229 interlayer Substances 0.000 claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 239000013078 crystal Substances 0.000 claims description 26
- 238000000059 patterning Methods 0.000 claims description 12
- 238000000926 separation method Methods 0.000 claims description 12
- 239000002245 particle Substances 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 239000003870 refractory metal Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims 3
- 229910017052 cobalt Inorganic materials 0.000 claims 1
- 239000010941 cobalt Substances 0.000 claims 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims 1
- 229910052735 hafnium Inorganic materials 0.000 claims 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims 1
- 229910052759 nickel Inorganic materials 0.000 claims 1
- 229910052763 palladium Inorganic materials 0.000 claims 1
- 229910052697 platinum Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 description 37
- 150000002500 ions Chemical class 0.000 description 16
- 239000000463 material Substances 0.000 description 7
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- -1 Tungsten nitride Chemical class 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 208000002874 Acne Vulgaris Diseases 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- 206010000496 acne Diseases 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Thin Film Transistor (AREA)
Abstract
기판 접합을 통한 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치가 제공된다. 3차원 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 하부 반도체 소자들을 형성하고, 하부 반도체 소자들을 덮는 층간 절연막을 형성하고, 층간 절연막 상에 다수의 불순물층을 포함하는 제 2 반도체 기판을 접합시키고, 다수의 불순물층을 패터닝하여, 층간 절연막 상에 수직형 반도체 소자들을 형성하는 것을 포함한다.
3차원, 기판, 접합
Description
본 발명은 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치에 관한 것으로, 보다 상세하게는 기판 접합을 통해 수직 채널 트랜지스터를 형성할 수 있는 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치에 관한 것이다.
반도체 장치를 고도로 집적화시키기 위해, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다. 그런데, 상기와 같이 패턴의 크기를 감소시키는 경우에는 저항이 매우 증가되는 등의 예기치 않은 문제가 발생한다. 때문에, 상기 패턴의 크기를 감소시킴으로서 집적도를 증가시키는 데는 한계가 있다. 따라서, 최근에는 반도체 장치를 고도로 집적화시키기 위해, 기판 위에 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 3차원 구조의 반도체 장치들이 개발되고 있다.
3차원 구조 반도체 장치는, 이미 제작된 베이스 반도체 기판과 절연층들으로 구성된 하나의 반도체 소자 위에, 다른 제 2의 반도체 기판을 접합하여 형성할 수 있다.
또한, 반도체 장치의 집적도를 향상시키기 위해, 수직 채널 구조의 반도체 소자들을 형성할 수 있다.
그런데, 상부에 접합된 반도체 기판에 수직 채널 구조의 반도체 소자를 형성하는 경우, 불순물층들을 형성시 불순물 이온의 크기에 따라 원하는 영역에 불순물층을 형성하는데 어려움이 있다.
이에 따라 본 발명이 해결하고자 하는 과제는 기판 접합을 통해 수직 채널 트랜지스터를 형성할 수 있는 3차원 반도체 장치의 제조 방법을 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 상기와 같은 제조 방법에 따라 제조된 3차원 반도체 장치를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 하부 반도체 소자들을 형성하고, 하부 반도체 소자들을 덮는 층간 절연막을 형성하고, 층간 절연막 상에 다수의 불순물층을 포함하는 제 2 반도체 기판을 접합시키고, 다수의 불순물층을 패터닝하여, 층간 절연막 상에 수직형 반도체 소자들을 형성하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 장치는 반도체 기판, 반도체 기판 상에 형성된 하부 반도체 소자들,하부 반도체 소자들을 덮는 층간 절연막, 층간 절연막 상에 형성된 수직형 반도체 소자들을 포함하되, 수직형 반도체 소자들은, 층간 절연막 상에 기둥 형태로 형성된 불순물층 패턴들, 불순물 패턴들의 측벽 및 불순물 패턴들 사이에 형성된 절연막 및 절연막을 개재하여 불순물 패턴들의 측벽을 둘러싸는 게이트 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같이 본 발명의 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치에 따르면, 기판 접합을 통해 불순물층들을 제공하고, 불순물층을 패터닝하여 수직 채널 트랜지스터를 형성할 수 있다. 그리고, 채널 영역 상에 형성된 게이트 절연막과, 수직 채널 트랜지스터의 게이트 전극 하부에 위치하는 절연막의 두께를 다르게 형성할 수 있다.
이에 따라, 기판 접합을 통해 제공된 불순물층들을 패터닝하여 형성된 수직 채널 트랜지스터에서, 게이트 전극과 게이트 절연막 간에 형성되는 채널 영역을 제외한 다른 부분에서 게이트 전극과 불순물층 간의 기생 캐패시턴스가 증가하는 것을 방지할 수 있다. 그리고, 체널 영역 이외의 부분에서 절연막을 두껍게 형성함에 따라 게이트 전극과 불순물층 간의 누설 전류를 줄일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법에 대해 상세히 설명하기로 한다.
도 1 내지 도 8c는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
먼저, 도 1을 참조하면, 제 1 반도체 기판(100) 상에 하부 반도체 소자들을 형성한다. 하부 반도체 소자의 형태는 제한이 없으나, 일반적으로 MOS-FET, DRAM, SRAM, PRAM 또는 플래시 메모리 소자를 형성할 수 있다. 본 발명의 일 실시예에서는 제 1 반도체 기판(100) 상에 NMOS 또는 PMOS 트랜지스터들을 형성하는 것으로 설명한다.
보다 상세히 설명하면, 제 1 반도체 기판(100)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. 또한, 제 1 반도체 기판(100)은 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI)기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들, 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함한다.
그리고 나서, 제 1 반도체 기판(100) 내에 웰 영역(104)을 형성한다. 웰 영역(104)은 제 1 반도체 기판(100)의 표면으로 불순물을 이온주입함으로써 형성할 수 있다. 웰 영역(104)은 제 1 반도체 기판(100)의 표면으로 불순물을 이온주입함 으로써 형성할 수 있다. 웰 영역(104)은 NMOS 소자가 형성될 영역에는 보론과 같은 이온을 주입하여 p형 웰 영역을 형성할 수 있으며, PMOS 소자가 형성될 영역에는 인과 같은 이온을 주입하여 n형 웰 영역을 형성할 수 있다. 본 발명의 일 실시예에서는 제 1 반도체 기판(100) 상에 NMOS 소자만을 형성하는 것으로 예시된다.
이 후, 제 1 반도체 기판(100)에 활성 영역을 정의하기 위한 소자 분리막들(102)을 형성한다. 소자 분리막들(102)은 제 1 반도체 기판(100) 내에 트렌치들을 형성하고, 트렌치 내에 HDP(High Density Plasma) 산화막 등과 같은 절연 물질을 매립함으로써 형성될 수 있다.
소자 분리막(102)을 통해 제 1 반도체 기판(100)에 활성 영역을 정의한 다음에는, 제 1 반도체 기판(100) 상에, 게이트 절연막 및 게이트 도전막을 적층하고 패터닝하여, 게이트 전극(110)을 형성한다. 게이트 전극(110)을 형성한 후에는, 게이트 전극(110) 양측의 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소스/드레인 영역(112)을 형성한다. 이에 따라 제 1 반도체 기판(100) 상에 트랜지스터들이 완성된다.
다음으로, 도 2를 참조하면, 트랜지스터들이 형성된 제 1 반도체 기판(100) 상에 다층의 배선층(150)을 형성한다.
상세히 설명하면, 제 1 반도체 기판(100) 상에 트랜지스터들을 형성한 후에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막(120)을 형성한다. 예를 들어, 제 1 층간 절연막(120)은 PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass) 또는 PE-TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 물질로 형성할 수 있다.
그리고 제 1 층간 절연막(120) 내에 하부의 트랜지스터들과 전기적으로 접속되는 콘택(132) 및 배선(131)들을 형성한다. 콘택(132)들은 제 1 층간 절연막(120)을 선택적으로 이방성 식각하여, 소스/드레인 영역(112) 또는 게이트 전극(110)을 노출시키는 콘택 홀을 형성한 다음, 콘택 홀 내에 도전 물질을 매립함으로써 형성될 수 있다. 구체적으로 콘택(132) 및 배선(131)들은 트랜지스터들의 게이트 전극(110) 또는 소스/드레인 영역(112)과 연결될 수 있다.
제 1 층간 절연막(120)에 콘택(132) 및 배선(131)들을 형성한 다음에, 제 2 내지 제 3 층간 절연막들(130, 140)을 형성할 수 있으며, 각각의 층간 절연막(130, 140) 내에도 콘택(132) 및 배선(131)들을 형성할 수 있다.
이와 같이, 콘택(132) 및 배선(131)들을 형성할 때, 다양한 도전 물질이 사용될 수 있다. 일반적으로 반도체 직접회로에 사용되는 알루니늄이나 구리 배선을 사용할 수 있고, 후속 공정에 의한 열적 영향을 줄이기 위해 내화 금속 물질을 이용할 수도 있다. 예를 들어, 콘택(132) 및 배선(131)들은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성할 수 있다.
다음으로, 도 3을 참조하면, 제 1 반도체 기판(100) 상에서 최상층에 위치하는 제 3 층간 절연막(140) 상에, 상부 반도체 소자들을 형성하기 위한 제 2 반도체 기판(도 5의 200 참조)을 접합시킬 수 있는 접합층(160)을 형성한다.
접합층(160)은 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 또는 금속계 Ti, TiN, Al 등), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다.
여기서, 접합층(160)을 금속 물질로 형성하는 경우, 금속 물질은 하부의 배선층(150)에 형성된 금속 물질들보다 낮은 온도에서 녹는 물질로 형성될 수 있다. 그리고, 반도체 기판(200)과의 접합시에 표면의 미세 불균일로 인하여 형성될 수 있는 보이드(void)를 방지하기 위해, 평탄화 공정시 낮은 온도에서 리플로우될 수 있는 물질로 형성할 수 있다. 즉, 이러한 접합층(160)은 상부에 제 2 반도체 기판(200)을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다.
본 발명의 일 실시예에서는 금속 물질로 이루어진 접합층(160)과 반도체 기판(200)을 접합시키는 것으로 설명하였으나, 반도체 기판(200)의 접합은 절연막과 절연막, 절연막과 반도체, 또는 금속과 금속을 접합시킬 수도 있다.
이어서, 접합층(160) 상에 접합시킬 제 2 반도체 기판을 준비한다.
도 4a 내지 도 4c를 참조하여, 보다 상세히 설명하면, 제 2 반도체 기판으 로, 소정 깊이까지 균일하게 불순물이 도핑된 다수의 불순물층들(200)을 포함하는 단결정 반도체 기판(207)을 준비한다. 여기서, 다수의 불순물층들(200)은 단결정 반도체 기판(207) 내에 불순물을 이온 주입하거나, 단결정 반도체 기판(207)을 형성하기 위한 에피택시층 성장 과정 중에 불순물을 첨가하여 형성할 수 있다.
이때, 다수의 불순물층(200)은 n형 불순물의 제 1, 제 3 불순물층(201, 203)과 p형 불순물의 제 2 불순물층(202)이 교대로 위치할 수 있도록 불순물을 이온주입하여 형성될 수 있다. 즉, 제 2 반도체 기판의 표면으로부터 n/p/n 또는 p/n/p 구조의 불순물층이 형성될 수 있다. 제 2 반도체 기판에 형성된 다수의 불순물층(200)은 후속 공정에 따라 트랜지스터들을 형성시, 채널 영역 및 소스/드레인 영역을 제공할 수 있다.
즉, 도 4b를 참조하면, 제 2 반도체 기판 내에 다수의 불순물층(200)을 형성할 때, 입자가 큰 불순물 이온을 반도체 기판의 표면 근처에 형성한다. 다시 말해, n/p/n 구조의 불순물층을 형성시, 입자가 큰 n형 불순물 이온을 반도체 기판 표면으로부터 얕은 깊이에 형성하여 제 1 불순물층(201)을 형성한다. 그리고, p형 불순물을 제 1 불순물층(201) 아래에 이온주입하여 제 2 불순물층(202)을 형성한다. 그리고 나서, 제 1 불순물층(201)의 이온들보다 입자가 작은 n형 불순물 이온을 주입하여 제 3 불순물층(203)을 반도체 기판 표면으로부터 가장 깊은 깊이에 형성한다.
예를 들어, n형 불순물 이온 중 비교적 입자가 큰 아세닉(Arsenic) 이온을 반도체 기판 표면으로부터 얕은 깊이에 형성한다. 그리고 나서 p형 불순물인 보론(B) 이온을 아세닉 불순물층 아래에 형성한다. 그리고, 아세닉 이온보다 이온 입 자가 작은 n형 불순물로, 포스포러스(phosphorus) 이온을 보론 불순물층 아래에 형성한다.
이 후, 도 5에 도시된 바와 같이, 반도체 기판 표면으로부터 얕게 형성된 제 1 불순물층(201)의 두께를 증가시키기 위해, 제 2 반도체 기판 상에 제 4 불순물층(210)을 더 형성한다.
상세히 설명하면, 아세닉 이온으로 제 1 불순물층(201)이 형성된 표면 상에, 다결정 반도체층을 추가로 형성한다. 그리고 나서, 다결정 반도체층 내에 아세닉 또는 포스포러스 등의 n형 불순물을 주입하여 제 4 불순물층(210)을 형성할 수 있다. 또는, 제 1 불순물층(201)이 형성된 표면 상에, 다결정 반도체층을 형성함과 동시에 인시츄(in-situ)로 n형 불순물을 도핑하여 제 4 불순물층(210)을 형성할 수 있다.
이와 달리, 제 1 불순물층(201)의 표면 상에, 에피택시얼층을 형성하고, 에피택시얼층에 n형 불순물을 도핑하여 제 4 불순물층(210)을 형성할 수도 있다.
한편, 접합층(160)이 금속층으로 이루어진 경우, 접합층(160)이 반도체 기판의 표면에 형성된 제 1 불순물층(201)의 불순물 영역을 증가시키는 역할을 할 수 있다.
또한, 이온 입자가 큰 제 1 불순물층(201) 상에 제 4 불순물층(210)을 더형성 하여 n형 불순물층의 두께를 증가시키는 대신, 반도체 기판 표면으로부터 소정 깊이까지 이온 입자가 작은 포스포러스 불순물을 이온 주입하여 n형 불순물층을 두껍게 형성할 수도 있다.
그리고, 다수의 불순물층(200), 즉, 제 3 불순물층(203)과 단결정 반도체층(207) 계면에 분리층(205)을 형성한다. 분리층(205)은 미세 구멍이 형성된 기포층 (Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이로 (예를 들면, Si-Ge) 생긴 변형층(Strained Layer)을 말한다. 분리층(205)을 형성하는 기술 중에서, 많이 쓰이는 기술 중에는 수소 (Hydrogen)와 같은 기화성 기체를 이온 주입하여 (exfoliating implant), 웨이퍼를 분리하는 방식도 있다.
이러한 분리층(205)은 제 2 반도체 기판(200)을 접합층(160) 상에 접착한 후, 단결정 반도체 기판(207) 영역을 제거할 때, 불순물층(200)까지 제거되는 것을 저지하는 역할을 할 수 있다. 또한, 분리층(205)은 불순물층(200)만 남고 단결정 반도체 기판(207)이 정확하고, 쉽게 분리될 수 있는 역할을 한다.
이후, 도 6에 도시된 바와 같이, 불순물층(200)의 표면이 접합층(160)과 마주하도록 하여, 단결정 반도체 기판(207)을 접합시킨다. 다시 말해, 두껍게 형성된 n형 불순물의 제 1, 제 4 불순물층(201, 210), 즉, 제 4 불순물층(210)의 표면이 접합층(160) 표면과 접합된다.
불순물층(200)과 제 4 불순물층(210)을 접합층(160) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다.
이와 같이, 접합층(160) 상에 불순물층(200)과 제4 불순물층(210)을 포함하는 단결정 반도체 기판(207)을 접착시킬 때, 단결정 반도체 기판(207) 상에는 다른 반도체 소자들이 형성되지 않은 상태이므로, 단결정 반도체 기판(207)을 접합층(150) 상에 정확히 정렬시키는 것이 요구되지 않는다.
단결정 반도체 기판(207)의 불순물층(200)을 완전히 접합시킨 다음에는, 도 6에 도시된 바와 같이, 불순물층(200)과 제 4 불순물층(210)을 제외한 나머지 부분을 모두 제거한다.
보다 상세히 설명하면, 접합된 단결정 반도체 기판(207)의 상면부터 분리층(205)이 노출될 때까지 그라인딩(grinding), 연마(polishing), 혹은 식각 공정을 진행한다. 분리층(205)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진행하여 다수의 불순물층(200) 표면을 노출시킨다. 즉, 포스포러스 이온들로 이루어진 n형 불순물층(203)이 노출된다.
불순물층(200)을 노출시키는 것은, 반도체 기판 내에서 불순물층(200)과 분리층(205)에서 서로 다른 물질이나 혹은 같은 물질에서의 서로 다른 밀도를 이용하여 선택적 식각이 가능하다. 혹은, 분리층(205)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(205)을 따라 균열이 발생하여 단결정 반도체 기판(207)과 다수의 불순물층(200)을 분리할 수도 있다.
한편, 단결정 반도체 기판(207)은 경우에 따라 글라스 웨이퍼(glass wafer)와 같은 메개체가 될 수도 있다. 예를 들어, 불순물층을 제공할 때, 글라스 웨이퍼에 제공하고, 다시 다른 반도체 기판에 2차에 걸쳐 제공할 수도 있다.
이와 같이, 접합층(160) 상에 불순물층을 포함하는 단결정 반도체 기판(207)을 접합시키고, 불순물층(200)을 제외한 단결정 반도체 기판(207)을 제거함으로써, 접합층(160) 상에 불순물층(200)과 제 4 불순물층(210)이 형성된다.
즉, 접합층(160) 표면 상에 제 4 불순물층(210)이 위치하고, 제 4 불순물층 상에 제 1, 2, 3 불순물층이 순서대로 위한다. 즉, 접합층(160) 표면 상에는 n형 불순물로 이루어진 제 4 및 제 1 불순물층(210, 201)이 형성된다. 따라서, 접합층(160) 상에 두꺼운 두께를 갖는 n형 불순물층을 형성할 수 있다.
다음으로, 수직 채널 구조의 트랜지스터들을 형성하기 위해 다수의 불순물층들(210, 200)을 패터닝한다.
즉, 제 4 불순물층(210)과 불순물층(200)을 패터닝하기 위한 식각 마스크(미도시)를 불순물층(200) 상에 형성한다. 이때, 상기 식각 마스크는 포토레지스트를 도포하고 패터닝하여 형성할 수 있다.
그리고 나서, 식각 마스크를 이용하여 다수의 불순물층들(200, 210) 및 접합층(160)을 패터닝한다. 즉, 제 3 층간 절연막(140)이 노출될 때까지 다수의 불순물층 및 접합층(160)을 순차적으로 식각한다.
이와 같이, 다수의 불순물층들(210, 200)을 패터닝하는 것은 상부에 형성하 는 반도체 소자의 특성들에 따라 1회 이상 패터닝 공정을 진행할 수 있을 것이다.
즉, 도 8에 도시된 바와 같이, 본 발명의 일 실시예에서는 상부에 기둥 형태의 다수의 불순물층 패턴(200')들을 형성한다. 이 때, 각각의 불순물층 패턴(200')은 n/p/n 구조를 가지며, 접합층 패턴(162) 상의 n형 불순물층은 제 1 및 제 4 불순물층으로 이루어진다. 즉, 접합층 패턴(162) 상의 n형 불순물층은 상부에위치한 p형 또는 n형 불순물층보다 두껍게 형성된 구조를 갖는다. 그리고, 접합층 패턴(162) 상의 n형 불순물층은 서로 전기적으로 연결될 수 있다. 이에 따라, 수직 채널 트랜지스터의 채널 영역 및 소스/드레인 영역을 형성할 수 있다. 여기서, 패터닝된 접합층(162)은 도전 물질로 형성되어 있는 경우에는, 하부의 콘택(132)과 수직 채널 트랜지스터들을 전기적으로 연결시키는 콘택 역할을 할 수 있다.
다음으로, 기둥 형태의 불순물층 패턴(200')들 둘레에 게이트 절연막 및 게이트 전극을 형성한다. 게이트 절연막 및 게이트 전극의 형성 방법에 대해서는 도 9a 내지 도 9e 를 참조하여 보다 상세히 설명하기로 한다.
도 9a를 참조하면, 제 1, 3 및 4 불순물층(201', 203', 210')이 소스/드레인 영역으로 제공되고, 제 2 불순물층(202')이 채널 영역으로 제공될 수 있다. 이 때, 제 1 및 제 4 불순물층(201', 210')이 하나의 소스/드레인 영역을 형성할 수 있다.
기둥 형태의 불순물층 패턴들을 형성한 다음에는, 기둥 형태의 불순물층 패턴들(201', 202', 203', 210')을 따라 컨포말하게 게이트 절연막(220)을 형성한다. 이 때, 기생 캐패시턴스 및/또는 누설 전류가 증가하는 것을 방지하기 위해, 게이트 절연막(220)을 두껍게 형성한다. 즉, 게이트 절연막(220)은 기둥 형태의 불순물 층 패턴들(201', 202', 203', 210')을 완전히 덮을 수 있다.
그리고 나서, 도 9b에 도시된 바와 같이, 게이트 절연막(220)에 대해 CMP(Chemical-Mechanical Polishing)와 같은 평탄화 공정을 수행하여, 게이트 절연막(220)의 상면을 평탄화한다. 여기서, 게이트 절연막(222)이 불순물층 패턴(203)의 상면을 노출시킬 수도 있을 것이다.
이어서, 도 9c를 참조하면, 상면이 평탄화된 게이트 절연막(222)에 대해 건식 식각 공정을 진행하여, 불순물층 패턴들(201', 202', 203', 210') 사이에 수평 게이트 절연막 패턴(224)을 일정 두께만 남기고 제거한다. 여기서, 불순물층 패턴들(201', 202', 203', 210') 사이의 수평 게이트 절연막 패턴(224)은 제 4 불순물층 패턴(210')보다 위에 형성될 수 있다.
즉, 제 4 불순물층 패턴(210')의 상부 및 둘레에 두께가 두꺼운 수평 게이트 절연막 패턴(224)이 형성된다. 이러한 수평 게이트 절연막 패턴(224)의 형성 방법은 이에 제한되지 않으며, 다른 방법들을 이용하여 형성할 수도 있을 것이다.
이후, 도 9d에 도시된 바와 같이, 불순물층 패턴들(201', 202', 203', 210')의 측벽에 얇은 두께의 수직 게이트 절연막(232)을 형성한다. 수직 게이트 절연막(232)은 후속에서 형성된 게이트 전극(도 9e의 242 참조)과 채널 영역 간의 전하를 조절하는 역할을 한다. 이 때, 수직 게이트 절연막(232)은 산화막으로 형성하거 나, ONO막과 같이 전하를 저장할 수 있는 복합 절연막으로 형성할 수도 있다. 또한, 게이트 절연막 상에 플로팅 게이트를 더 형성할 수도 있다.
그리고 나서, 도 9e를 참조하면, 수평 및 수직 게이트 절연막(224, 232) 상에 게이트 전극(242)을 형성한다. 상세히 설명하면, 수평 및 수직 게이트 절연막(224, 232)과 불순물층 패턴(203')의 상면을 덮도록 게이트 도전막을 증착한다. 그리고, 게이트 도전막을 이방성 식각하여, 기둥 형태의 불순물층 패턴들(201', 202', 203', 210')을 동시에 감싸는 형태의 게이트 전극(242)을 형성한다. 즉, 불순물층 패턴들(201', 202', 203', 210')을 동시에 감싸도록 형성되어 하나의 워드 라인을 구현할 수 있다.
이와 같이 게이트 전극(242)을 형성한 다음에는, 도 10에 도시된 바와 같이, 수직 채널 트랜지스터들을 완전히 매립시키도록 제 5 층간 절연막(250)을 형성한다. 그리고 나서, 제 5 층간 절연막(250)에 콘택(263) 및 배선(262)들을 형성한다. 콘택 및 배선(262)들 중 일부는 제 1 반도체 기판(100) 상부에 위치하는 반도체 소자들과 전기적으로 연결될 수 있다.
이와 같이, 기판 접합을 통한 수직 채널 트랜지스터를 형성시, 상부에 접합되는 기판의 표면으로부터 깊게 n형 불순물층을 형성한 다음, 수직 채널 트랜지스터를 형성함에 따라, 수직 채널 트랜지스터에서 게이트 전극(242)이 채널 영역 이 외의 불순물 영역(210')과 접촉하여 기생 캐패시턴스가 증가하는 것을 방지할 수 있다. 그리고, 수평 게이트 절연막 패턴(224)을 두껍게 형성함에 따라 게이트 전극(242)과 불순물층(210') 간의 누설 전류를 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 10은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
< 도면의 주요 부분에 관한 부호의 설명>
100: 제 1 반도체 기판 120, 130, 140: 층간 절연막
132, 242: 배선 150: 배선층
160: 접합층 201: 제 1 불순물층
202: 제 2 불순물층 203: 제 3 불순물층
210: 제 4 불순물층 232: 게이트 절연막
234: 게이트 전극
Claims (31)
- 제 1 반도체 기판을 제공하고,상기 제 1 반도체 기판 상에 하부 반도체 소자들을 형성하고,상기 하부 반도체 소자들을 덮는 층간 절연막을 형성하고,상기 층간 절연막 상에 다수의 불순물층을 포함하는 제 2 반도체 기판을 접합시키고,상기 다수의 불순물층을 패터닝하여, 상기 층간 절연막 상에 수직형 반도체 소자들을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 수직형 반도체 소자들을 형성하는 것은,상기 제 1 반도체 기판에 대해 수직 채널을 갖는 트랜지스터들을 형성하는 3차원 반도체 장치의 제조 방법.
- 제 2 항에 있어서,상기 다수의 불순물층들을 패터닝하여, 상기 트랜지스터들의 채널 영역 및 소스/드레인 영역을 형성하는 3차원 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 반도체 기판을 접합시키기 전,상기 층간 절연막 상에 접합층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
- 제 4 항에 있어서,상기 접합층은 절연 물질 또는 도전 물질로 형성하는 3차원 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 반도체 기판을 접합시키는 것은,단결정 반도체 기판을 제공하고,상기 단결정 반도체 기판의 상면으로부터 일정 깊이까지 제 1 내지 제 3 불순물층들을 형성하고,상기 층간 절연막 상면과 상기 제 1 불순물층이 마주하도록 상기 단결정 반도체 기판을 접합시키고,상기 제 1 불순물층 표면이 노출될 때까지 상기 단결정 반도체 기판의 일부를 제거하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 내지 제 3 불순물층을 형성하는 것은,n형 및 p형 불순물층을 교대로 형성하는 3차원 반도체 장치의 제조 방법
- 제 7 항에 있어서, 상기 제 1 내지 제 3 불순물층을 형성하는 것은,상기 단결정 반도체 기판의 표면과 근접한 깊이에 입자가 큰 n형 불순물을 도핑하여 제 1 불순물층을 형성하고,상기 제 1 불순물층 아래에 p형 불순물을 도핑하여 제 2 불순물층을 형성하고,상기 제 2 불순물층 아래에 상기 제 1 불순물층의 n형 불순물보다 입자가 작은 n형 불순물을 도핑하여 제 3 불순물층을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
- 제 7 항에 있어서, 제 1 내지 제 3 불순물층들을 형성한 다음,상기 제 1 불순물층의 표면 상에 상기 제 1 불순물층과 동일한 도전형의 제 4 불순물층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 제 4 불순물층을 형성하는 것은,다결정 또는 단결정 반도체층 내에 불순물층을 도핑하여 형성하는 3차원 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 제 2 반도체 기판을 접합시킨 다음,상기 제 1 내지 제 4 불순물층을 패터닝하여 기둥 형태의 불순물층 패턴들을 형성하고,상기 불순물층 패턴들의 표면을 따라 컨포말하게 게이트 절연막 및 게이트 도전막을 순차적으로 형성하고,상기 게이트 도전막을 패터닝하여 다수의 수직 채널 트랜지스터들을 완성하는 3차원 반도체 장치의 제조 방법.
- 제 11 항에 있어서,상기 게이트 절연막은, 상기 불순물층 패턴의 측벽에 수직으로 위치하는 게이트 절연막의 두께보다, 상기 불순물층 패턴들 사이에 수평으로 위치하는 게이트 절연막의 두께를 더 두껍게 형성하는 3차원 반도체 장치의 제조 방법.
- 제 12 항에 있어서,상기 불순물층 패턴들 사이에 수평으로 위치하는 게이트 절연막의 두께는, 상기 제 1 및 제 4 불순물층의 총 두께보다 작은 3차원 반도체 장치의 제조 방법.
- 제 11 항에 있어서,상기 게이트 전극은 플로팅 게이트 또는 ONO층을 포함하는 3차원 반도체 장치의 제조 방법.
- 제 7 항에 있어서, 상기 제 2 반도체 기판을 접합시킨 다음,상기 제 1 내지 제 3 불순물층을 패터닝하여 기둥 형태의 불순물층 패턴들을 형성하고,상기 불순물층 패턴들의 표면을 따라 컨포말하게 게이트 절연막 및 게이트 도전막을 순차적으로 형성하고,상기 게이트 도전막을 패터닝하여 다수의 수직 채널 트랜지스터들을 완성하는 3차원 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 게이트 절연막은, 상기 불순물층 패턴의 측벽에 수직으로 위치하는 게이트 절연막의 두께보다, 상기 불순물층 패턴들 사이에 수평으로 위치하는 게이트 절연막의 두께를 더 두껍게 형성하는 3차원 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 불순물층 패턴들 사이에 수평으로 위치하는 게이트 절연막의 두께는, 상기 제 1 불순물층의 두께보다 작은 3차원 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 게이트 전극은 플로팅 게이트 또는 ONO층을 포함하는 3차원 반도체 장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 내지 제 3 불순물층들을 형성한 다음,상기 단결정 반도체 기판 내에서, 상기 제 3 불순물층과 접하는 깊이에 분리층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
- 제 19 항에 있어서,상기 분리층을 형성하는 것은, 기포층으로 형성하는 3차원 반도체 장치의 제조 방법.
- 제 19 항에 있어서,상기 분리층은 상기 단결정 반도체 기판의 일부를 제거시, 상기 불순물층이 제거되는 것을 저지하는 3차원 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 수직형 반도체 소자들을 형성한 다음,상기 수직형 반도체 소자들을 덮는 상부 층간 절연막을 형성하고,상기 하부 반도체 소자들과 전기적으로 연결되는 배선들을 포함하는 배선층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
- 제 22 항에 있어서,상기 배선층 내의 배선들을 내화 금속으로 형성하는 3차원 반도체 장치의 제조 방법.
- 제 23 항에 있어서,상기 배선들은 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf), 몰리브덴(Mo) 및 팔라듐(Pd)으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 3차원 반도체 장치의 제조 방법.
- 반도체 기판;상기 반도체 기판 상에 형성된 하부 반도체 소자들;상기 하부 반도체 소자들을 덮는 층간 절연막;상기 층간 절연막 상에 형성된 수직형 반도체 소자들을 포함하되,상기 수직형 반도체 소자들은,상기 층간 절연막 상에 기둥 형태로 형성된 불순물층 패턴들;상기 불순물 패턴들의 측벽 및 상기 불순물 패턴들 사이에 형성된 절연막; 및상기 절연막을 개재하여 상기 불순물 패턴들의 측벽을 둘러싸는 게이트 전극을 포함하는 3차원 반도체 장치.
- 제 25 항에 있어서,상기 게이트 절연막은 상기 불순물 패턴들 사이에 위치하는 게이트 절연막의 두께가 상기 불순물 패턴의 측벽을 덮는 게이트 절연막보다 두꺼운 3차원 반도체 장치.
- 제 25 항에 있어서,상기 불순물층 패턴은 제 1 도전형 불순물층 및 제 2 도전형 불순물층이 교대로 적층된 3차원 반도체 장치.
- 제 27 항에 있어서,상기 제 1 도전형 불순물층은 상기 층간 절연막과 접하고, 상기 제 2 도전형 불순물층의 두께보다 두껍게 형성된 3차원 반도체 장치.
- 제 27 항에 있어서,상기 불순물층 패턴은 n형/p형/n형 또는 p형/n형/p형 불순물층 패턴인 3차원 반도체 장치.
- 제 25 항에 있어서,상기 게이트 전극은 플로팅 게이트 또는 ONO층을 포함하는 3차원 반도체 장치.
- 제 25 항에 있어서,상기 수직형 반도체 소자들은 상기 하부 반도체 소자들과 전기적으로 연결된 3차원 반도체 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080100893A KR101003542B1 (ko) | 2008-10-14 | 2008-10-14 | 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원반도체 장치 |
| US12/618,542 US7867822B2 (en) | 2003-06-24 | 2009-11-13 | Semiconductor memory device |
| US12/637,559 US20100133695A1 (en) | 2003-01-12 | 2009-12-14 | Electronic circuit with embedded memory |
| US12/731,087 US20100190334A1 (en) | 2003-06-24 | 2010-03-24 | Three-dimensional semiconductor structure and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080100893A KR101003542B1 (ko) | 2008-10-14 | 2008-10-14 | 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100041625A KR20100041625A (ko) | 2010-04-22 |
| KR101003542B1 true KR101003542B1 (ko) | 2010-12-30 |
Family
ID=42272238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080100893A KR101003542B1 (ko) | 2003-01-12 | 2008-10-14 | 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101003542B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8906775B2 (en) | 2012-10-10 | 2014-12-09 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3049761B1 (fr) * | 2016-03-31 | 2018-10-05 | Soitec | Procede de fabrication d'une structure pour former un circuit integre monolithique tridimensionnel |
-
2008
- 2008-10-14 KR KR1020080100893A patent/KR101003542B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8906775B2 (en) | 2012-10-10 | 2014-12-09 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100041625A (ko) | 2010-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102695183B1 (ko) | 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 | |
| US10651086B2 (en) | 3D integration method using SOI substrates and structures produced thereby | |
| EP3939083B1 (en) | Three-dimensional memory devices | |
| KR101134819B1 (ko) | 반도체 메모리 장치의 제조 방법 | |
| US11587943B2 (en) | Bonded die assembly using a face-to-back oxide bonding and methods for making the same | |
| US7799675B2 (en) | Bonded semiconductor structure and method of fabricating the same | |
| US20110143506A1 (en) | Method for fabricating a semiconductor memory device | |
| US20220037352A1 (en) | Three-dimensional memory device with hydrogen-rich semiconductor channels | |
| US20150054149A1 (en) | Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby | |
| KR101057569B1 (ko) | 3차원 반도체 장치의 제조 방법 | |
| US20140097519A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2012160637A (ja) | 半導体装置及びその製造方法、並びにｓｏｉ基板及びその製造方法 | |
| KR100989546B1 (ko) | 3차원 반도체 장치의 제조 방법 | |
| CN113437075B (zh) | 一种三维存储器及其制造方法 | |
| US11877448B2 (en) | Methods for forming three-dimensional memory devices | |
| KR101003542B1 (ko) | 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원반도체 장치 | |
| KR100975332B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR101120676B1 (ko) | 반도체 메모리 장치의 제조 방법 | |
| KR101003541B1 (ko) | 3차원 반도체 장치의 제조 방법 | |
| KR100962229B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| WO2024043968A1 (en) | Bonded assembly containing conductive via structures extending through word lines in a staircase region and methods for making the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131216 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150616 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160616 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170619 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |