KR102259943B1 - 멀티 플래인을 포함하는 불 휘발성 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 불 휘발성 메모리 장치는 반도체 층 상에 형성되며, 상기 반도체 층과 수직한 제 1 방향으로 형성되는 제 1 셀 스트링들을 포함하는 제 1 플래인; 상기 반도체 층 상에 형성되며, 상기 제 1 방향으로 형성되는 제 2 셀 스트링들을 포함하는 제 2 플래인; 상기 제 1 플래인에 제 1 동작 전압들을 제공하는 제 1 어드레스 디코더; 상기 제 2 플래인에 제 2 동작 전압들을 제공하는 제 2 어드레스 디코더; 기판과 상기 제 1 플래인 사이에 형성되며, 상기 제 1 어드레스 디코더를 제어하는 제 1 주변 회로; 그리고 상기 기판과 상기 제 2 플래인 사이에 형성되며, 상기 제 2 어드레스 디코더를 제어하는 제 2 주변 회로를 포함하되, 상기 제 1 주변 회로와 상기 제 2 주변 회로는 상기 반도체 층 하부에 형성되는 주변 도전층을 통하여 연결된다.

Description

멀티 플래인을 포함하는 불 휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE INCLUDING MULTI-PLANE}
본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 멀티 플래인을 포함하는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불 휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 3차원 반도체 메모리 장치가 연구되고 있다. 또한, 주변 회로를 셀 어레이와 기판 사이에 위치시키는 COP(Cell Over Peri) 구조가 연구되고 있다. COP 구조는 셀 어레이의 4면에 인접하여 위치하던 주변 회로를 셀 어레이와 기판 사이에 위치시킴으로해서 동일한 면적에 더 많은 셀 어레이를 집적할 수 있다.
본 발명의 목적은 COP 구조를 가지며, 멀티 플래인을 포함하는 불 휘발성 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 제 1 반도체 층 상에 형성되며, 상기 제 1 반도체 층과 수직한 제 1 방향으로 형성되는 제 1 셀 스트링들을 포함하는 제 1 플래인; 제 2 반도체 층 상에 형성되며, 상기 제 1 방향으로 형성되는 제 2 셀 스트링들을 포함하는 제 2 플래인; 상기 제 1 플래인에 제 1 동작 전압들을 제공하는 제 1 어드레스 디코더; 상기 제 2 플래인에 제 2 동작 전압들을 제공하는 제 2 디코더; 기판과 상기 제 1 반도체 층 사이에 형성되며, 상기 제 1 어드레스 디코더를 제어하는 제 1 주변 회로; 그리고 상기 기판과 상기 제 2 반도체 층 사이에 형성되며, 상기 제 2 디코더를 제어하는 제 2 주변 회로를 포함하되, 상기 제 1 주변 회로와 상기 제 2 주변 회로는 상기 제 1 및 제 2 반도체 층 하부에 형성되는 주변 도전층을 통하여 연결된다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 제 1 반도체 층과 수직한 제 1 방향으로 상기 제 1 반도체 층 상에 형성되는 제 1 셀 스트링들을 포함하며, 상기 제 1 셀 스트링들을 분할하는 제 1 및 제 2 서브 스트링 그룹을 포함하는 제 1 플래인; 상기 제 1 방향으로 제 2 반도체 층 상에 형성되는 제 2 셀 스트링들을 포함하며, 상기 제 2 셀 스트링들을 분할하는 제 3 및 제 4 서브 스트링 그룹을 포함하는 제 2 플래인; 상기 제 1 및 제 2 서브 스트링 그룹 사이에 위치하며, 상기 제 1 플래인에 제 1 동작 전압들을 제공하는 제 1 어드레스 디코더; 상기 제 3 및 제 4 서브 스트링 그룹 사이에 위치하며, 상기 제 2 플래인에 제 2 동작 전압들을 제공하는 제 2 디코더; 기판과 상기 제 1 플래인 사이에 형성되며, 상기 제 1 어드레스 디코더를 제어하는 제 1 주변 회로; 그리고 상기 기판과 상기 제 2 플래인 사이에 형성되며, 상기 제 2 디코더를 제어하는 제 2 주변 회로를 포함하되, 상기 제 1 주변 회로와 상기 제 2 주변 회로는 상기 제 1 및 제 2 반도체 층 하부에 형성되는 주변 금속층을 통하여 연결된다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 기판과 수직 방향으로 적층되는 셀 스트링들을 포함하며, 상기 셀 스트링들을 분할하는 제 1 및 제 2 서브 스트링 그룹을 포함하는 메모리 셀 어레이; 그리고 복수의 워드 라인들을 통해 상기 셀 스트링들의 메모리 셀들과 연결되며, 상기 메모리 셀들에 동작 전압들을 제공하는 어드레스 디코더를 포함하되, 상기 어드레스 디코더는 상기 제 1 및 제 2 서브 스트링 그룹 사이에 위치한다.
이상과 같은 본 발명의 실시 예에 따르면, 복수의 플래인들의 주변 회로들을 서로 인접하게 배치하여, COP 구조를 가지며 멀티 플래인을 포함하는 불 휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명에 따른 멀티 플래인을 포함하는 불 휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나(BLKi)를 예시적으로 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록(BLKi)의 등가 회로를 보여주는 도면이다.
도 4는 도 1의 불 휘발성 메모리 장치를 보여주는 사시도이다.
도 5는 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 실시 예를 보여주는 평면도이다.
도 6은 도 5의 A-A' 및 B-B' 선에 따른 단면도이다.
도 7은 도 5의 C-C' 선에 따른 단면도이다.
도 8은 도 5의 주변 회로의 레이아웃에 대한 실시 예를 보여주는 평면도이다.
도 9는 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 다른 실시 예를 보여주는 평면도이다.
도 10은 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 또 다른 실시 예를 보여주는 평면도이다.
도 11은 도 10의 D-D' 선에 따른 단면도이다.
도 12는 도 10의 디코더 연결 부분(XDC)을 보여주는 확대도이다.
도 13은 도 12의 E-E' 선에 따른 단면도이다.
도 14는 도 10의 주변 회로의 레이아웃에 대한 실시 예를 보여주는 평면도이다.
도 15는 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 또 다른 실시 예를 보여주는 평면도이다.
도 16은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 멀티 플래인을 포함하는 불 휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 제 1 플래인(110-1), 제 2 플래인(110-2), 제 1 어드레스 디코더(120-1), 제 2 어드레스 디코더(120-2), 제 1 페이지 버퍼 회로(130-1), 제 2 페이지 버퍼 회로(130-2) 및 주변 회로(140)를 포함할 수 있다.
제 1 플래인(110-1) 및 제 2 플래인(110-2)은 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함할 수 있다. 메모리 블록들(BLK1 ~ BLKz)은 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120-1 혹은 120-2)에 연결될 수 있다. 메모리 블록들(BLK1 ~ BLKz)은 비트 라인(BL)들을 통해 페이지 버퍼 회로(130-1 혹은 130-2)에 연결될 수 있다.
메모리 블록들(BLK1 ~ BLKz)은 반도체 층 상에서 제 1 방향 및 제 3 방향(제 1 방향과 다름)에 따라 배열되고, 제 2 방향(제 1 방향과 제 3 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함할 수 있다. 여기서 복수의 스트링들 각각은, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 반도체 층에 수직한 방향으로 직렬로 구성될 수 있다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
제 1 및 제 2 어드레스 디코더들(120-1, 120-2)은 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 제 1 및 제 2 어드레스 디코더들(120-1, 120-2)은 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 각각의 플래인(110-1, 110-2)에 연결될 수 있다. 제 1 및 제 2 어드레스 디코더들(120-1, 120-2)은 디코딩된 로우(Row) 어드레스를 이용하여 워드 라인(WL)들, 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택할 수 있다. 또한, 제 1 및 제 2 어드레스 디코더들(120-1, 120-2)은 입력된 어드레스 중 컬럼(Column) 어드레스를 디코딩할 수 있다. 여기서 디코딩된 컬럼 어드레스는 페이지 버퍼 회로(130-1 혹은 130-2)에 전달될 수 있다. 예를 들면, 제 1 및 제 2 어드레스 디코더들(120-1, 120-2)은 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
제 1 및 제 2 페이지 버퍼 회로들(130-1, 130-2)은 비트 라인(BL)들을 통해 대응하는 플래인(110-1 혹은 110-2)에 연결될 수 있다. 예를 들면, 제 1 페이지 버퍼 회로(130-1)는 제 1 플래인(110-1)에 연결될 수 있다. 제 2 페이지 버퍼 회로(130-2)는 제 2 플래인(110-2)에 연결될 수 있다. 제 1 페이지 버퍼 회로(130-1)는 제 1 어드레스 디코더(120-1)로부터 디코딩된 컬럼 어드레스를 입력받도록 구현될 수 있다. 제 2 페이지 버퍼 회로(130-2)는 제 2 어드레스 디코더(120-2)로부터 디코딩된 컬럼 어드레스를 입력받도록 구현될 수 있다. 제 1 및 제 2 페이지 버퍼 회로들(130-1, 130-2)은 디코딩된 컬럼 어드레스를 이용하여 비트 라인(BL)들을 선택할 수 있다.
제 1 및 제 2 페이지 버퍼 회로들(130-1, 130-2)은 외부 장치(예를 들면, 메모리 컨트롤러)로부터 데이터를 입력받고, 입력된 데이터를 대응하는 플래인(110-1 혹은 110-2)에 저장할 수 있다. 또한, 제 1 및 제 2 페이지 버퍼 회로들(130-1, 130-2)은 대응하는 플래인(110-1 혹은 110-2)으로부터 데이터를 읽고, 읽혀진 데이터를 외부 장치로 출력할 수 있다.
주변 회로(140)는, 도시되지 않았지만, 입출력 회로, 전압 발생기 및 제어 로직을 포함할 수 있다. 입출력 회로는 제 1 및 제 2 어드레스 디코더들(120-1, 120-2), 제 1 및 제 2 페이지 버퍼 회로들(130-1, 130-2)과 연결될 수 있다. 입출력 회로는 메모리 컨트롤러로부터 수신되는 명령(CMD), 어드레스(ADDR) 및 데이터(DATA)를 임시로 저장하는 글로벌 버퍼(Global Buffer)를 포함할 수 있다. 제 1 및 제 2 페이지 버퍼 회로들(130-1, 130-2)은 입출력 회로에 포함된 하나의 글로벌 버퍼(Global Buffer)를 공유할 수 있다.
전압 발생기는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
제어 로직은 제 1 및 제 2 어드레스 디코더들(120-1, 120-2), 전압 발생기, 및 입출력 회로에 연결될 수 있다. 제어 로직은 불 휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어할 수 있다. 제어 로직은 외부 장치로부터 전달되는 명령(CMD)에 응답하여 동작할 수 있다.
도 2는 도 1에 도시된 메모리 블록들 중 하나(BLKi)를 예시적으로 보여주는 사시도이다. 도 2를 참조하면, 메모리 블록(BLKi)은 반도체 층(PPW)과 수직한 제 2 방향으로 형성될 수 있다. 반도체 층(PPW)은 p 타입의 반도체로 구성될 수 있다. 하지만, 반도체 층(PPW)은 이것에 한정되는 않는다. 이하에서 반도체 층(PPW)은 p 타입의 반도체로 구성되는 것으로 가정한다. 반도체 층(PPW)에는 n+ 도핑 영역이 제 1 방향으로 형성될 수 있다. 또한, 반도체 층(PPW)은 포켓 웰(Pocket Well)의 형태로 형성될 수 있다.
반도체 층(PPW) 위에는 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer)이 교대로 증착될 수 있다. 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer) 사이에는 정보 저장막(Information Storage Layer)이 형성될 수 있다.
게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer)을 수직 방향으로 패터닝(Vertical Patterning)하면, V자 모양의 필라(Pillar)가 형성될 수 있다. 필라(Pillar)는 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer)을 관통하여 반도체 층(PPW)과 연결될 수 있다. 필라(Pillar)의 내부는 충전 유전 패턴(Filing Dielectric Pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라(Pillar)의 외부는 수직 활성 패턴(Vertical Active Pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLKi)의 게이트 전극막(Gate Electrode Layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLKi)의 필라(Pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 2에서는, 하나의 메모리 블록(BLKi)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLKi)의 등가 회로를 보여주는 도면이다. 도 3을 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결될 수 있다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 도 3에서는 하나의 비트 라인에 대응하는 3개의 스트링 선택 라인들(SSL1 ~ SSL3)에 대하여 도시한다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLKi)은 하나의 비트 라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결될 수 있다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 도 3에 도시된 메모리 블록(BLKi)에서는 접지 선택 라인(GSL)이 공유된 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 스트링 선택 라인들(SSL1 ~ SSL3)처럼 분리된 구조로 구현될 수 있다.
복수의 메모리 셀(MC1 ~ MC8)은 각각 대응하는 워드 라인(WL1 ~ WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(Page)라 부른다. 메모리 블록(BLKi)은 복수의 페이지로 구성될 수 있다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 3을 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글-레벨 셀(Single Level Cell: SLC) 또는 싱글-비트 셀(Single Bit Cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티-레벨 셀(Multi Level Cell: MLC) 또는 멀티-비트 셀(Multi Bit Cell)이라 부른다. 예를 들면, 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장될 수 있다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
한편, 불 휘발성 메모리 장치(100)는 차지 트랩형 플래시(Charge Trap Flash; CTF)로 구현될 수 있다. 이때, 프로그램 된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(Initial Verify Shift)가 발생될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수도 있다.
도 4는 도 1의 불 휘발성 메모리 장치를 보여주는 사시도이다. 도 4을 참조하면, 불 휘발성 메모리 장치(100)는 COP(Cell Over Peri) 구조를 가질 수 있다. 따라서, 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2) 및 주변 회로(140)는 기판과 제 1 및 제 2 플래인(110-1, 110-2) 사이에 위치할 수 있다.
기판 상에 주변 회로(140)는 제 1 방향으로 배치될 수 있다. 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)는 주변 회로(140)와 나란하도록 배치될 수 있다. 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)는 주변 회로(140)의 양측면에 배치될 수 있다. 또는 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)은 주변 회로(140)의 한쪽 측면에 배치될 수 있다. 제 1 어드레스 디코더(120-1)는 제 1 페이지 버퍼 회로(130-1)의 한 쪽 측면을 따라 제 3 방향으로 배치될 수 있다. 제 2 어드레스 디코더(120-2)는 제 2 페이지 버퍼 회로(130-2)의 한 쪽 측면을 따라 제 3 방향으로 배치될 수 있다. 제 1 어드레스 디코더(120-1)와 제 2 어드레스 디코더(120-2)는 주변 회로(140)를 중심으로 서로 반대편에 배치될 수 있다. 입출력 패드(150)는 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)의 한쪽 측면에 제 1 방향을 따라 배치될 수 있다. 도시되지 않았지만, 입출력 패드(150)는 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2) 및 주변 회로(140)와 복수의 배선들을 통해 연결될 수 있다.
제 1 및 제 2 플래인(110-1, 110-2)은 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2) 및 주변 회로(140)의 상부에 배치될 수 있다. 예를 들면, 제 1 페이지 버퍼 회로(130-1) 및 주변 회로(140)의 상부에 제 1 반도체 층이 적층될 수 있다. 제 1 플래인(110-1)은 제 1 반도체 층 상에 제 2 방향으로 적층될 수 있다. 제 2 페이지 버퍼 회로(130-2) 및 주변 회로(140)의 상부에 제 2 반도체 층이 적층될 수 있다. 제 2 플래인(110-2)은 제 2 반도체 층 상에 제 2 방향으로 적층될 수 있다.
도 5는 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 실시 예를 보여주는 평면도이다. 도 5를 참조하면, 제 1 어드레스 디코더(120-1)와 제 2 어드레스 디코더(120-2)는 주변 회로(140)를 중심으로 서로 반대편에 위치할 수 있다.
기판 상에 주변 회로(140)는 제 1 방향으로 배치될 수 있다. 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)는 주변 회로(140)와 나란하도록 배치될 수 있다. 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)는 주변 회로(140)의 양측면에 배치될 수 있다. 제 1 어드레스 디코더(120-1)는 제 1 페이지 버퍼 회로(130-1)의 한 쪽 측면을 따라 제 3 방향으로 배치될 수 있다. 제 2 어드레스 디코더(120-2)는 제 2 페이지 버퍼 회로(130-2)의 한 쪽 측면을 따라 제 3 방향으로 배치될 수 있다. 제 1 어드레스 디코더(120-1)와 제 2 어드레스 디코더(120-2)는 주변 회로(140)를 중심으로 반대편에 배치될 수 있다. 입출력 패드(150)는 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)의 한쪽 측면에 제 1 방향을 따라 배치될 수 있다. 도시되지 않았지만, 입출력 패드(150)는 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2) 및 주변 회로(140)와 복수의 배선들을 통해 연결될 수 있다.
도 6은 도 5의 A-A' 및 B-B' 선에 따른 단면도이다. 도 5 및 도 6을 참조하면, 제 1 어드레스 디코더(120-1) 및 주변 회로(140)는 기판(10) 상에 형성될 수 있다. 또한, 제 1 및 제 2 플래인(110-1, 110-2)은 주변 회로(140)의 상부에 형성된 반도체 층 상에 형성될 수 있다.
주변 회로(140)는 기판(10) 상에 제 1 방향으로 형성될 수 있다. 주변 회로(140)는 복수의 트랜지스터들을 포함할 수 있다. 각 트랜지스터는 기판(10) 상에 도핑된 활성 영역(11)을 포함할 수 있다. 활성 영역(11)은 각 트랜지스터의 소스 또는 드레인 영역을 포함할 수 있다. 각 트랜지스터는 게이트 영역(12)을 포함할 수 있다. 게이트 영역(12)은 각 트랜지스터에 포함된 활성 영역(11)을 가로질러 형성될 수 있다.
제 1 어드레스 디코더(120-1)는 기판(10) 상의 주변 회로(140) 옆에 제 3 방향으로 형성될 수 있다. 제 1 어드레스 디코더(120-1)는 복수의 트랜지스터들을 포함할 수 있다. 각 트랜지스터는 기판(10) 상에 도핑된 활성 영역(11)을 포함할 수 있다. 활성 영역(11)은 각 트랜지스터의 소스 또는 드레인 영역을 포함할 수 있다. 각 트랜지스터는 게이트 영역(12)을 포함할 수 있다. 게이트 영역(12)은 각 트랜지스터에 포함된 활성 영역(11)을 가로질러 형성될 수 있다.
반도체 층(20)은 주변 회로(140)의 상부에 형성될 수 있다. 제 1 및 제 2 플래인(110-1, 110-2)은 반도체 층(20) 상에 적층될 수 있다. 각 플래인에서 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)은 판 형태로 적층될 수 있다. 필라(PL)들은 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)을 관통하여 형성될 수 있다. 각 필라(PL)는 비트 라인 컨택(MBLC)을 통하여 도전 라인(MBL)과 연결될 수 있다. 도전 라인(MBL)은 비트 라인 비아(BLVIA)를 통하여 비트 라인(BL)과 연결될 수 있다.
주변 회로(140)는 제 1 및 제 2 주변 트랜지스터(PTR1, PTR2)를 포함할 수 있다. 제 1 주변 트랜지스터(PTR1)는 제 1 플래인(110-1)의 하부에 형성될 수 있다. 제 2 주변 트랜지스터(PTR2)는 제 2 플래인(110-2)의 하부에 형성될 수 있다. 제 1 주변 트랜지스터(PTR1)는 적어도 하나의 주변 도전 라인 및 적어도 하나의 주변 컨택을 통해 제 2 주변 트랜지스터(PTR2)와 연결될 수 있다.
예를 들면, 제 1 주변 트랜지스터(PTR1)의 활성 영역(11)은 제 1 주변 컨택(PMC1)을 통해 제 1 주변 도전 라인(PM1)과 연결될 수 있다. 제 1 주변 도전 라인(PM1)은 제 2 주변 컨택(PMC2)을 통해 제 2 주변 도전 라인(PM2)과 연결될 수 있다. 제 2 주변 도전 라인(PM2)은 제 3 주변 컨택(PMC3)을 통해 제 3 주변 도전 라인(PM3)과 연결될 수 있다. 제 2 주변 트랜지스터(PTR2)의 게이트 영역(12)은 제 1 주변 컨택(PMC1)을 통해 제 1 주변 도전 라인(PM1)과 연결될 수 있다. 제 1 주변 도전 라인(PM1)은 제 2 주변 컨택(PMC2)을 통해 제 2 주변 도전 라인(PM2)과 연결될 수 있다. 제 2 주변 도전 라인(PM2)은 제 3 주변 컨택(PMC3)을 통해 제 3 주변 도전 라인(PM3)과 연결될 수 있다. 따라서, 제 1 주변 트랜지스터(PTR1)의 활성 영역(11)은 제 2 주변 트랜지스터(PTR2)의 게이트 영역(12)과 연결될 수 있다.
하지만, 이는 하나의 예시로서 주변 트랜지스터들의 연결은 이에 한정되지 않는다. 제 1 및 제 2 주변 트랜지스터(PTR1, PTR2)는 제 1 주변 컨택(PMC1) 및 제 1 주변 도전 라인(PM1)을 통해 연결될 수 있다. 또한, 제 1 및 제 2 주변 트랜지스터(PTR1, PTR2)는 제 1 및 제 2 주변 컨택(PMC1, PMC2)과 제 1 및 제 2 주변 도전 라인(PM1, PM2)을 통해 연결될 수 있다.
제 1 어드레스 디코더(120-1)는 디코더 트랜지스터(DTR)를 포함할 수 있다. 디코더 트랜지스터(DTR)는 적어도 하나의 디코더 도전 라인 및 적어도 하나의 디코더 컨택을 통해 워드 라인(WL)과 연결될 수 있다. 예를 들면, 디코더 트랜지스터(DTR)의 활성 영역(11)은 제 1 디코더 컨택(DMC1)을 통해 제 1 디코더 도전 라인(DM1)과 연결될 수 있다. 제 1 디코더 도전 라인(DM1)은 제 2 디코더 컨택(DMC2)을 통해 제 2 디코더 도전 라인(DM2)과 연결될 수 있다. 제 2 디코더 도전 라인(DM2)은 디코더 비아(DVIA)를 통해 제 1 셀 도전 라인(CML1)과 연결될 수 있다. 제 1 셀 도전 라인(CML1)은 제 1 셀 컨택(CMC1)을 통해 워드 라인(WL)과 연결될 수 있다. 또한, 제 1 셀 도전 라인(CML1)은 제 2 셀 컨택(CMC2)을 통해 제 2 셀 도전 라인(CML2)과 연결될 수 있다.
도 6에서는 제 1 어드레스 디코더(120-1) 및 제 1 플래인(110-1)의 연결 관계를 보여준다. 도시되진 않았지만, 제 2 어드레스 디코더(120-2) 및 제 2 플래인(110-2)의 연결 관계도 제 1 어드레스 디코더(120-1) 및 제 1 플래인(110-1)의 연결 관계와 동일할 수 있다.
도 7은 도 5의 C-C' 선에 따른 단면도이다. 도 5 및 도 7을 참조하면, 제 1 페이지 버퍼 회로(130-1)는 제 1 플래인(110-1)의 하부에 형성될 수 있다.
반도체 층(20)은 제 1 페이지 버퍼 회로(130-1)의 상부에 형성될 수 있다. 제 1 플래인(110-1)은 반도체 층(20) 상에 적층될 수 있다. 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)은 판 형태로 적층될 수 있다. 필라(PL)들은 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)을 관통하여 형성될 수 있다. 각 필라(PL)는 비트 라인 컨택(MBLC)을 통하여 도전 라인(MBL)과 연결될 수 있다. 도전 라인(MBL)은 비트 라인 비아(BLVIA)를 통하여 비트 라인(BL)과 연결될 수 있다.
제 1 페이지 버퍼 회로(130-1)는 기판(10) 상에 형성될 수 있다. 제 1 페이지 버퍼 회로(130-1)는 제 1 버퍼 컨택(MPBC1)을 통해 제 1 버퍼 도전 라인(MPB1)과 연결될 수 있다. 제 1 버퍼 도전 라인(MPB1)은 버퍼 비아(PBVIA)를 통해 버퍼-비트 라인 간 도전 라인(MBTP)과 연결될 수 있다. 버퍼-비트 라인 간 도전 라인(MBTP)은 비트 라인 컨택(BLC)을 통해 비트 라인(BL)과 연결될 수 있다. 버퍼 비아(PBVIA)는 접지 선택 라인(GSL), 워드 라인(WL)들, 스트링 선택 라인(SSL) 및 반도체 층(20)을 관통하여 형성될 수 있다.
활성 영역(21)은 반도체 층(20) 상에 도핑될 수 있다. 공통 소스 라인(CSL)은 활성 영역(21)에 연결될 수 있다. 공통 소스 라인(CSL)은 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)을 관통하여 형성될 수 있다. 공통 소스 라인(CSL)은 소스 라인 컨택(CSLC)을 통해 소스 도전 라인(MCSL)과 연결될 수 있다.
도 8은 도 5의 주변 회로의 레이아웃에 대한 실시 예를 보여주는 평면도이다. 도 5 및 도 8을 참조하면, 주변 회로(140)는 입출력 회로(141), 제어 로직(142), 전압 발생기(143), 제 1 및 제 2 디코더 컨트롤러(144, 145)를 포함할 수 있다.
입출력 회로(141)는 메모리 컨트롤러로부터 수신되는 명령(CMD), 어드레스(ADDR) 및 데이터(DATA)를 임시로 저장하는 글로벌 버퍼(Global Buffer)를 포함할 수 있다. 제 1 및 제 2 페이지 버퍼 회로(130-1, 130-2)는 입출력 회로(141)에 포함된 하나의 글로벌 버퍼(Global Buffer)를 공유할 수 있다. 입출력 회로(141)는 제어 로직(142)과 제 1 및 제 2 디코더 컨트롤러(144, 145)에 연결될 수 있다.
제어 로직(142)은 제 1 및 제 2 디코더 컨트롤러(144, 145), 전압 발생기(143), 및 입출력 회로(141)에 연결될 수 있다. 제어 로직(142)은 불 휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어할 수 있다. 제어 로직(142)은 외부 장치로부터 전달되는 명령(CMD)에 응답하여 동작할 수 있다.
전압 발생기(143)는 제어 로직(142)의 제어에 따라 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(143)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
제 1 디코더 컨트롤러(144)는 제어 로직(142)의 제어에 따라 제 1 어드레스 디코더(130-1)을 제어할 수 있다. 제 1 디코더 컨트롤러(144)는 입출력 회로(141)로부터 어드레스(ADDR)를 수신하여 제 1 어드레스 디코더(130-1)에 전달할 수 있다.
제 2 디코더 컨트롤러(145)는 제어 로직(142)의 제어에 따라 제 2 어드레스 디코더(130-2)을 제어할 수 있다. 제 2 디코더 컨트롤러(145)는 입출력 회로(141)로부터 어드레스(ADDR)를 수신하여 제 2 어드레스 디코더(130-2)에 전달할 수 있다.
도 8에서, 제 1 및 제 2 디코더 컨트롤러(144, 145)는 주변 회로(140)의 양 측면에 배치될 수 있다. 입출력 회로(141)는 제 2 디코더 컨트롤러(145)와 인접하여 배치될 수 있다. 전압 발생기(143)는 제 1 디코더 컨트롤러(144)와 인접하여 배치될 수 있다. 제어 로직(142)은 입출력 회로(141)와 전압 발생기(143)의 사이에 배치될 수 있다. 하지만, 주변 회로(140)의 레이아웃은 이것에 한정되지 않는다.
도 9는 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 다른 실시 예를 보여주는 평면도이다. 도 9를 참조하면, 제 1 및 제 2 플래인(210-1, 210-2)은 서로 인접하여 배치될 수 있다. 주변 회로(240)는 제 1 및 제 2 플래인(210-1, 210-2)의 하부에 형성될 수 있다. 주변 회로(240)는 제 1 및 제 2 플래인(210-1, 210-2)의 인접한 면과 수직한 면을 따라 제 1 방향으로 배치될 수 있다. 제 1 및 제 2 페이지 버퍼 회로(230-1, 230-2)는 주변 회로(240)에 인접하여 배치될 수 있다. 제 1 페이지 버퍼 회로(230-1)는 제 1 플래인(210-1)의 하부에 형성될 수 있다. 제 2 페이지 버퍼 회로(230-2)는 제 2 플래인(210-2)의 하부에 형성될 수 있다. 제 1 어드레스 디코더(220-1)는 제 1 페이지 버퍼 회로(230-1)에 인접하여 제 3 방향으로 배치될 수 있다. 제 2 어드레스 디코더(220-2)는 제 2 페이지 버퍼 회로(230-2)에 인접하여 제 3 방향으로 배치될 수 있다. 입출력 패드(250)는 주변 회로(240)에 인접하여 제 1 방향으로 배치될 수 있다.
도 10은 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 또 다른 실시 예를 보여주는 평면도이다. 도 10을 참조하면, 제 1 어드레스 디코더(320-1)는 제 1 플래인(310-1)의 중앙에 위치할 수 있다. 제 2 어드레스 디코더(320-2)는 제 2 플래인(310-2)의 중앙에 위치할 수 있다. 도 5와 같이 도 10에서도 제 1 및 제 2 플래인(310-1, 310-2)은 주변 회로(340) 상에 적층되어 COP 구조를 이룰 수 있다.
제 1 플래인(310-1)은 서브 플래인들(310-1a, 310-1b)을 포함할 수 있다. 제 1 어드레스 디코더(320-1)는 서브 플래인들(310-1a, 310-1b) 사이에 배치될 수 있다. 제 2 플래인(310-2)은 서브 플래인들(310-2a, 310-2b)을 포함할 수 있다. 제 2 어드레스 디코더(320-2)는 서브 플래인들(310-2a, 310-2b) 사이에 배치될 수 있다.
주변 회로(340)는 제 1 플래인(310-1)의 서브 플래인(310-1b) 및 제 2 플래인(310-2)의 서브 플래인(310-2a)의 하부에 배치될 수 있다. 주변 회로(340)는 제 1 및 제 2 어드레스 디코더(320-1, 320-2)의 사이에서 제 1 방향으로 형성될 수 있다.
제 1 페이지 버퍼 회로(330-1)는 서브 페이지 버퍼 회로들(330-1a, 330-1b)을 포함할 수 있다. 서브 페이지 버퍼 회로(330-1a)는 서브 플래인(310-1a)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로(330-1b)는 서브 플래인(310-1b)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로들(330-1a, 330-1b)은 서브 플래인들(310-1a, 310-1b)의 양쪽 측면과 나란하게 배치될 수 있다. 서브 페이지 버퍼 회로들(330-1a, 330-1b)은 두 부분으로 나누어 배치될 수 있다. 주변 회로(340)는 서브 페이지 버퍼 회로(330-1b)의 두 부분 사이에 배치될 수 있다.
제 2 페이지 버퍼 회로(330-2)는 서브 페이지 버퍼 회로들(330-2a, 330-2b)을 포함할 수 있다. 서브 페이지 버퍼 회로(330-2a)는 서브 플래인(310-2a)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로(330-2b)는 서브 플래인(310-2b)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로들(330-2a, 330-2b)은 서브 플래인들(310-2a, 310-2b)의 양쪽 측면과 나란하게 배치될 수 있다. 서브 페이지 버퍼 회로들(330-2a, 330-2b)은 두 부분으로 나누어 배치될 수 있다. 주변 회로(340)는 서브 페이지 버퍼 회로(330-2a)의 두 부분 사이에 배치될 수 있다.
도 11은 도 10의 D-D' 선에 따른 단면도이다. 도 10 및 도 11을 참조하면, 서브 페이지 버퍼 회로(330-1a)는 서브 플래인(310-1a)의 하부에 형성될 수 있다.
반도체 층(20)은 서브 페이지 버퍼 회로(330-1a)의 상부에 형성될 수 있다. 서브 플래인(310-1a)은 반도체 층(20) 상에 적층될 수 있다. 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)은 판 형태로 적층될 수 있다. 필라(PL)들은 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)을 관통하여 형성될 수 있다. 각 필라(PL)는 비트 라인 컨택(MBLC)을 통하여 도전 라인(MBL)과 연결될 수 있다. 도전 라인(MBL)은 비트 라인 비아(BLVIA)를 통하여 비트 라인(BL)과 연결될 수 있다.
서브 페이지 버퍼 회로(330-1a)는 기판(10) 상에 형성될 수 있다. 서브 페이지 버퍼 회로(330-1a)는 제 1 버퍼 컨택(MPBC1)을 통해 제 1 버퍼 도전 라인(MPB1)과 연결될 수 있다. 제 1 버퍼 도전 라인(MPB1)은 제 2 버퍼 컨택(MPBC2)을 통해 제 2 버퍼 도전 라인(MPB2)과 연결될 수 있다. 제 2 버퍼 도전 라인(MPB2)은 버퍼 비아(PBVIA)를 통해 버퍼-비트 라인 간 도전 라인(MBTP)과 연결될 수 있다. 버퍼-비트 라인 간 도전 라인(MBTP)은 비트 라인 컨택(BLC)을 통해 비트 라인(BL)과 연결될 수 있다.
활성 영역(21)은 반도체 층(20) 상에 도핑될 수 있다. 공통 소스 라인(CSL)은 활성 영역(21)에 연결될 수 있다. 공통 소스 라인(CSL)은 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)을 관통하여 형성될 수 있다. 공통 소스 라인(CSL)은 소스 라인 컨택(CSLC)을 통해 소스 도전 라인(MCSL)과 연결될 수 있다.
도 12는 도 10의 디코더 연결 부분(XDC)을 보여주는 확대도이다. 도 13은 도 12의 E-E' 선에 따른 단면도이다. 도 10, 도 12 및 도 13을 참조하면, 제 1 어드레스 디코더(310-1)는 서브 디코더들(310-1a, 310-1b)을 포함할 수 있다. 제 2 셀 도전 라인(CML2)은 제 2 셀 컨택(CMC2)을 통해 서브 플래인들(310-1a, 310-1b)과 연결될 수 있다. 또한, 제 2 셀 도전 라인(CML2)은 셀-디코더 컨택(CDC)을 통해 셀-디코더 도전 라인(CDML)과 연결될 수 있다. 셀-디코더 도전 라인(CDML)은 디코더 비아(DVIA)를 통해 서브 디코더들(320-1a, 320-2b) 중 하나와 연결될 수 있다.
제 1 어드레스 디코더(320-1)는 기판(10) 상의 서브 플래인들(310-1a, 310-1b)의 사이에 제 3 방향으로 형성될 수 있다. 제 1 어드레스 디코더(320-1)는 복수의 트랜지스터들을 포함할 수 있다. 각 트랜지스터는 기판(10) 상에 도핑된 활성 영역(11)을 포함할 수 있다. 활성 영역(11)은 각 트랜지스터의 소스 또는 드레인 영역을 포함할 수 있다. 각 트랜지스터는 게이트 영역(12)을 포함할 수 있다. 게이트 영역(12)은 각 트랜지스터에 포함된 활성 영역(11)을 가로질러 형성될 수 있다.
반도체 층(20)은 기판(10)으로부터 제 1 어드레스 디코더(320-1)의 높이만큼 이격된 위치에 형성될 수 있다. 서브 플래인들(310-1a, 310-1b)은 반도체 층(20) 상에 적층될 수 있다. 각 서브 플래인(310-1a 혹은 310-1b)에서 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)은 판 형태로 적층될 수 있다. 필라(PL)들은 접지 선택 라인(GSL), 워드 라인(WL)들, 및 스트링 선택 라인(SSL)을 관통하여 형성될 수 있다. 각 필라(PL)는 비트 라인 컨택(MBLC)을 통하여 도전 라인(MBL)과 연결될 수 있다. 도전 라인(MBL)은 비트 라인 비아(BLVIA)를 통하여 비트 라인(BL)과 연결될 수 있다.
제 1 어드레스 디코더(320-1)는 디코더 트랜지스터(DTR)를 포함할 수 있다. 디코더 트랜지스터(DTR)는 적어도 하나의 디코더 도전 라인 및 적어도 하나의 디코더 컨택을 통해 워드 라인(WL)과 연결될 수 있다. 예를 들면, 디코더 트랜지스터(DTR)의 활성 영역(11)은 제 1 디코더 컨택(DMC1)을 통해 제 1 디코더 도전 라인(DM1)과 연결될 수 있다. 제 1 디코더 도전 라인(DM1)은 제 2 디코더 컨택(DMC2)을 통해 제 2 디코더 도전 라인(DM2)와 연결될 수 있다. 제 2 디코더 도전 라인(DM2)은 디코더 비아(DVIA)를 통해 셀-디코더 도전 라인(CDML)과 연결될 수 있다. 셀-디코더 도전 라인(CDML)은 셀-디코더 컨택(CDC)을 통해 제 2 셀 도전 라인(CML2)과 연결될 수 있다. 제 2 셀 도전 라인(CML2)은 제 2 셀 컨택(CMC2)을 통해 제 1 셀 도전 라인(CML1)과 연결될 수 있다. 제 1 셀 도전 라인(CML1)은 제 1 셀 컨택(CMC1)을 통해 워드 라인(WL)과 연결될 수 있다.
도 13에서는 제 1 어드레스 디코더(320-1) 및 제 1 플래인(310-1)의 연결 관계를 보여준다. 도시되진 않았지만, 제 2 어드레스 디코더(320-2) 및 제 2 플래인(310-2)의 연결 관계도 제 1 어드레스 디코더(320-1) 및 제 1 플래인(310-1)의 연결 관계와 동일할 수 있다.
도 14는 도 10의 주변 회로의 레이아웃에 대한 실시 예를 보여주는 평면도이다. 도 10 및 도 14를 참조하면, 주변 회로(340)는 입출력 회로(341), 제어 로직(342), 전압 발생기(343), 제 1 및 제 2 디코더 컨트롤러(344, 345)를 포함할 수 있다.
입출력 회로(341)는 메모리 컨트롤러로부터 수신되는 명령(CMD), 어드레스(ADDR) 및 데이터(DATA)를 임시로 저장하는 글로벌 버퍼(Global Buffer)를 포함할 수 있다. 제 1 및 제 2 페이지 버퍼 회로(330-1, 330-2)는 입출력 회로(341)에 포함된 하나의 글로벌 버퍼(Global Buffer)를 공유할 수 있다. 입출력 회로(341)는 제어 로직(342)과 제 1 및 제 2 디코더 컨트롤러(344, 345)에 연결될 수 있다.
제어 로직(342)은 제 1 및 제 2 디코더 컨트롤러(344, 345), 전압 발생기(343), 및 입출력 회로(341)에 연결될 수 있다. 제어 로직(342)은 불 휘발성 메모리 장치(300)의 전반적인 동작(프로그램/읽기/소거 등)을 제어할 수 있다. 제어 로직(342)은 외부 장치로부터 전달되는 명령(CMD)에 응답하여 동작할 수 있다.
전압 발생기(343)는 제어 로직(342)의 제어에 따라 불 휘발성 메모리 장치(300)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(343)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
제 1 디코더 컨트롤러(344)는 제어 로직(342)의 제어에 따라 제 1 어드레스 디코더(330-1)을 제어할 수 있다. 제 1 디코더 컨트롤러(344)는 입출력 회로(341)로부터 어드레스(ADDR)를 수신하여 제 1 어드레스 디코더(330-1)에 전달할 수 있다.
제 2 디코더 컨트롤러(345)는 제어 로직(342)의 제어에 따라 제 2 어드레스 디코더(330-2)을 제어할 수 있다. 제 2 디코더 컨트롤러(345)는 입출력 회로(341)로부터 어드레스(ADDR)를 수신하여 제 2 어드레스 디코더(330-2)에 전달할 수 있다.
도 14에서, 제 1 및 제 2 디코더 컨트롤러(344, 345)는 주변 회로(340)의 양 측면에 배치될 수 있다. 입출력 회로(341)는 제 2 디코더 컨트롤러(345)와 인접하여 배치될 수 있다. 전압 발생기(343)는 제 1 디코더 컨트롤러(344)와 인접하여 배치될 수 있다. 제어 로직(342)은 입출력 회로(341) 및 전압 발생기(343)와 인접하여 배치될 수 있다. 또한, 제어 로직(342)은 제 1 및 제 디코더 컨트롤러(344, 345)의 사이에 배치될 수 있다. 하지만, 주변 회로(340)의 레이아웃은 이것에 한정되지 않는다.
도 15는 본 발명에 따른 불 휘발성 메모리 장치의 레이아웃에 대한 또 다른 실시 예를 보여주는 평면도이다. 도 15를 참조하면, 제 1 어드레스 디코더(420-1)는 제 1 플래인(410-1)의 중앙에 위치할 수 있다. 제 2 어드레스 디코더(420-2)는 제 2 플래인(410-2)의 중앙에 위치할 수 있다. 도 10과 같이 도 15에서도 제 1 및 제 2 플래인(410-1, 410-2)은 주변 회로(440) 상에 적층되어 COP 구조를 이룰 수 있다.
제 1 플래인(410-1)은 서브 플래인들(410-1a, 410-1b)을 포함할 수 있다. 제 1 어드레스 디코더(420-1)는 서브 플래인들(410-1a, 410-1b) 사이에 배치될 수 있다. 제 2 플래인(410-2)은 서브 플래인들(410-2a, 410-2b)을 포함할 수 있다. 제 2 어드레스 디코더(420-2)는 서브 플래인들(410-2a, 410-2b) 사이에 배치될 수 있다.
주변 회로(440)는 제 1 플래인(410-1)의 서브 플래인(410-1b) 및 제 2 플래인(410-2)의 서브 플래인(410-2a)의 하부에 배치될 수 있다. 주변 회로(440)는 제 1 및 제 2 어드레스 디코더(420-1, 420-2)의 사이에서 제 1 방향으로 형성될 수 있다.
제 1 페이지 버퍼 회로(430-1)는 서브 페이지 버퍼 회로들(430-1a, 430-1b)을 포함할 수 있다. 서브 페이지 버퍼 회로(430-1a)는 서브 플래인(410-1a)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로(430-1b)는 서브 플래인(410-1b)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로들(430-1a, 430-1b)은 서브 플래인들(410-1a, 410-1b)의 한쪽 측면과 나란하게 배치될 수 있다. 주변 회로(440)는 서브 페이지 버퍼 회로(330-1b)와 인접하여 배치될 수 있다.
제 2 페이지 버퍼 회로(430-2)는 서브 페이지 버퍼 회로들(430-2a, 430-2b)을 포함할 수 있다. 서브 페이지 버퍼 회로(430-2a)는 서브 플래인(410-2a)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로(430-2b)는 서브 플래인(410-2b)의 하부에 형성될 수 있다. 서브 페이지 버퍼 회로들(430-2a, 430-2b)은 서브 플래인들(410-2a, 410-2b)의 한쪽 측면과 나란하게 배치될 수 있다. 주변 회로(440)는 서브 페이지 버퍼 회로(430-2a)와 인접하여 배치될 수 있다.
도 16은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, SSD(1000)는 복수의 불 휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불 휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불 휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 15에서 설명된 바와 COP 구조의 멀티 플래인을 포함할 수 있다. 불 휘발성 메모리 장치들(1100) 각각은 각 플래인에 대응하는 어드레스 디코더를 한쪽 측면에 배치하여 플래인들의 하부에 형성된 배선들을 통해 각 플래인에 대응하는 주변 회로들을 연결할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불 휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불 휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불 휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불 휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1240)는 낸드 인터페이스일 수 있다. 불 휘발성 메모리 인터페이스(1250)는 불 휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 17은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 15에서 설명된 바와 같이 COP 구조의 멀티 플래인을 포함할 수 있다. 낸드 플래시 메모리 장치(2100)는 각 플래인에 대응하는 어드레스 디코더를 한쪽 측면에 배치하여 플래인들의 하부에 형성된 배선들을 통해 각 플래인에 대응하는 주변 회로들을 연결할 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2240) 및 낸드 인터페이스(2250)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2240)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2250)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2240)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2240)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2250)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 선택적으로 제공받을 수 있다.
본 발명은 UFS(Universal Flash Storage) 시스템에도 적용 가능하다.
도 18은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100)와 UFS 장치(3200)를 포함할 수 있다.
UFS 호스트(3100)는 애플리케이션(3110), 장치 드라이버(3120), 호스트 컨트롤러(3130), 그리고 버퍼 램(3140)을 포함할 수 있다. 그리고 호스트 컨트롤러(3130)는 커맨드 큐(CMD queue, 3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)를 포함할 수 있다. 커맨드 큐(3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)는 호스트 컨트롤러(3130) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
UFS 호스트(3100)의 애플리케이션(3110)과 장치 드라이버(3120)에서 생성된 커맨드(예를 들면, 쓰기 커맨드)는 호스트 컨트롤러(3130)의 커맨드 큐(3131)에 입력될 수 있다. 커맨드 큐(3131)는 UFS 장치(3200)로 제공될 커맨드를 순서대로 저장할 수 있다. 커맨드 큐(3131)에 저장된 커맨드는 호스트 DMA(3132)로 제공될 수 있다. 호스트 DMA(3132)는 커맨드를 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 보낸다.
계속해서 도 18을 참조하면, UFS 장치(3200)는 플래시 메모리(3210), 장치 컨트롤러(3230), 그리고 버퍼 램(3240)을 포함할 수 있다. 그리고 장치 컨트롤러(3230)는 중앙처리장치(CPU, 3231), 커맨드 관리자(CMD manager, 3232), 플래시 DMA(3233), 보안 관리자(security manager, 3234), 버퍼 관리자(3235), 플래시 변환 계층(FTL; Flash Translation Layer, 3236), 그리고 플래시 관리자(3237)를 포함할 수 있다. 여기에서, 커맨드 관리자(3232), 보안 관리자(3234), 버퍼 관리자(3235), 플래시 변환 계층(3236), 그리고 플래시 관리자(3237)는 장치 컨트롤러(3230) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
플래시 메모리(3210)는 도 1 내지 도 15에서 설명된 바와 같이 COP 구조의 멀티 플래인을 포함할 수 있다. 플래시 메모리(3210)는 각 플래인에 대응하는 어드레스 디코더를 한쪽 측면에 배치하여 플래인들의 하부에 형성된 배선들을 통해 각 플래인에 대응하는 주변 회로들을 연결할 수 있다.
UFS 호스트(3100)로부터 UFS 장치(3200)로 입력된 커맨드는 장치 인터페이스(3201)를 통해 커맨드 관리자(3232)로 제공될 수 있다. 커맨드 관리자(3232)는 UFS 호스트(3100)로부터 제공된 커맨드를 해석하고, 보안 관리자(3234)를 이용하여 입력된 커맨드를 인증할 수 있다. 커맨드 관리자(3232)는 버퍼 관리자(3235)를 통해 데이터를 입력받을 수 있도록 버퍼 램(3240)을 할당할 수 있다. 커맨드 관리자(3232)는 데이터 전송 준비가 완료되면, UFS 호스트(3100)로 RTT(READY_TO_TRANSFER) UPIU를 보낸다.
UFS 호스트(3100)는 RTT UPIU에 응답하여 데이터를 UFS 장치(3200)로 전송할 수 있다. 데이터는 호스트 DMA(3132)와 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 전송될 수 있다. UFS 장치(3200)는 제공받은 데이터를 버퍼 관리자(3235)를 통해 버퍼 램(3240)에 저장할 수 있다. 버퍼 램(3240)에 저장된 데이터는 플래시 DMA(3233)를 통해 플래시 관리자(3237)로 제공될 수 있다. 플래시 관리자(3237)는 플래시 변환 계층(3236)의 어드레스 맵핑 정보를 참조하여, 플래시 메모리(3210)의 선택된 어드레스에 데이터를 저장할 수 있다.
UFS 장치(3200)는 커맨드에 필요한 데이터 전송과 프로그램이 완료되면, 인터페이스를 통해 UFS 호스트(3100)로 응답 신호(response)를 보내고, 커맨드 완료를 알린다. UFS 호스트(3100)는 응답 신호를 전달받은 커맨드에 대한 완료 여부를 장치 드라이버(3120)와 애플리케이션(3110)에 알려주고, 해당 커맨드에 대한 동작을 종료할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 19는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함할 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
저장 장치(4400)는 도 1 내지 도 15에서 설명된 바와 같이 COP 구조의 멀티 플래인을 포함할 수 있다. 저장 장치(4400)는 각 플래인에 대응하는 어드레스 디코더를 한쪽 측면에 배치하여 플래인들의 하부에 형성된 배선들을 통해 각 플래인에 대응하는 주변 회로들을 연결할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 300, 400 : 불 휘발성 메모리 장치
110-1, 210-1, 310-1, 410-1 : 제 1 플래인
110-2, 210-2, 310-2, 410-2 : 제 2 플래인
120-1, 220-1, 320-1, 420-1 : 제 1 어드레스 디코더
120-2, 220-2, 320-2, 420-2 : 제 2 어드레스 디코더
130-1, 230-1, 330-1, 430-1 : 제 1 페이지 버퍼 회로
130-2, 230-2, 330-2, 430-2 : 제 2 페이지 버퍼 회로
140, 240, 340, 440 : 주변 회로
141, 341 : 입출력 회로
142, 342 : 제어 로직
143, 343 : 전압 발생기
144, 344 : 제 1 디코더 컨트롤러
145, 345 : 제 2 디코더 컨트롤러
150, 250, 350, 450 : 입출력 패드
1000 : SSD
2000 : eMMC
3000 : UFS 시스템
4000 : 모바일 장치

Claims (20)

  1. 제 1 반도체 층 상에 형성되며, 상기 제 1 반도체 층과 수직한 제 1 방향으로 형성되는 제 1 셀 스트링들을 포함하는 제 1 플래인;
    제 2 반도체 층 상에 형성되며, 상기 제 1 방향으로 형성되는 제 2 셀 스트링들을 포함하는 제 2 플래인;
    상기 제 1 플래인에 제 1 동작 전압들을 제공하는 제 1 어드레스 디코더;
    상기 제 2 플래인에 제 2 동작 전압들을 제공하는 제 2 어드레스 디코더;
    기판과 상기 제 1 반도체 층 사이에 형성되며, 상기 제 1 어드레스 디코더를 제어하는 제 1 주변 회로; 그리고
    상기 기판과 상기 제 2 반도체 층 사이에 형성되며, 상기 제 2 어드레스 디코더를 제어하는 제 2 주변 회로를 포함하되,
    상기 제 1 주변 회로와 상기 제 2 주변 회로는 상기 제 1 및 제 2 반도체 층 하부에 형성되는 주변 도전층을 통하여 연결되는 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 셀 스트링들을 프로그램하거나 상기 제 1 셀 스트링들로부터 데이터를 독출하는 제 1 페이지 버퍼 회로; 그리고
    상기 제 2 셀 스트링들을 프로그램하거나 상기 제 2 셀 스트링들로부터 데이터를 독출하는 제 2 페이지 버퍼 회로를 더 포함하되,
    상기 제 1 페이지 버퍼 회로는 상기 기판과 상기 제 1 반도체 층 사이, 그리고 상기 제 1 주변 회로와 동일한 반도체 층에서 형성되고,
    상기 제 2 페이지 버퍼 회로는 상기 기판 과 상기 제 2 반도체 층 사이, 그리고 상기 제 2 주변 회로와 동일한 반도체 층에서 형성되는 불 휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 페이지 버퍼 회로는 제 1 페이지 버퍼 컨택을 통하여 상기 제 1 반도체 층 하부에 형성되는 제 1 페이지 버퍼 라인과 연결되고,
    상기 제 1 페이지 버퍼 라인은 상기 제 1 반도체 층을 관통하는 페이지 버퍼 비아를 통하여 상기 제 1 셀 스트링들과 연결된 제 1 비트 라인들과 연결되는 불 휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 페이지 버퍼 라인과 상기 페이지 버퍼 비아 사이에는,
    상기 제 1 페이지 버퍼 라인과 연결되는 제 2 페이지 버퍼 컨택과,
    상기 제 2 페이지 버퍼 컨택과 상기 페이지 버퍼 비아 사이에 형성되는 제 2 페이지 버퍼 라인을 더 포함하는 불 휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 페이지 버퍼 회로는 상기 제 1 플래인의 하부에 형성되고,
    상기 제 2 페이지 버퍼 회로는 상기 제 2 플래인의 하부에 형성되는 불 휘발성 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제 1 페이지 버퍼 회로는 제 1 및 제 2 서브 버퍼 그룹을 포함하고,
    상기 제 1 주변 회로는 상기 제 1 및 제 2 서브 버퍼 그룹 사이에 형성되는 불 휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 플래인은 동일한 반도체 층에서 형성되고,
    상기 제 1 어드레스 디코더는 상기 제 1 플래인을 중심으로 상기 제 2 플래인의 반대편에 배치되고,
    상기 제 2 어드레스 디코더는 상기 제 2 플래인을 중심으로 상기 제 1 플래인의 반대편에 배치되는 불 휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 주변 회로는 상기 제 1 어드레스 디코더를 제어하는 제 1 디코더 컨트롤러를 포함하고,
    상기 제 2 주변 회로는 상기 제 2 어드레스 디코더를 제어하는 제 2 디코더 컨트롤러를 포함하는 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 디코더 컨트롤러는 상기 제 1 어드레스 디코더에 동일한 반도체 층에서 형성되고,
    상기 제 2 디코더 컨트롤러는 상기 제 2 어드레스 디코더에 동일한 반도체 층에서 형성되는 불 휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 주변 회로는:
    상기 제 1 및 제 2 동작 전압들을 생성하여 상기 제 1 및 제 2 어드레스 디코더에 제공하는 전압 발생기; 그리고
    상기 전압 발생기 및 상기 제 1 및 제 2 어드레스 디코더를 제어하는 제어 로직을 포함하는 불 휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 주변 회로는 외부 장치로부터 명령, 어드레스 및 쓰기 데이터를 수신하는 입출력 회로를 포함하고,
    상기 입출력 회로는 상기 명령을 상기 제어 로직에 전달하고, 상기 제어 로직의 제어에 따라 상기 어드레스를 상기 제 1 및 제 2 어드레스 디코더에 전달하고, 상기 제어 로직의 제어에 따라 상기 쓰기 데이터를 상기 제 1 및 제 2 플래인과 복수의 비트 라인들을 통해 연결되는 제 1 및 제 2 페이지 버퍼 회로에 전달하는 불 휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼 회로는 상기 제어 로직의 제어에 따라 상기 제 1 및 제 2 플래인으로부터 데이터를 독출하고,
    상기 입출력 회로는 상기 제어 로직의 제어에 따라 상기 제 1 및 제 2 플래인으로부터 독출된 데이터를 출력하는 불 휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 로직은 상기 전압 발생기와 상기 입출력 회로의 사이에 위치하는 불 휘발성 메모리 장치.
  14. 제 1 항에 있어서,
    상기 주변 도전층은:
    제 1 주변 컨택을 통하여 상기 기판 상에 형성되는 활성 영역과 연결되는 제 1 주변 도전 라인;
    제 2 주변 컨택을 통하여 상기 제 1 주변 도전 라인과 연결되는 제 2 주변 도전 라인;
    제 3 주변 컨택을 통하여 상기 제 2 주변 도전 라인과 연결되는 제 3 주변 도전 라인을 포함하고,
    상기 제 1 및 제 2 주변 회로는 상기 제 3 주변 도전 라인을 통하여 연결되는 불 휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 주변 회로에 포함된 적어도 하나의 트랜지스터의 활성 영역은 상기 제 1 내지 제 3 컨택과 상기 제 1 내지 제 3 주변 도전 라인을 통하여 상기 제 2 주변 회로에 포함된 적어도 하나의 트랜지스터의 게이트 영역과 연결되는 불 휘발성 메모리 장치.
  16. 제 1 항에 있어서,
    상기 제 1 어드레스 디코더는 제 1 워드 라인들을 통하여 상기 제 1 셀 스트링들과 연결되고,
    상기 제 2 어드레스 디코더는 제 2 워드 라인들을 통하여 상기 제 2 셀 스트링들과 연결되고,
    상기 제 1 및 제 2 워드 라인들 각각은 디코더 비아를 통하여 상기 제 1 및 제 2 어드레스 디코더 상에 형성되는 디코더 도전층과 연결되는 불 휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 디코더 도전층은:
    제 1 디코더 컨택을 통하여 상기 기판 상에 형성되는 활성 영역과 연결되는 제 1 디코더 도전 라인;
    제 2 디코더 컨택을 통하여 상기 제 1 디코더 도전 라인과 연결되는 제 2 디코더 도전 라인을 포함하고,
    상기 제 2 디코더 도전 라인은 상기 디코더 비아를 통하여 상기 제 1 및 제 2 워드 라인들 각각과 연결되는 불 휘발성 메모리 장치.
  18. 제 1 반도체 층과 수직한 제 1 방향으로 상기 제 1 반도체 층 상에 형성되는 제 1 셀 스트링들을 포함하며, 상기 제 1 셀 스트링들을 분할하는 제 1 및 제 2 서브 스트링 그룹을 포함하는 제 1 플래인;
    상기 제 1 방향으로 제 2 반도체 층 상에 형성되는 제 2 셀 스트링들을 포함하며, 상기 제 2 셀 스트링들을 분할하는 제 3 및 제 4 서브 스트링 그룹을 포함하는 제 2 플래인;
    상기 제 1 및 제 2 서브 스트링 그룹 사이에 위치하며, 상기 제 1 플래인에 제 1 동작 전압들을 제공하는 제 1 어드레스 디코더;
    상기 제 3 및 제 4 서브 스트링 그룹 사이에 위치하며, 상기 제 2 플래인에 제 2 동작 전압들을 제공하는 제 2 어드레스 디코더;
    기판과 상기 제 1 반도체 층 사이에 형성되며, 상기 제 1 어드레스 디코더를 제어하는 제 1 주변 회로; 그리고
    상기 기판과 상기 제 2 반도체 층 사이에 형성되며, 상기 제 2 어드레스 디코더를 제어하는 제 2 주변 회로를 포함하되,
    상기 제 1 주변 회로와 상기 제 2 주변 회로는 상기 제 1 및 제 2 반도체 층 하부에 형성되는 주변 금속층을 통하여 연결되는 불 휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 서브 스트링 그룹은 상기 제 3 서브 스트링 그룹에 동일한 반도체 층에서 형성되고,
    상기 제 1 주변 회로는 상기 제 2 서브 스트링 그룹의 하부에 형성되고,
    상기 제 2 주변 회로는 상기 제 3 서브 스트링 그룹의 하부에 형성되는 불 휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 반도체 층으로부터 제 1 높이에 형성되는, 상기 제 1 및 제 2 서브 스트링 그룹의 메모리 셀들은 제 1 워드 라인에 연결되고,
    상기 제 1 반도체 층으로부터 제 2 높이에 형성되는, 상기 제 1 및 제 2 서브 스트링 그룹의 메모리 셀들은 제 2 워드 라인에 연결되고,
    상기 제 1 및 제 2 워드 라인은 상기 제 1 어드레스 디코더에 포함된 서로 다른 트랜지스터에 연결되는 불 휘발성 메모리 장치.
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