KR100843218B1 - 어드레스 쉬프팅을 이용하여 블럭 사이즈를 변경하는플래시 메모리 장치 및 방법 - Google Patents

어드레스 쉬프팅을 이용하여 블럭 사이즈를 변경하는플래시 메모리 장치 및 방법 Download PDF

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Abstract

어드레스 쉬프팅을 이용하여 블럭 사이즈를 변경하는 플래시 메모리 장치 및 방법이 개시된다. 본 발명의 실시예에 따른 멀티-플레인(Multi-Plane) 구조를 갖는 플래시 메모리(flash memory) 장치에서의 블럭 사이즈(block size) 변경 방법은, 외부 입력 어드레스를 블럭 어드레스(block address) 및 페이지 어드레스(page address)로 디코딩하는 단계 및 상기 블럭 어드레스의 소정의 비트(bit)를 상기 페이지 어드레스의 소정의 비트로 쉬프팅(shifting)하거나 상기 페이지 어드레스의 소정의 비트를 상기 블럭 어드레스의 소정의 비트로 쉬프팅하여, 상기 플래시 메모리의 블럭 사이즈를 제1 블럭 사이즈에서 제2 블럭 사이즈로 변경하는 단계를 구비한다. 본 발명에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 블럭 사이즈 변경 방법은, 어드레스 쉬프팅을 이용함으로써, 블럭 사이즈를 내부적으로 변경할 수 있는 장점이 있다. 또한, 본 발명의 실시예에 따른 플래시 메모리 장치에서는 멀티-플레인 소거 동작 및 연속적 독출 동작을 간단히 수행할 수 있는 장점이 있다.
멀티 플레인, 플래시 메모리, 블럭

Description

어드레스 쉬프팅을 이용하여 블럭 사이즈를 변경하는 플래시 메모리 장치 및 방법{Flash memory device and method for changing a block size using address shifting}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a 및 도 1b는 각각 블럭 사이즈가 128KB로 고정되는 플래시 메모리 장치 및 어드레스 구조를 나타내는 도면이다.
도 1a 및 도 1b는 각각 블럭 사이즈가 256KB로 고정되는 플래시 메모리 장치 및 어드레스 구조를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 블럭도이다.
도 4a는 128KB의 두 블럭들을 256KB의 하나의 블럭으로 병합하기 위해 사용되는 어드레스 구조를 나타내는 도면이다.
도 4b는 256KB의 하나의 블럭을 128KB의 두 개의 블럭들로 분리하기 위해 사용되는 어드레스 구조를 나타내는 도면이다.
도 5a는 종래 기술에 따른 플래시 메모리 장치에서의 멀티-플레인 소거 방법을 나타내는 도면이다.
도 5b는 본 발명의 실시예에 따른 플레시 메모리 장치에서의 멀티-플레인 소거 방법을 나타내는 도면이다.
도 6은 플래시 메모리 장치에서의 멀티-플레인 프로그램을 위한 어드레스 구조를 나타내는 도면이다.
본 발명은 플래시 메모리에 관한 것으로서, 특히 멀티-플레인 구조를 갖는 낸드형 플래시 메모리에서의 어드레스 쉬프팅을 이용하여 블럭 사이즈 변경 방법 및 장치에 관한 것이다.
플래시 메모리는 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비휘발성 메모리로서, 데이터의 기록 및 삭제가 자유로운 램(RAM)의 장점과 전원의 공급이 없더라도 저장된 데이터를 보존하는 롬(ROM)의 장점을 동시에 지니고 있어, 최근 디지털 카메라, PDA, MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 사용되고 있다.
도 1a 및 도 1b는 각각 블럭 사이즈가 128KB로 고정되는 플래시 메모리 장치 및 어드레스 구조를 나타내는 도면이다.
도 1a 및 도 1b는 각각 블럭 사이즈가 256KB로 고정되는 플래시 메모리 장치 및 어드레스 구조를 나타내는 도면이다.
도 1a 내지 도 2b를 참조하면, 플래시 메모리(10, 20)는 복수의 플레 인(plane1, plane2)들로 나누어지는 멀티-플레인(Multi-Plane) 구조를 갖는다. 이때, 도 1a의 플래시 메모리(10)의 메모리 셀 어레이(memory cell array)는 128KB의 블럭들을 2048개 구비한다. 도 1a의 블럭들은 각각 두 개의 플레인들 중 대응되는 하나의 플레인에 위치한다. 또한, 각각의 블럭들은 64개의 페이지들로 나누어진다.
이때, 도 1a의 블럭들은 플레인을 달리하는 순서로 어드레싱된다. 즉, 하나의 플레인(plane 1)에 위치하는 블럭들은 Block 0, Blok2, Block4, ..., Block2046으로 어드레싱된다.
반면, 도 1a의 플래시 메모리(20)는 256KB의 블럭들을 1024개 구비한다. 도 1b의 블럭들은 각각, 도 1a의 서로 다른 플레인에 위치하는 두 개의 블럭들이 병합된 블럭이다. 따라서, 도 2b의 블럭들은 도 1a의 블럭들보다 2배 큰 사이즈를 갖느다. 또한, 각각의 블럭들은 128개의 페이지들로 나누어진다.
도 1a 및 도 2a의 플래시 메모리(10, 20)의 메모리 셀 어레이의 구조에 대응되는 어드레스의 구조가 각각 도 1b 및 도 2b에 도시된다. 17 비트의 외부 입력 어드레스가 플래시 메모리 장치로 수신되면, 어드레스 컨트롤러(address controller)(미도시)는 상기 외부 입력 어드레스를 메모리 셀 어레이에 매핑(mapping)하기 위하여, 상기 외부 입력 어드레스를 블럭 어드레스 및 페이지 어드레스로 디코딩(decoding)한다.
따라서, 도 1a에 대응되는 어드레스 구조는 도 1b에 도시된 바와 같이, 11 비트의 블럭 어드레스와 6 비트의 페이지 어드레스를 갖는다. 반면, 도 2a에 대응되는 어드레스 구조는 도 2b에 도시된 바와 같이, 10 비트의 블럭 어드레스와 7 비 트의 페이지 어드레스를 갖는다.
종래 기술에 따른 플래시 메모리 장치에서는, 상기와 같이 블럭 사이즈 및 그에 따른 어드레스 구조가 물리적으로 고정되어 있다. 따라서, 플래시 메모리의 블럭 사이즈를 변경할 수 없는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 물리적으로 고정된 블럭 사이즈를 내부적으로 변경할 수 있는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법을 제공하는데 있다.
본 발명이 이루고자하는 기술적 과제는 물리적으로 고정된 블럭 사이즈를 내부적으로 변경할 수 있는 플래시 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티-플레인(Multi-Plane) 구조를 갖는 플래시 메모리(flash memory) 장치에서의 블럭 사이즈(block size) 변경 방법은, 외부 입력 어드레스를 블럭 어드레스(block address) 및 페이지 어드레스(page address)로 디코딩하는 단계 및 상기 블럭 어드레스의 소정의 비트(bit)를 상기 페이지 어드레스의 소정의 비트로 쉬프팅(shifting)하거나 상기 페이지 어드레스의 소정의 비트를 상기 블럭 어드레스의 소정의 비트로 쉬프팅하여, 상기 플래시 메모리의 블럭 사이즈를 제1 블럭 사이즈에서 제2 블럭 사이즈로 변경하는 단계를 구비한다.
상기 제 2 블럭 사이즈를 갖는 블럭은 각각 서로 다른 플레인에 위치하고 상 기 제 1 사이즈를 갖는 두 개의 1-플레인 블럭들을 병합한 2-플레인 블럭이다. 상기 블럭의 크기를 변경하는 단계는 상기 블럭 어드레스의 최하위 비트(LSB: Least Significant Bit)를 상기 페이지 어드레스의 최하위 비트로 쉬프팅한다. 상기 제 2 블럭 사이즈는 상기 제 1 블럭 사이즈의 두 배이다.
상기 제 1 블럭 사이즈를 갖는 블럭은 각각 서로 다른 플레인에 위치하고 상기 제 2 사이즈를 갖는 두 개의 1-플레인 블럭들을 병합한 2-플레인 블럭이다. 상기 블럭의 크기를 변경하는 단계는 상기 페이지 어드레스의 최하위 비트를 상기 블럭 어드레스의 최하위 비트로 쉬프팅한다. 상기 제 1 블럭 사이즈는 상기 제 2 블럭 사이즈의 2 배이다.
상기 플레시 메모리는 두 개의 플레인으로 나누어진다. 상기 플래시 메모리는 낸드형 플래시 메모리(NAND-type-type Flash Memory)이다.
본 발명의 다른 실시예에 따른 멀티-플레인 구조를 갖는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법은 외부 입력 어드레스를 블럭 어드레스 및 페이지 어드레스로 디코딩하는 단계 및 상기 블럭 어드레스의 소정의 비트를 상기 페이지 어드레스의 소정의 비트로 쉬프팅함으로써, 제 1 사이즈를 갖고 각각 서로 다른 플레인에 위치하는 두 개의 1-플레인 블럭들을 제 2 사이즈를 갖는 2-플레인 블럭으로 병합한다.
본 발명의 다른 실시예에 따른 멀티-플레인 구조를 갖는 플래시 메모리 장치에서의 멀티-플레인 소거 방법(erasing) 방법은, 블럭 어드레스의 소정의 비트를 페이지 어드레스의 소정의 비트로 쉬프팅함으로써, 제 1 사이즈를 갖고 각각 서로 다른 플레인에 위치하는 두 개의 1-플레인 블럭들을 제 2 사이즈를 갖는 2-플레인 블럭으로 병합하는 단계 및 한 세트(set)의 소거 명령에 의하여 상기 병합된 블럭을 소거하는 단계를 구비한다.
본 발명의 다른 실시예에 따른 멀티-플레인 구조를 갖는 플래시 메모리 장치에서의 멀티-플레인 프로그램(Multi-Plane program) 방법은, 블럭 어드레스의 소정의 비트를 페이지 어드레스의 소정의 비트로 쉬프팅함으로써, 제 1 사이즈를 갖고 각각 서로 다른 플레인에 위치하는 두 개의 1-플레인 블럭들을 제 2 사이즈를 갖는 2-플레인 블럭으로 병합하는 단계 및 상기 병합된 블럭을 프로그램하는 단계를 구비한다.
상기 병합된 블럭을 프로그램하는 단계는 각각 서로 다른 1-플레인 블럭에 위치하는 페이지들을 교대로 프로그램한다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 플래시 메모리 장치는 메모리 셀 어레이, 어드레스 컨트롤러 및 디코더를 구비한다.
메모리 셀 어레이는 다수의 페이지들로 구성되는 블럭들을 구비하고, 다수의 플레인(plane)들로 나누어진다. 어드레스 컨트롤러는 외부 입력 어드레스를 블럭 어드레스와 페이지 어드레스로 디코딩한다. 디코더는 상기 블럭 어드레스 및 상기 페이지 어드레스에 대응되는 상기 메모리 셀 어레이의 블럭 및 페이지를 활성화한다.
상기 어드레스 컨트롤러는 블럭 사이즈 변경 신호에 응답하여, 상기 블럭 어드레스의 소정의 비트를 상기 페이지 어드레스의 소정의 비트로 쉬프팅하거나 상기 페이지 어드레스의 소정의 비트를 상기 블럭 어드레스의 소정의 비트로 쉬프팅함으로써, 상기 블럭들의 크기를 제 1 블럭 사이즈에서 제 2 블럭 사이즈로 변경한다.
상기 제 2 블럭 사이즈를 갖는 블럭은 각각 서로 다른 플레인에 위치하고 상기 제 1 사이즈를 갖는 두 개의 1-플레인 블럭들을 병합한 2-플레인 블럭이다. 상기 어드레스 컨트롤러는 상기 블럭 어드레스의 최하위 비트를 상기 페이지 어드레스의 최하위 비트로 쉬프팅한다. 상기 제 2 블럭 사이즈는 상기 제 1 블럭 사이즈의 두 배이다.
상기 블럭 사이즈 변경 신호는 레지스터 값으로 셋팅(setting)된다.
상기 메모리 셀 어레이는 두 개의 플레인들로 나누어진다. 상기 플래시 메모리는 낸드형 플래시메모리(NAND-type Flash Memory)이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 블럭도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(122, 124), 어드레스 컨트롤러(140) 및 디코더(160)를 구비한다. 도 3은 특히, 메모리 셀 어레이(122, 124)가 두 개의 플레인들(plane1, plane2)로 나누어지고, 플래시 메모리가 낸드형 플래시 메모리(NAND-type Flash Memory)인 경우를 도시한다.
도 3의 플래시 메모리 장치(100)는 도 1a 및 도 2a 중 하나의 구조를 갖는다. 즉, 도 3의 플래시 메모리 장치(100)는, 도 1a의 플래시 메모리 장치(10)와 같이 128KB의 블럭들을 2048개 구비하거나, 도 2a의 플래시 메모리(20)와 같이 256KB의 블럭들을 1024개 구비한다.
전술한 바와 같이, 도 1b의 블럭들은 각각 두 개의 플레인들(plane1, plane2) 중 대응되는 하나의 플레인에 위치하고, 도 2b의 블럭들은 도 1a의 서로 다른 플레인에 위치하는 두 개의 블럭들이 병합된 블럭이다.
이하에서는 도 1a의 블럭 사이즈를 제 1 블럭 사이즈라 하고, 도 2a의 블럭 사이즈를 제 2 블럭 사이즈라 한다. 또한, 각각 서로 다른 플레인에 위치하고 상기 제 1 사이즈를 갖는 블럭을 1-플레인 블럭이라 하고, 1-플레인 블럭을 두 개 병합하여 제 2 사이즈를 갖는 블럭을 2-플레인 블럭이라 한다.
어드레스 컨트롤러(140)는 블럭 사이즈 변경 신호(XBSC)에 응답하여 플래시 메모리 장치(100)의 블럭 사이즈를 변경한다. 즉. 제 1 블럭 사이즈를 갖도록 물리적으로 설계된 플래시 메모리 장치를 제 2 블럭 사이즈로 변경하거나, 제 2 블럭 사이즈를 갖도록 물리적으로 설계된 플래시 메모리 장치를 제 1 블럭 사이즈로 변경한다.
이렇게 물리적으로 고정된 블럭 사이즈를 변경하기 위하여, 메모리 셀 어레 이()의 블럭을 상기 1-플레인 블럭을 두 개 병합하여 상기 2-플레인 블럭으로 구성하거나, 상기 2-플레인 블럭을 분리하여 두 개의 상기 1-플레인 블럭들로 구성한다.
본 발명의 실시예에 따른 플래시 메모리 장치(100)는 상기와 같이, 블럭들을 병합 또는 분리함으로써 블럭 사이즈를 변경시키기 위하여, 어드레스 쉬프팅을 이용한다. 이에 대하여 보다 구체적으로 설명한다.
도 4a는 128KB의 두 블럭들을 256KB의 하나의 블럭으로 병합하기 위해 사용되는 어드레스 구조를 나타내는 도면이다.
도 3 및 도 4a를 참조하면, 어드레스 컨트롤러(140)는 외부 입력 어드레스(XAddr)를 외부 입력 어드레스(XAddr)가 플래시 메모리 장치(100)로 수신되면, 외부 입력 어드레스(XAddr)를 블럭 어드레스(BAddr)와 페이지 어드레스(PAddr)로 디코딩한다. 이때, 도 3의 플래시 메모리 장치(100)가 도 1a 및 도 2a와 같은 크기의 메모리 셀 어레이를 갖는다면, 외부 입력 어드레스(XAddr)는 17 비트로 구성된다.
플래시 메모리 장치(100)는 물리적으로 도 1a와 같이 설계되었으므로, 즉 128KB의 블럭들을 2048개 구비하고 블럭들은 각각 64개의 페이지로 나뉘는 것으로 설계되어 있기 때문에, 어드레스 컨트롤러(140)는 17 비트의 외부 입력 어드레스(XAddr)를 11비트의 블럭 어드레스(BAddr)와 6 비트의 페이지 어드레스(PAddr)로 디코딩한다.
그러나, 어드레스 컨트롤러(140)는 블럭 사이즈 변경 신호(XBSC)가 인가되 면, 어드레스 컨트롤러(140)는 블럭 어드레스(BAddr)의 최하위 비트를 페이지 어드레스(PAddr)의 최하위 비트로 쉬프팅한다. 따라서, 11 비트의 블럭 어드레스(BAddr)는 10 비트로 되고, 5 비트의 페이지 어드레스(PAddr)는 6 비트가 된다.
그러므로, 도 1b의 어드레스 구조는 도 2a에 대응되는 도 2b와 같은 어드레스 구조로 변경된다. 이때, 블럭 어드레스(BAddr)의 상위 10 비트 값 및 페이지 어드레스(PAddr)의 상위 5 비트 값은 변하지 아니한다.
예를 들어, 도 1a의 "Block 0"과 "Block 1"을 도 2a의 "Block 0"로 병합한다고 하자. 병합 전후의 "Block 1"의 "2nd Page"의 어드레스를 비교해 본다. "Block 1"의 "2nd Page"는 "00000000001"의 블럭 어드레스(BAddr)와 "000001"의 페이지 어드레스(PAddr)에 매핑(mapping)된다.
어드레스 컨트롤러(140)가 블럭 사이즈 변경 신호(XBSC)를 수신하면, "Block 1"의 "2nd Page"의 블럭 어드레스(BAddr)의 최하위 비트("1")이 페이지 어드레스(PAddr)의 최하위 비트로 쉬프팅된다. 따라서, "Block 0"과 "Block 1"의 병합 후의 "Block 1"의 "2nd Page"는 "0000000000"의 블럭 어드레스(BAddr)와 "000011"의 페이지 어드레스(PAddr)로 매핑된다.
이는 도 2a의 "Block 0"의 "4th Page"에 대응된다. 즉, 플래시 메모리 장치(100)의 설계를 변경하지 아니하고도, 블럭의 크기를 128KB에서 256KB로 변경할 수 있다.
이때, 블럭 사이즈 변경 신호(XBSC)는 레지스터(2Plane Register)에 소정의 값으로 셋팅(setting)된다.
도 4b는 256KB의 하나의 블럭을 128KB의 두 개의 블럭들로 분리하기 위해 사용되는 어드레스 구조를 나타내는 도면이다.
도 3 및 도 4a를 참조하면, 플래시 메모리 장치(100)가 물리적으로 도 2a와 같이 설계되었으므로, 즉 256KB의 블럭들을 1024개 구비하고 블럭들은 각각 128개의 페이지로 나뉘는 것으로 설계되어 있기 때문에, 어드레스 컨트롤러(140)는 17 비트의 외부 입력 어드레스(XAddr)를 10비트의 블럭 어드레스(BAddr)와 7 비트의 페이지 어드레스(PAddr)로 디코딩한다.
그러나, 어드레스 컨트롤러(140)는 블럭 사이즈 변경 신호(XBSC)가 인가되면, 어드레스 컨트롤러(140)는 페이지 어드레스(PAddr)의 최하위 비트를 블럭 어드레스(BAddr)의 최하위 비트로 쉬프팅한다. 따라서, 10 비트의 블럭 어드레스(BAddr)는 11 비트로 되고, 6 비트의 페이지 어드레스(PAddr)는 5 비트가 된다.
그러므로, 도 2b의 어드레스 구조는 도 1a에 대응되는 도 1b와 같은 어드레스 구조로 변경된다.
상기와 같은 어드레스 쉬프팅을 이용하면, 블럭 사이즈를 변경하더라도, 플래시 메모리 장치가 도 1a 및 도 2a 중 어느 하나의 구조에 대응되어 설계되었는지와 무관하게, 동일한 어드레스로의 매핑이 가능하게 된다.
상기와 같은 어드레스 쉬프팅을 이용하여 1-플레인 블럭들을 2-플레인 블럭으로 병합하면, 다음의 실시예에서와 같은 장점이 있다.
[실시예 1]
도 5a는 종래 기술에 따른 플래시 메모리 장치에서의 멀티-플레인 소거 방법 을 나타내는 도면이다.
도 1a 및 도 5a를 참조하면, 플래시 메모리 장치(100)는 각각 다른 플레인에 위치하는 "Block 0" 및 "Block 1"을 동시에 소거하는 멀티-플레인 소거 동작을 위해서, 플레인 각각에 대한 어드레스 셋팅과 소거 명령을 수행하여야 했다.
구체적으로, 도 5a와 같이, 도 1a와 같은 구조에서의 멀티-플레인 소거 동작은 하나의 플레인(Plane1)에 블럭 소거 명령(Block Erase Setup Command1)을 인가하고 어드레스를 셋팅한 후, 다시 다른 하나의 플레인(Plane1)에 블럭 소거 명령(Block Erase Setup Command2)을 인가하고 어드레스를 셋팅한다. 이렇게 각각의 플레인에 대한 어드레스 셋팅 및 소거 명령이 인가된 후 소거 확인 명령(Erase Confirm Command)을 인가함으로써, "Block 0" 및 "Block 1"에 위치하는 셀들의 내용이 동시에 소거된다.
도 5b는 본 발명의 실시예에 따른 플레시 메모리 장치에서의 멀티-플레인 소거 방법을 나타내는 도면이다.
도 1a, 도 2a 및 도 5b를 참조하면, 도 1a의 "Block 0" 및 "Block 1"를 전술한 어드레스 쉬프팅을 이용하여, 도 2a의 "Block 0"으로 병합함으로써, 멀티-플레인 소거 동작은 도 5b와 같이 한 번의 어드레스 셋팅 및 소거 명령(소거 확인 명령 포함)만을 필요로 한다.
[실시예 2]
도 6은 플래시 메모리 장치에서의 멀티-플레인 프로그램을 위한 어드레스 구조를 나타내는 도면이다.
멀티 플레인 구조를 갖는 플래시 메모리 장치에서의 멀티-플레인 프로그램은 각각 서로 다른 1-플레인 블럭에 위치하는 페이지들을 교대로 프로그램한다. 예를 들어, 도 1a의 "Block 0"의 "1st Page"를 프로그램한 후 "Block 1"의 "1st Page"를 프로그램한다. 다음으로, "Block 0"의 "2nd Page"를 프로그램한 후 "Block 1"의 "2nd Page"를 프로그램한다. 이런 방식으로 각각 서로 다른 1-플레인 블럭에 위치하는 페이지들을 교대로 프로그램한다.
따라서, 도 6와 같이 블럭 어드레스(BAddr)의 최하위 비트(0)는 돈케어(Don't care)되는 어드레스 구조를 갖는다. 그러나, 도 1a의 플래시 메모리 장치(100)는 이러한 멀티-플레인 프로그램으로 프로그램된 데이터를 프로그램된 순서대로, 즉 연속적인 독출 동작(sequential reading operation)을 수행할 수가 없다.
예를 들어, 도 1a의 플래시 메모리 장치(100)는 동일한 플레인에 페이지가 증가하는 방식으로 데이터를 독출한다. 구체적으로, 도 1a의 "Block 0"의 "1st Page"를 독출한 후, "Block 0"의 "2nd Page"를 독출한다. 다음으로는 "Block 0"의 "3rd Page"를 독출한다. 따라서, 상기 멀티-플레인 프로그램 방식으로 프로그램된 데이터를 연속적으로 독출할 수 없는 문제가 발생한다.
그러나, 본 발명의 실시예에 따른 플래시 메모리 장치에서는, 전술한 어드레스 쉬프팅을 이용하여, 도 1a의 1-플레인 블럭들을 도 2a의 2-플레인 블럭들로 병합함으로써, 별도의 설계를 변경하지 아니하고도 멀티-플레인 프로그램으로 프로그램된 데이터를 연속적으로 독출할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 블럭 사이즈 변경 방법은, 블럭 어드레스의 최하위 비트를 페이지 어드레스의 최하위 비트로 또는 페이지 어드레스의 최하위 비트를 블럭 어드레스의 최하위 비트로 쉬프팅하여, 서로 다른 플레인에 위치하는 블럭들을 병합하고나 병합된 블럭을 분리함으로써, 블럭 사이즈를 내부적으로 변경할 수 있는 장점이 있다. 또한, 본 발명의 실시예에 따른 플래시 메모리 장치에서는 멀티-플레인 소거 동작 및 연속적 독출 동작을 간단히 수행할 수 있는 장점이 있다.

Claims (24)

  1. 멀티-플레인(Multi-Plane) 구조를 갖는 플래시 메모리(flash memory) 장치에서의 블럭 사이즈(block size) 변경 방법에 있어서,
    외부 입력 어드레스를 블럭 어드레스(block address) 및 페이지 어드레스(page address)로 디코딩하는 단계; 및
    상기 블럭 어드레스의 소정의 비트(bit)를 상기 페이지 어드레스의 소정의 비트로 쉬프팅(shifting)하거나 상기 페이지 어드레스의 소정의 비트를 상기 블럭 어드레스의 소정의 비트로 쉬프팅하여, 상기 플래시 메모리의 블럭 사이즈를 제1 블럭 사이즈에서 제2 블럭 사이즈로 변경하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  2. 제 1 항에 있어서, 상기 제 2 블럭 사이즈를 갖는 블럭은,
    각각 서로 다른 플레인에 위치하고 상기 제 1 사이즈를 갖는 두 개의 1-플레인 블럭들을 병합한 2-플레인 블럭인 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  3. 제 2 항에 있어서, 상기 블럭의 크기를 변경하는 단계는,
    상기 블럭 어드레스의 최하위비트(LSB: Least Significant Bit)를 상기 페이지 어드레스의 최하위 비트로 쉬프팅하는 것을 특징으로 하는 플래시 메모리 장치 에서의 블럭 사이즈 변경 방법.
  4. 제 2 항에 있어서, 상기 제 2 블럭 사이즈는,
    상기 제 1 블럭 사이즈의 두 배인 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  5. 제 1 항에 있어서, 상기 제 1 블럭 사이즈를 갖는 블럭은,
    각각 서로 다른 플레인에 위치하고 상기 제 2 사이즈를 갖는 두 개의 1-플레인 블럭들을 병합한 2-플레인 블럭인 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  6. 제 5 항에 있어서, 상기 블럭의 크기를 변경하는 단계는,
    상기 페이지 어드레스의 최하위 비트를 상기 블럭 어드레스의 최하위 비트로 쉬프팅하는 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  7. 제 5 항에 있어서, 상기 제 1 블럭 사이즈는,
    상기 제 2 블럭 사이즈의 2 배인 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  8. 제 1 항에 있어서, 상기 플레시 메모리는,
    두 개의 플레인으로 나누어지는 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  9. 제 1 항에 있어서, 상기 플래시 메모리는,
    낸드형 플래시메모리(NAND-type Flash Memory)인 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  10. 멀티-플레인 구조를 갖는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법에 있어서,
    외부 입력 어드레스를 블럭 어드레스 및 페이지 어드레스로 디코딩하는 단계; 및
    상기 블럭 어드레스의 소정의 비트를 상기 페이지 어드레스의 소정의 비트로 쉬프팅함으로써, 제 1 사이즈를 갖고 각각 서로 다른 플레인에 위치하는 두 개의 1-플레인 블럭들을 제 2 사이즈를 갖는 2-플레인 블럭으로 병합하는 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  11. 제 10 항에 있어서, 상기 두 개의 1-플레인 블럭들을 상기 2-플레인 블럭으로 병합하는 단계는,
    상기 블럭 어드레스의 최하위 비트를 상기 페이지 어드레스의 최하위 비트로 쉬프팅하는 것을 특징으로 하는 플래시 메모리 장치에서의 블럭 사이즈 변경 방법.
  12. 멀티-플레인 구조를 갖는 플래시 메모리 장치에서의 멀티-플레인 소거 방법(erasing) 방법에 있어서,
    블럭 어드레스의 소정의 비트를 페이지 어드레스의 소정의 비트로 쉬프팅함으로써, 제 1 사이즈를 갖고 각각 서로 다른 플레인에 위치하는 두 개의 1-플레인 블럭들을 제 2 사이즈를 갖는 2-플레인 블럭으로 병합하는 단계; 및
    한 세트(set)의 소거 명령에 의하여 상기 병합된 블럭을 소거하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치에서의 멀티-플레인 소거 방법.
  13. 제 12 항에 있어서, 상기 블럭을 병합하는 단계는,
    상기 블럭 어드레스의 최하위 비트를 상기 페이지 어드레스의 최하위 비트로 쉬프팅하는 것을 특징으로 하는 플래시 메모리 장치에서의 멀티-플레인 소거 방법.
  14. 멀티-플레인 구조를 갖는 플래시 메모리 장치에서의 멀티-플레인 프로그램(Multi-Plane program) 방법에 있어서,
    블럭 어드레스의 소정의 비트를 페이지 어드레스의 소정의 비트로 쉬프팅함으로써, 제 1 사이즈를 갖고 각각 서로 다른 플레인에 위치하는 두 개의 1-플레인 블럭들을 제 2 사이즈를 갖는 2-플레인 블럭으로 병합하는 단계; 및
    상기 병합된 블럭을 프로그램하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치에서의 멀티-플레인 프로그램 방법.
  15. 제 14 항에 있어서, 상기 블럭을 병합하는 단계는,
    상기 블럭 어드레스의 최하위 비트를 상기 페이지 어드레스의 최하위 비트로 쉬프팅하는 것을 특징으로 하는 플래시 메모리 장치에서의 멀티-플레인 프로그램 방법.
  16. 제 14 항에 있어서, 상기 병합된 블럭을 프로그램하는 단계는,
    각각 서로 다른 1-플레인 블럭에 위치하는 페이지들을 교대로 프로그램하는 것을 특징으로 하는 플래시 메모리 장치에서의 멀티-플레인 프로그램 방법.
  17. 제 16 항의 멀티-플레인 프로그램 방법으로 프로그램된 블럭을 상기 프로그램된 순서에 따라 연속적으로 독출(sequential read)하는 방법.
  18. 다수의 페이지들로 구성되는 블럭들을 구비하고, 다수의 플레인(plane)들로 나누어진 메모리 셀 어레이;
    외부 입력 어드레스를 블럭 어드레스와 페이지 어드레스로 디코딩하는 어드레스 컨트롤러; 및
    상기 블럭 어드레스 및 상기 페이지 어드레스에 대응되는 상기 메모리 셀 어레이의 블럭 및 페이지를 활성화하는 디코더를 구비하고,
    상기 어드레스 컨트롤러는,
    블럭 사이즈 변경 신호에 응답하여, 상기 블럭 어드레스의 소정의 비트를 상 기 페이지 어드레스의 소정의 비트로 쉬프팅하거나 상기 페이지 어드레스의 소정의 비트를 상기 블럭 어드레스의 소정의 비트로 쉬프팅함으로써, 상기 블럭들의 크기를 제 1 블럭 사이즈에서 제 2 블럭 사이즈로 변경하는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 18 항에 있어서, 상기 제 2 블럭 사이즈를 갖는 블럭은,
    각각 서로 다른 플레인에 위치하고 상기 제 1 사이즈를 갖는 두 개의 1-플레인 블럭들을 병합한 2-플레인 블럭인 것을 특징으로 하는 플래시 메모리 장치.
  20. 제 19 항에 있어서, 상기 어드레스 컨트롤러는,
    상기 블럭 어드레스의 최하위 비트를 상기 페이지 어드레스의 최하위 비트로 쉬프팅하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 19 항에 있어서, 상기 제 2 블럭 사이즈는,
    상기 제 1 블럭 사이즈의 두 배인 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 18 항에 있어서, 상기 블럭 사이즈 변경 신호는,
    레지스터 값으로 셋팅(setting)되는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 18 항에 있어서, 상기 메모리 셀 어레이는,
    두 개의 플레인들로 나누어지는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 18 항에 있어서, 상기 플래시 메모리는,
    낸드형 플래시메모리(NAND-type Flash Memory)인 것을 특징으로 하는 플래시 메모리 장치.
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