JP2003203493A - Ｎａｎｄフラッシュメモリ装置 - Google Patents
Ｎａｎｄフラッシュメモリ装置Info
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G—PHYSICS
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】マルチページプログラム動作、マルチページ読
み取り動作、及び、マルチブロック消去動作を有するＮ
ＡＮＤフラッシュメモリ装置を提供する。 【解決手段】ＮＡＮＤフラッシュメモリ装置は複数の行
選択器を含む。各行選択器はメモリ装置の各メットのメ
モリブロックに各々対応し、ブロック選択情報に応答し
て対応するメモリブロックを選択する。各行選択器には
デコーディング回路とレジスタとが提供される。デコー
ディング回路はブロック選択情報に応答してブロック選
択信号を発生し、レジスタは対応するメットのラッチ信
号が活性化された時にデコーディング回路の出力を格納
する。このような行選択構造によると、複数のメットの
全て又は一部のメモリブロックを同時に選択することが
できる。
み取り動作、及び、マルチブロック消去動作を有するＮ
ＡＮＤフラッシュメモリ装置を提供する。 【解決手段】ＮＡＮＤフラッシュメモリ装置は複数の行
選択器を含む。各行選択器はメモリ装置の各メットのメ
モリブロックに各々対応し、ブロック選択情報に応答し
て対応するメモリブロックを選択する。各行選択器には
デコーディング回路とレジスタとが提供される。デコー
ディング回路はブロック選択情報に応答してブロック選
択信号を発生し、レジスタは対応するメットのラッチ信
号が活性化された時にデコーディング回路の出力を格納
する。このような行選択構造によると、複数のメットの
全て又は一部のメモリブロックを同時に選択することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ装
置に関するものである。より詳しくは、本発明はマルチ
ページプログラム動作（ｍｕｌｔｉ−ｐａｇｅ ｐｒｏ
ｇｒａｍ ｏｐｅｒａｔｉｏｎ）、マルチブロック消去
動作（ｍｕｌｔｉ−ｅｒａｓｅ ｐｒｏｇｒａｍ ｏｐ
ｅｒａｔｉｏｎ）、及び、マルチページ読み取り動作
（ｍｕｌｔｉ−ｐａｇｅ ｒｅａｄ ｏｐｅｒａｔｉｏ
ｎ）を支援するＮＡＮＤフラッシュメモリ装置に関する
ものである。
置に関するものである。より詳しくは、本発明はマルチ
ページプログラム動作（ｍｕｌｔｉ−ｐａｇｅ ｐｒｏ
ｇｒａｍ ｏｐｅｒａｔｉｏｎ）、マルチブロック消去
動作（ｍｕｌｔｉ−ｅｒａｓｅ ｐｒｏｇｒａｍ ｏｐ
ｅｒａｔｉｏｎ）、及び、マルチページ読み取り動作
（ｍｕｌｔｉ−ｐａｇｅ ｒｅａｄ ｏｐｅｒａｔｉｏ
ｎ）を支援するＮＡＮＤフラッシュメモリ装置に関する
ものである。
【０００２】
【従来の技術】不揮発性半導体メモリ装置としてのＮＡ
ＮＤフラッシュメモリ装置は、浮遊ゲートトランジスタ
で構成されるメモリセル（又はメモリセルトランジス
タ）を含む。浮遊ゲートトランジスタは、ソース、ドレ
ーン、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）、及
び制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有する。
メモリセルトランジスタは、浮遊ゲートの電荷量を変化
させることによりデータを格納する。例えば、メモリセ
ルトランジスタは、スレッショルド電圧が一定電圧以上
高くなるように浮遊ゲートに電子を注入することにより
プログラムされる。一方、メモリセルトランジスタは、
スレッショルド電圧が一定電圧以下に低くなるように浮
遊ゲートから電子を抜き取ることにより消去される。Ｎ
ＡＮＤフラッシュメモリ装置の場合、メモリセルトラン
ジスタは、Ｆ−Ｎトンネルリング効果（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｅｆｆｅｃ
ｔ）により消去／プログラムされる。Ｆ−Ｎトンネルリ
ング効果は、“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏ
ｒｙ Ｄｅｖｉｃｅ Ｉｎｃｌｕｄｉｎｇ Ｐｒｏｇｒ
ａｍ Ｉｎｈｉｂｉｔｉｏｎ Ｃａｐａｃｉｔｏｒｓ
Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｃｏｎｔｒｏｌｌｉｎ
ｇ Ｐｒｏｇｒａｍ−ｄｉｓｔｕｒｂ Ｏｆ Ｎｏｎ−
ｓｅｌｅｃｔｅｄ Ｍｅｍｏｒｙ Ｃｅｌｌｓ”という
名称の米国特許第５，６７１，１７６号公報に説明され
ている。
ＮＤフラッシュメモリ装置は、浮遊ゲートトランジスタ
で構成されるメモリセル（又はメモリセルトランジス
タ）を含む。浮遊ゲートトランジスタは、ソース、ドレ
ーン、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）、及
び制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有する。
メモリセルトランジスタは、浮遊ゲートの電荷量を変化
させることによりデータを格納する。例えば、メモリセ
ルトランジスタは、スレッショルド電圧が一定電圧以上
高くなるように浮遊ゲートに電子を注入することにより
プログラムされる。一方、メモリセルトランジスタは、
スレッショルド電圧が一定電圧以下に低くなるように浮
遊ゲートから電子を抜き取ることにより消去される。Ｎ
ＡＮＤフラッシュメモリ装置の場合、メモリセルトラン
ジスタは、Ｆ−Ｎトンネルリング効果（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｅｆｆｅｃ
ｔ）により消去／プログラムされる。Ｆ−Ｎトンネルリ
ング効果は、“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏ
ｒｙ Ｄｅｖｉｃｅ Ｉｎｃｌｕｄｉｎｇ Ｐｒｏｇｒ
ａｍ Ｉｎｈｉｂｉｔｉｏｎ Ｃａｐａｃｉｔｏｒｓ
Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｃｏｎｔｒｏｌｌｉｎ
ｇ Ｐｒｏｇｒａｍ−ｄｉｓｔｕｒｂ Ｏｆ Ｎｏｎ−
ｓｅｌｅｃｔｅｄ Ｍｅｍｏｒｙ Ｃｅｌｌｓ”という
名称の米国特許第５，６７１，１７６号公報に説明され
ている。
【０００３】図１は従来技術によるＮＡＮＤフラッシュ
メモリ装置を示すブロック図である。図１に示されたよ
うに、ＮＡＮＤフラッシュメモリ装置は、ブロックアド
レスレジスタ（ｂｌｏｃｋ ａｄｄｒｅｓｓ ｒｅｇｉ
ｓｔｅｒ）２０、プリデコーダ３０、及びメット選択回
路（ｍａｔ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）４
０を含む。ブロックアドレスレジスタ２０は、制御信号
（ｌｏａｄ＿ｂｌｋ）に応答してブロックアドレスＢＡ
をラッチし、プリデコーダ３０は、ブロックアドレスレ
ジスタ２０の出力をデコーディングしてデコーディング
信号Ｐｊ，Ｑｊ，Ｒｊを出力する。メット選択回路４０
は、外部から出力されるメットアドレスＭＡに応答して
メット選択信号ＭＳＥＬ１〜ＭＳＥＬ４の中のいずれか
一つを活性化させる。
メモリ装置を示すブロック図である。図１に示されたよ
うに、ＮＡＮＤフラッシュメモリ装置は、ブロックアド
レスレジスタ（ｂｌｏｃｋ ａｄｄｒｅｓｓ ｒｅｇｉ
ｓｔｅｒ）２０、プリデコーダ３０、及びメット選択回
路（ｍａｔ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）４
０を含む。ブロックアドレスレジスタ２０は、制御信号
（ｌｏａｄ＿ｂｌｋ）に応答してブロックアドレスＢＡ
をラッチし、プリデコーダ３０は、ブロックアドレスレ
ジスタ２０の出力をデコーディングしてデコーディング
信号Ｐｊ，Ｑｊ，Ｒｊを出力する。メット選択回路４０
は、外部から出力されるメットアドレスＭＡに応答して
メット選択信号ＭＳＥＬ１〜ＭＳＥＬ４の中のいずれか
一つを活性化させる。
【０００４】ＮＡＮＤフラッシュメモリ装置は、情報を
格納するためのメモリセルアレイ（ｍｅｍｏｒｙ ｃｅ
ｌｌ ａｒｒａｙ）を含み、メモリセルアレイは、複数
のメット（ＭＡＴｉ）（ここで、ｉ＝１〜４）に分けら
れる。各メットは、複数のメモリブロックＢＬＫ０〜Ｂ
ＬＫｎで構成される。各メモリブロックは、複数の行
（ワードライン）、複数の列（ビットライン）、及び、
行と列からなるマトリックス状に配列された複数のメモ
リセルを有する。各列のメモリセルは、ＮＡＮＤストリ
ング（ｓｒｉｎｇ）を構成し、各行のメモリセルはペー
ジ（ｐａｇｅ）を構成する。図面には示されないが、Ｎ
ＡＮＤストリングは、よく知られたように、ストリング
選択トランジスタ（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ
ｔｒａｎｓｉｓｔｏｒ）と接地選択トランジスタ（ｇ
ｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎｔｒａｎｓｉｓｔｏ
ｒ）との間に直列連結されたメモリセルで構成され、こ
のような構成は、前述した米国特許第５，６７１，１７
６号公報に開示されている。
格納するためのメモリセルアレイ（ｍｅｍｏｒｙ ｃｅ
ｌｌ ａｒｒａｙ）を含み、メモリセルアレイは、複数
のメット（ＭＡＴｉ）（ここで、ｉ＝１〜４）に分けら
れる。各メットは、複数のメモリブロックＢＬＫ０〜Ｂ
ＬＫｎで構成される。各メモリブロックは、複数の行
（ワードライン）、複数の列（ビットライン）、及び、
行と列からなるマトリックス状に配列された複数のメモ
リセルを有する。各列のメモリセルは、ＮＡＮＤストリ
ング（ｓｒｉｎｇ）を構成し、各行のメモリセルはペー
ジ（ｐａｇｅ）を構成する。図面には示されないが、Ｎ
ＡＮＤストリングは、よく知られたように、ストリング
選択トランジスタ（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ
ｔｒａｎｓｉｓｔｏｒ）と接地選択トランジスタ（ｇ
ｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎｔｒａｎｓｉｓｔｏ
ｒ）との間に直列連結されたメモリセルで構成され、こ
のような構成は、前述した米国特許第５，６７１，１７
６号公報に開示されている。
【０００５】ここでは、一つのメット（例えば、ＭＡＴ
１）と関連する周辺構成について説明する。残りのメッ
トＭＡＴ２〜ＭＡＴ４の各々と関連する周辺構成は、Ｍ
ＡＴ１メットについての周辺構成と同一に構成される。
１）と関連する周辺構成について説明する。残りのメッ
トＭＡＴ２〜ＭＡＴ４の各々と関連する周辺構成は、Ｍ
ＡＴ１メットについての周辺構成と同一に構成される。
【０００６】ＮＡＮＤフラッシュメモリ装置は、行選択
回路（ｒｏｗ ｓｅｌｅｃｔｉｏｎｃｉｒｃｕｉｔ）を
含み、行選択回路は、各メットのメモリブロックＢＬＫ
１〜ＢＬＫｎに各々対応する複数の行選択器Ｘ−ＤＥＣ
１〜Ｘ−ＤＥＣｎで構成される。各行選択器は、メット
選択信号ＭＳＥＬｉとプリデコーダ（ｐｒｅ−ｄｅｃｏ
ｄｅｒ）からのデコーディング信号Ｐｊ，Ｑｊ，Ｒｊに
応答して、対応するメモリブロックの行又はワードライ
ンにワードライン電圧を伝達する。例えば、行選択器Ｘ
−ＤＥＣ１は、メット選択信号ＭＳＥＬ１とデコーディ
ング信号Ｐｊ，Ｑｊ，Ｒｊに応答して、対応するメモリ
ブロックの行又はワードラインにワードライン電圧を伝
達する。ワードライン電圧は、不図示の高電圧発生回路
から提供される。 ページバッファ回路５０ １は、対応
するメットＭＡＴ１中に配置された列又はビットライン
（図示せず）に連結され、列に各々対応するページバッ
ファで構成される。各ページバッファは、感知増幅器、
ラッチ回路、及び、書き込みドライバーとして動作す
る。例えば、ページバッファは、読み取り動作時は、ビ
ットラインを通じて選択ページのメモリセルからデータ
を感知し、感知されたデータを一次的にラッチする。ペ
ージバッファは、プログラム動作時は、選択ページにプ
ログラムすべきデータを一次的にラッチし、ラッチされ
たデータをビットラインに伝達する。ページバッファの
一例が、米国特許第５，７１２，８１８号公報に“Ｄａ
ｔａ Ｌｏａｄｉｎｇ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｐａ
ｒａｌｌｅｌＰｒｏｇｒａｍ Ｏｆ Ｎｏｎｖｏｌａｔ
ｉｌｅ ＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｙ”と
いう名称で開示されている。列パスゲート回路（ｃｏｌ
ｕｍｎ ｐａｓｓ ｇａｔｅ ｃｉｒｃｕｉｔ）６０＿
１は、対応するメットの列のうちの一部を選択し、選択
された列のページバッファをデータバス（図示せず）に
連結する。
回路（ｒｏｗ ｓｅｌｅｃｔｉｏｎｃｉｒｃｕｉｔ）を
含み、行選択回路は、各メットのメモリブロックＢＬＫ
１〜ＢＬＫｎに各々対応する複数の行選択器Ｘ−ＤＥＣ
１〜Ｘ−ＤＥＣｎで構成される。各行選択器は、メット
選択信号ＭＳＥＬｉとプリデコーダ（ｐｒｅ−ｄｅｃｏ
ｄｅｒ）からのデコーディング信号Ｐｊ，Ｑｊ，Ｒｊに
応答して、対応するメモリブロックの行又はワードライ
ンにワードライン電圧を伝達する。例えば、行選択器Ｘ
−ＤＥＣ１は、メット選択信号ＭＳＥＬ１とデコーディ
ング信号Ｐｊ，Ｑｊ，Ｒｊに応答して、対応するメモリ
ブロックの行又はワードラインにワードライン電圧を伝
達する。ワードライン電圧は、不図示の高電圧発生回路
から提供される。 ページバッファ回路５０ １は、対応
するメットＭＡＴ１中に配置された列又はビットライン
（図示せず）に連結され、列に各々対応するページバッ
ファで構成される。各ページバッファは、感知増幅器、
ラッチ回路、及び、書き込みドライバーとして動作す
る。例えば、ページバッファは、読み取り動作時は、ビ
ットラインを通じて選択ページのメモリセルからデータ
を感知し、感知されたデータを一次的にラッチする。ペ
ージバッファは、プログラム動作時は、選択ページにプ
ログラムすべきデータを一次的にラッチし、ラッチされ
たデータをビットラインに伝達する。ページバッファの
一例が、米国特許第５，７１２，８１８号公報に“Ｄａ
ｔａ Ｌｏａｄｉｎｇ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｐａ
ｒａｌｌｅｌＰｒｏｇｒａｍ Ｏｆ Ｎｏｎｖｏｌａｔ
ｉｌｅ ＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｙ”と
いう名称で開示されている。列パスゲート回路（ｃｏｌ
ｕｍｎ ｐａｓｓ ｇａｔｅ ｃｉｒｃｕｉｔ）６０＿
１は、対応するメットの列のうちの一部を選択し、選択
された列のページバッファをデータバス（図示せず）に
連結する。
【０００７】図１に示されたＮＡＮＤフラッシュメモリ
装置は、各メットにページデータを格納するために、同
一のプログラム過程を反復的に実行する。より詳しく説
明すると次の通りである。図２に示されたように、先ず
連続的なデータ（ｓｅｑｕｅｎｔｉａｌ ｄａｔａ）の
入力を知らせるコマンド８０ｈが入力された後（Ｓ１
０）、初期アドレスが入力される（Ｓ１２）。その後、
入力されたアドレスにより選択されたメット（例えば、
ＭＡＴ１）にプログラムすべきページデータがバイト／
ワード単位に列パスゲート回路６０＿１を通じてページ
バッファ回路５０＿１に順次にロードされる（Ｓ１
４）。プログラム実行を知らせるコマンド１０ｈが入力
されることにより（Ｓ１６）、ページバッファ回路５０
＿１にロードされたデータは、選択されたメットＭＡＴ
１にプログラムされる（Ｓ１８）。図２に示されたよう
に、各メットをプログラムするためには、前述した過程
（Ｓ１０〜Ｓ１８）が反復的に実行されなければならな
い。
装置は、各メットにページデータを格納するために、同
一のプログラム過程を反復的に実行する。より詳しく説
明すると次の通りである。図２に示されたように、先ず
連続的なデータ（ｓｅｑｕｅｎｔｉａｌ ｄａｔａ）の
入力を知らせるコマンド８０ｈが入力された後（Ｓ１
０）、初期アドレスが入力される（Ｓ１２）。その後、
入力されたアドレスにより選択されたメット（例えば、
ＭＡＴ１）にプログラムすべきページデータがバイト／
ワード単位に列パスゲート回路６０＿１を通じてページ
バッファ回路５０＿１に順次にロードされる（Ｓ１
４）。プログラム実行を知らせるコマンド１０ｈが入力
されることにより（Ｓ１６）、ページバッファ回路５０
＿１にロードされたデータは、選択されたメットＭＡＴ
１にプログラムされる（Ｓ１８）。図２に示されたよう
に、各メットをプログラムするためには、前述した過程
（Ｓ１０〜Ｓ１８）が反復的に実行されなければならな
い。
【０００８】プログラム動作と同様に、読み取り動作及
び消去動作もまた、メット単位で反復される。これは全
般的な動作速度の低下を招く。したがって、ＮＡＮＤフ
ラッシュメモリ装置の容量が増大する中で、消去／プロ
グラム時間を短縮することができるようにメットのペー
ジ／メモリブロックを同時にプログラム／消去すること
ができる新しい方式が求められている。
び消去動作もまた、メット単位で反復される。これは全
般的な動作速度の低下を招く。したがって、ＮＡＮＤフ
ラッシュメモリ装置の容量が増大する中で、消去／プロ
グラム時間を短縮することができるようにメットのペー
ジ／メモリブロックを同時にプログラム／消去すること
ができる新しい方式が求められている。
【０００９】
【特許文献１】米国特許第５，６７１，１７６号公報
【特許文献２】米国特許第５，７１２，８１８号公報
【００１０】
【発明が解決しようとする課題】本発明の目的は、例え
ば、マルチページプログラム動作、マルチページ読み取
り動作、及び、マルチブロック消去動作を実行するＮＡ
ＮＤフラッシュメモリ装置を提供することである。
ば、マルチページプログラム動作、マルチページ読み取
り動作、及び、マルチブロック消去動作を実行するＮＡ
ＮＤフラッシュメモリ装置を提供することである。
【００１１】
【課題を解決するための手段】前述した目的を達成する
ための本発明の特徴によると、ＮＡＮＤフラッシュメモ
リ装置は、各々が複数のメモリブロックを有する複数の
メットを備える。ここで、各メモリブロックは、複数の
行と複数の列のマトリックス状に配列された複数のメモ
リセルを有する。該メモリ装置は、更に、各メットのメ
モリブロックに各々対応し、各々がブロック選択情報に
応答して対応するメモリブロックを選択する複数の行選
択器と、メットに各々対応し、各々が選択されたメモリ
ブロックの列を通じて対応するメットの選択されたメモ
リブロックからデータを感知し、かつ、選択されたメモ
リブロックの列にプログラムすべきデータを伝達する複
数のページバッファ回路と、メットに各々対応し、各々
が対応するメットの選択されたメモリブロックの列の中
の一部を選択する複数の列選択器と、メットに各々対応
し、各々が対応する列選択器を通じて対応するページバ
ッファ回路から伝達されるデータがパスデータであるか
否かを判別する複数のパス／フェイルチェック回路と、
メットに各々対応し、各々が対応するページバッファ回
路から伝達されるデータがパスデータとして判別された
場合に対応するメットの第１リセット信号を発生する複
数のリセット信号発生器と、メット選択情報に応答して
メットの中のいずれか一つを選択するためのラッチ信号
を発生するラッチ信号発生器とを備える。
ための本発明の特徴によると、ＮＡＮＤフラッシュメモ
リ装置は、各々が複数のメモリブロックを有する複数の
メットを備える。ここで、各メモリブロックは、複数の
行と複数の列のマトリックス状に配列された複数のメモ
リセルを有する。該メモリ装置は、更に、各メットのメ
モリブロックに各々対応し、各々がブロック選択情報に
応答して対応するメモリブロックを選択する複数の行選
択器と、メットに各々対応し、各々が選択されたメモリ
ブロックの列を通じて対応するメットの選択されたメモ
リブロックからデータを感知し、かつ、選択されたメモ
リブロックの列にプログラムすべきデータを伝達する複
数のページバッファ回路と、メットに各々対応し、各々
が対応するメットの選択されたメモリブロックの列の中
の一部を選択する複数の列選択器と、メットに各々対応
し、各々が対応する列選択器を通じて対応するページバ
ッファ回路から伝達されるデータがパスデータであるか
否かを判別する複数のパス／フェイルチェック回路と、
メットに各々対応し、各々が対応するページバッファ回
路から伝達されるデータがパスデータとして判別された
場合に対応するメットの第１リセット信号を発生する複
数のリセット信号発生器と、メット選択情報に応答して
メットの中のいずれか一つを選択するためのラッチ信号
を発生するラッチ信号発生器とを備える。
【００１２】ここで、各行選択器は、ａ）ブロック選択
情報に応答してブロック選択信号を発生するデコーディ
ング回路と、ｂ）対応するメットのラッチ信号が活性化
された場合にデコーディング回路の出力を格納するレジ
スタと、ｃ）ブロックワードラインに連結され、レジス
タによりラッチされた値が対応するメモリブロックが選
択されたことを示す場合にブロックワードラインに高電
圧を伝達する第１スイッチと、ｄ）ブロックワードライ
ン上の高電圧に応答して対応するメモリブロックの行に
ワードライン電圧を伝達する第２スイッチと、ｅ）第１
リセット信号が活性化された場合にレジスタをリセット
させるリセット回路とを含む。
情報に応答してブロック選択信号を発生するデコーディ
ング回路と、ｂ）対応するメットのラッチ信号が活性化
された場合にデコーディング回路の出力を格納するレジ
スタと、ｃ）ブロックワードラインに連結され、レジス
タによりラッチされた値が対応するメモリブロックが選
択されたことを示す場合にブロックワードラインに高電
圧を伝達する第１スイッチと、ｄ）ブロックワードライ
ン上の高電圧に応答して対応するメモリブロックの行に
ワードライン電圧を伝達する第２スイッチと、ｅ）第１
リセット信号が活性化された場合にレジスタをリセット
させるリセット回路とを含む。
【００１３】本発明の望ましい実施形態においては、前
記メモリ装置は、外部から印加されるコマンドが連続的
なデータの入力を知らせるコマンドであるか否かを判別
し、外部から印加されるコマンドが連続的なデータの入
力を知らせるコマンドである場合に第２リセット信号を
発生する制御ロジックを更に備える。
記メモリ装置は、外部から印加されるコマンドが連続的
なデータの入力を知らせるコマンドであるか否かを判別
し、外部から印加されるコマンドが連続的なデータの入
力を知らせるコマンドである場合に第２リセット信号を
発生する制御ロジックを更に備える。
【００１４】本発明の望ましい実施形態においては、各
リセット信号発生器は、第２リセット信号が活性化され
た場合又は対応するページバッファ回路からのデータが
パスデータとして判別された場合に、第１リセット信号
を発生する。
リセット信号発生器は、第２リセット信号が活性化され
た場合又は対応するページバッファ回路からのデータが
パスデータとして判別された場合に、第１リセット信号
を発生する。
【００１５】本発明の望ましい実施形態においては、ラ
ッチ信号発生器は、メモリ装置の動作状態を示すフラグ
信号に応答してパルス信号を発生するパルス発生部と、
メットに各々対応する複数のデコーダを含み、各デコー
ダはパルス信号が生成された場合にメット選択情報に応
答して対応するメットのラッチ信号を発生する。
ッチ信号発生器は、メモリ装置の動作状態を示すフラグ
信号に応答してパルス信号を発生するパルス発生部と、
メットに各々対応する複数のデコーダを含み、各デコー
ダはパルス信号が生成された場合にメット選択情報に応
答して対応するメットのラッチ信号を発生する。
【発明の実施の形態】以下、本発明の望ましい実施形態
を図面を参照しながら詳細に説明する。
を図面を参照しながら詳細に説明する。
【００１６】本発明の望ましい実施形態のＮＡＮＤフラ
ッシュメモリ装置１００は、マルチページプログラム動
作（ｍｕｌｔｉ−ｐａｇｅ ｐｒｏｇｒａｍ ｏｐｅｒ
ａｔｉｏｎ）を実行する。ここで、マルチページプログ
ラム動作とは、各メットの一つのページ、即ち、多数の
ページに同時にデータがプログラムされることを意味す
る。ここで、ページとは、一つのワードラインに連結さ
れたメモリセルのグループをいう。
ッシュメモリ装置１００は、マルチページプログラム動
作（ｍｕｌｔｉ−ｐａｇｅ ｐｒｏｇｒａｍ ｏｐｅｒ
ａｔｉｏｎ）を実行する。ここで、マルチページプログ
ラム動作とは、各メットの一つのページ、即ち、多数の
ページに同時にデータがプログラムされることを意味す
る。ここで、ページとは、一つのワードラインに連結さ
れたメモリセルのグループをいう。
【００１７】また、本発明のＮＡＮＤフラッシュメモリ
装置１００は、マルチページ読み取り動作（ｍｕｌｔｉ
−ｐａｇｅ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）及びマル
チブロック消去動作（ｍｕｌｔｉ−ｂｌｏｃｋ ｅｒａ
ｓｅ ｏｐｅｒａｔｉｏｎ）を実行する。ここで、マル
チページ読み出し動作とは、各メットの一つのページ、
即ち、多数のページから同時にデータを読み出すことを
意味し、マルチブロック消去動作とは、各メットのメモ
リブロック、即ち、多数のメモリブロックを同時に消去
することを意味する。このような動作の詳細については
後述する。
装置１００は、マルチページ読み取り動作（ｍｕｌｔｉ
−ｐａｇｅ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）及びマル
チブロック消去動作（ｍｕｌｔｉ−ｂｌｏｃｋ ｅｒａ
ｓｅ ｏｐｅｒａｔｉｏｎ）を実行する。ここで、マル
チページ読み出し動作とは、各メットの一つのページ、
即ち、多数のページから同時にデータを読み出すことを
意味し、マルチブロック消去動作とは、各メットのメモ
リブロック、即ち、多数のメモリブロックを同時に消去
することを意味する。このような動作の詳細については
後述する。
【００１８】マルチページプログラム動作、マルチペー
ジ読み取り動作、及びマルチブロック消去動作によれ
ば、ビット当たりのプログラム／消去／読み取り時間が
短縮される。即ち、本発明の望ましい実施形態によるＮ
ＡＮＤフラッシュメモリ装置は、高速動作を達成するこ
とに有利である。
ジ読み取り動作、及びマルチブロック消去動作によれ
ば、ビット当たりのプログラム／消去／読み取り時間が
短縮される。即ち、本発明の望ましい実施形態によるＮ
ＡＮＤフラッシュメモリ装置は、高速動作を達成するこ
とに有利である。
【００１９】本発明の望ましい実施形態によるＮＡＮＤ
フラッシュメモリ装置を示すブロック図が図３に示され
ている。このメモリ装置は、データ情報を格納するため
の領域としてメモリセルアレイを含む。このメモリセル
アレイは、複数のメットＭＡＴｉ（ここで、ｉ＝１〜
４）に分けられる。各メット（ｍａｔ）は、複数のメモ
リブロックＢＬＫ０〜ＢＬＫｎで構成される。便宜上、
各メットのメモリブロックには同一の参照符号が付され
ている。各メモリブロックは、図示されていないが、複
数の行（ワードライン）、複数の列（ビットライン）、
及び、行と列からなるマトリックス状に配列された複数
のメモリセルを有する。各列のメモリセルはＮＡＮＤス
トリング（図８参照）を構成し、各行のメモリセルはペ
ージを構成する。
フラッシュメモリ装置を示すブロック図が図３に示され
ている。このメモリ装置は、データ情報を格納するため
の領域としてメモリセルアレイを含む。このメモリセル
アレイは、複数のメットＭＡＴｉ（ここで、ｉ＝１〜
４）に分けられる。各メット（ｍａｔ）は、複数のメモ
リブロックＢＬＫ０〜ＢＬＫｎで構成される。便宜上、
各メットのメモリブロックには同一の参照符号が付され
ている。各メモリブロックは、図示されていないが、複
数の行（ワードライン）、複数の列（ビットライン）、
及び、行と列からなるマトリックス状に配列された複数
のメモリセルを有する。各列のメモリセルはＮＡＮＤス
トリング（図８参照）を構成し、各行のメモリセルはペ
ージを構成する。
【００２０】本発明の望ましい実施形態によるＮＡＮＤ
フラッシュメモリ装置１００は、更に、制御ロジック１
２０、ブロックアドレスレジスタ１３０、プリデコーダ
１４０、メットアドレスレジスタ１５０、及び、ラッチ
信号発生器１６０を含む。
フラッシュメモリ装置１００は、更に、制御ロジック１
２０、ブロックアドレスレジスタ１３０、プリデコーダ
１４０、メットアドレスレジスタ１５０、及び、ラッチ
信号発生器１６０を含む。
【００２１】制御ロジック１２０は、ＮＡＮＤフラッシ
ュメモリ装置の全般的な動作を制御し、コマンドＣＭＤ
及び外部信号ＣＥ＿，ＲＥ＿，ＷＥ＿に応答して制御信
号ｌｏａｄ＿ｂｌｋ， ｌｏａｄ＿ｍａｔ，ｓｔａｒｔ
＿ｒｅｓｅｔを発生する。ここで、ＣＥ＿信号はチップ
イネーブル信号（ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａ
ｌ）であり、ＲＥ＿信号は読み取りイネーブル信号（ｒ
ｅａｄ ｅｎａｂｌｅｓｉｇｎａｌ）であり、ＷＥ＿信
号は書き取りイネーブル信号（ｗｒｉｔｅｅｎａｂｌｅ
ｓｉｇｎａｌ）である。
ュメモリ装置の全般的な動作を制御し、コマンドＣＭＤ
及び外部信号ＣＥ＿，ＲＥ＿，ＷＥ＿に応答して制御信
号ｌｏａｄ＿ｂｌｋ， ｌｏａｄ＿ｍａｔ，ｓｔａｒｔ
＿ｒｅｓｅｔを発生する。ここで、ＣＥ＿信号はチップ
イネーブル信号（ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａ
ｌ）であり、ＲＥ＿信号は読み取りイネーブル信号（ｒ
ｅａｄ ｅｎａｂｌｅｓｉｇｎａｌ）であり、ＷＥ＿信
号は書き取りイネーブル信号（ｗｒｉｔｅｅｎａｂｌｅ
ｓｉｇｎａｌ）である。
【００２２】ブロックアドレスレジスタ１３０は、図４
に示されたように、連結された複数のフリップフロップ
ＦＦ１〜ＦＦ３と複数のインバータＩＮＶ１〜ＩＮＶ６
で構成され、制御信号ｌｏａｄ＿ｂｌｋに応答してブロ
ックアドレスＢＡを取り込む。各フリップフロップＦＦ
１〜ＦＦ３は、制御信号ｌｏａｄ＿ｂｌｋのローからハ
イへの遷移（ｌｏｗ−ｔｏ−ｈｉｇｈ ｔｒａｎｓｉｔ
ｉｏｎ）に応答して、対応するブロックアドレス信号Ｂ
Ａ０〜ＢＡ１０を取り込み、内部ブロックアドレス信号
Ａｂｌｋ０〜Ａｂｌｋ１０，ｎＡｂｌｋ０〜ｎＡｂｌｋ
１０を出力する。
に示されたように、連結された複数のフリップフロップ
ＦＦ１〜ＦＦ３と複数のインバータＩＮＶ１〜ＩＮＶ６
で構成され、制御信号ｌｏａｄ＿ｂｌｋに応答してブロ
ックアドレスＢＡを取り込む。各フリップフロップＦＦ
１〜ＦＦ３は、制御信号ｌｏａｄ＿ｂｌｋのローからハ
イへの遷移（ｌｏｗ−ｔｏ−ｈｉｇｈ ｔｒａｎｓｉｔ
ｉｏｎ）に応答して、対応するブロックアドレス信号Ｂ
Ａ０〜ＢＡ１０を取り込み、内部ブロックアドレス信号
Ａｂｌｋ０〜Ａｂｌｋ１０，ｎＡｂｌｋ０〜ｎＡｂｌｋ
１０を出力する。
【００２３】再び図３を参照すると、メットアドレスレ
ジスタ１５０は、図５に示されたように連結されたフリ
ップフロップＦＦ４，ＦＦ５とインバータＩＮＶ７〜Ｉ
ＮＶ１０で構成され、制御信号ｌｏａｄ＿ｍａｔに応答
してメットアドレスＭＡを取り込む。各フリップフロッ
プＦＦ４，ＦＦ５は、制御信号ｌｏａｄ＿ｍａｔのロー
からハイへの遷移に応答して、対応するメットアドレス
信号ＭＡ０，ＭＡ１を取り込み、内部メットアドレス信
号ＡＭ０，ＡＭ１，ｎＡＭ０，ｎＡＭ１を出力する。 図
３に示されたプリデコーダ１４０は、ブロックアドレス
レジスタ１３０の出力をデコーディングして、デコーデ
ィング信号Ｐｘ，Ｑｙ，Ｒｚを発生する。例えば、図６
に示されたように、プリデコーダ１４０は、複数のＮＡ
ＮＤゲートＧ１〜Ｇ９と該ゲートＧ１〜Ｇ９に各々対応
する複数のインバータＩＮＶ１１〜ＩＮＶ１９で構成さ
れ、図面に示されたように連結されている。プリデコー
ダ１４０は、ブロックアドレスレジスタ１３０の出力信
号Ａｂｌｋ０〜Ａｂｌｋ９，ｎＡｂｌｋ０〜ｎＡ
ｂｌｋ９をデコーディングして、デコーディング信号を
Ｐ０〜Ｐ１５，Ｑ０〜Ｑ７，Ｒ０〜Ｒ７を発生する。な
お、図６に示されたプリデコーダ１４０は、一つのメッ
トが１０２４個のメモリブロックで構成される場合の実
施形態である。
ジスタ１５０は、図５に示されたように連結されたフリ
ップフロップＦＦ４，ＦＦ５とインバータＩＮＶ７〜Ｉ
ＮＶ１０で構成され、制御信号ｌｏａｄ＿ｍａｔに応答
してメットアドレスＭＡを取り込む。各フリップフロッ
プＦＦ４，ＦＦ５は、制御信号ｌｏａｄ＿ｍａｔのロー
からハイへの遷移に応答して、対応するメットアドレス
信号ＭＡ０，ＭＡ１を取り込み、内部メットアドレス信
号ＡＭ０，ＡＭ１，ｎＡＭ０，ｎＡＭ１を出力する。 図
３に示されたプリデコーダ１４０は、ブロックアドレス
レジスタ１３０の出力をデコーディングして、デコーデ
ィング信号Ｐｘ，Ｑｙ，Ｒｚを発生する。例えば、図６
に示されたように、プリデコーダ１４０は、複数のＮＡ
ＮＤゲートＧ１〜Ｇ９と該ゲートＧ１〜Ｇ９に各々対応
する複数のインバータＩＮＶ１１〜ＩＮＶ１９で構成さ
れ、図面に示されたように連結されている。プリデコー
ダ１４０は、ブロックアドレスレジスタ１３０の出力信
号Ａｂｌｋ０〜Ａｂｌｋ９，ｎＡｂｌｋ０〜ｎＡ
ｂｌｋ９をデコーディングして、デコーディング信号を
Ｐ０〜Ｐ１５，Ｑ０〜Ｑ７，Ｒ０〜Ｒ７を発生する。な
お、図６に示されたプリデコーダ１４０は、一つのメッ
トが１０２４個のメモリブロックで構成される場合の実
施形態である。
【００２４】再び図３を参照すると、ラッチ信号発生器
１６０は、メットアドレスレジスタ１５０の出力と制御
ロジック１２０からのフラグ信号Ｒ／Ｂ＿に応答して、
ラッチ信号ＬＡＴＣＨ＿Ｍ１〜ＬＡＴＣＨ＿Ｍ４を出力
する。ラッチ信号発生器１６０は、図７に示されたよう
に、パルス発生器１６２、４個のＮＡＮＤゲートＧ１０
〜Ｇ１３、及び４個のインバータＩＮＶ２０〜ＩＮＶ２
３で構成され、図面に示されたように連結されている。
パルス発生器１６２は、ＮＡＮＤフラッシュメモリ装置
の動作状態を示すフラグ信号Ｒ／Ｂ＿のハイからローへ
の遷移に応答して、パルス信号ｌａｔｃｈｅｎを発生す
る。一つのＮＡＮＤゲートと一つのインバータは、デコ
ーディング回路としての信号発生器を構成する。例え
ば、ＮＡＮＤゲートＧ１０とインバータＩＮＶ２０は、
パルス信号ｌａｔｃｈｅｎがハイレベルの時にアドレス
信号ｎＡＭ０，ｎＡＭ１をデコーディングし、その結果
としてメットＭＡＴ１の行選択器Ｘ−ＤＥＣ１〜Ｘ−Ｄ
ＥＣｎに印加されるラッチ信号ＬＡＴＣＨ＿Ｍ１を発生
する。ここで、行選択器という用語は、ブロックデコー
ダ又はブロック選択器という用語と同一の意味を有す
る。
１６０は、メットアドレスレジスタ１５０の出力と制御
ロジック１２０からのフラグ信号Ｒ／Ｂ＿に応答して、
ラッチ信号ＬＡＴＣＨ＿Ｍ１〜ＬＡＴＣＨ＿Ｍ４を出力
する。ラッチ信号発生器１６０は、図７に示されたよう
に、パルス発生器１６２、４個のＮＡＮＤゲートＧ１０
〜Ｇ１３、及び４個のインバータＩＮＶ２０〜ＩＮＶ２
３で構成され、図面に示されたように連結されている。
パルス発生器１６２は、ＮＡＮＤフラッシュメモリ装置
の動作状態を示すフラグ信号Ｒ／Ｂ＿のハイからローへ
の遷移に応答して、パルス信号ｌａｔｃｈｅｎを発生す
る。一つのＮＡＮＤゲートと一つのインバータは、デコ
ーディング回路としての信号発生器を構成する。例え
ば、ＮＡＮＤゲートＧ１０とインバータＩＮＶ２０は、
パルス信号ｌａｔｃｈｅｎがハイレベルの時にアドレス
信号ｎＡＭ０，ｎＡＭ１をデコーディングし、その結果
としてメットＭＡＴ１の行選択器Ｘ−ＤＥＣ１〜Ｘ−Ｄ
ＥＣｎに印加されるラッチ信号ＬＡＴＣＨ＿Ｍ１を発生
する。ここで、行選択器という用語は、ブロックデコー
ダ又はブロック選択器という用語と同一の意味を有す
る。
【００２５】本発明の望ましい実施形態のＮＡＮＤフラ
ッシュメモリ装置は、図３に示されたように、各メット
ＭＡＴ１〜ＭＡＴ４について、メモリブロックＢＬＫ１
〜ＢＬＫｎに各々対応する行選択器Ｘ−ＤＥＣ１〜Ｘ−
ＤＥＣｎで構成される行選択回路を含む。行選択器は、
プリデコーダ１４０の出力信号とラッチ信号発生器１６
０から出力される対応するラッチ信号に応答して、対応
するメモリブロックを選択する。行選択器は、選択され
たメモリブロックの行（ワードライン）に各動作モード
に必要なワードライン電圧を伝達し、ブロック選択情報
を一次的に格納するためのレジスタを含む（この詳細に
ついては後述する）。
ッシュメモリ装置は、図３に示されたように、各メット
ＭＡＴ１〜ＭＡＴ４について、メモリブロックＢＬＫ１
〜ＢＬＫｎに各々対応する行選択器Ｘ−ＤＥＣ１〜Ｘ−
ＤＥＣｎで構成される行選択回路を含む。行選択器は、
プリデコーダ１４０の出力信号とラッチ信号発生器１６
０から出力される対応するラッチ信号に応答して、対応
するメモリブロックを選択する。行選択器は、選択され
たメモリブロックの行（ワードライン）に各動作モード
に必要なワードライン電圧を伝達し、ブロック選択情報
を一次的に格納するためのレジスタを含む（この詳細に
ついては後述する）。
【００２６】続けて図３を参照すると、本発明の望まし
い実施形態のＮＡＮＤフラッシュメモリ装置１００は、
更に、各メットに対応するページバッファ回路（ｐａｇ
ｅｂｕｆｆｅｒ ｃｉｒｃｕｉｔ；ＰＢ）、列パスゲー
ト回路（ｃｏｌｕｍｎ ｐａｓｓ ｇａｔｅ ｃｉｒｃ
ｕｉｔ；Ｙ−Ｇａｔｅ）、パス／フェイルチェック回路
（ｐａｓｓ／ｆａｉｌ ｃｈｅｃｋ ｃｉｒｃｕｉｔ；
ＰＦ ＤＥＴ）、及び、リセット信号発生回路（ｒｅｓ
ｅｔ ｓｉｇｎａｌ ｇｅｎｅｒａｔｉｎｇｃｉｒｃｕ
ｉｔ；ＲＳＴ ＧＥＮ）を含む。説明の便宜上、一つの
メット（例えば、ＭＡＴ１）と関連する周辺構成につい
て後述するが、残りのメットＭＡＴ２〜ＭＡＴ４の各々
と関連する周辺構成もＭＡＴ１メットについての周辺構
成と同一に構成される。
い実施形態のＮＡＮＤフラッシュメモリ装置１００は、
更に、各メットに対応するページバッファ回路（ｐａｇ
ｅｂｕｆｆｅｒ ｃｉｒｃｕｉｔ；ＰＢ）、列パスゲー
ト回路（ｃｏｌｕｍｎ ｐａｓｓ ｇａｔｅ ｃｉｒｃ
ｕｉｔ；Ｙ−Ｇａｔｅ）、パス／フェイルチェック回路
（ｐａｓｓ／ｆａｉｌ ｃｈｅｃｋ ｃｉｒｃｕｉｔ；
ＰＦ ＤＥＴ）、及び、リセット信号発生回路（ｒｅｓ
ｅｔ ｓｉｇｎａｌ ｇｅｎｅｒａｔｉｎｇｃｉｒｃｕ
ｉｔ；ＲＳＴ ＧＥＮ）を含む。説明の便宜上、一つの
メット（例えば、ＭＡＴ１）と関連する周辺構成につい
て後述するが、残りのメットＭＡＴ２〜ＭＡＴ４の各々
と関連する周辺構成もＭＡＴ１メットについての周辺構
成と同一に構成される。
【００２７】ページバッファ回路１７０＿１は、対応す
るメットＭＡＴ１中に配置された列（ビットライン）
（図示せず）に連結され、列に各々対応するページバッ
ファで構成される。各ページバッファは、読み取り動作
時は、ビットラインを通じて選択ページのメモリセルか
らデータを感知し、感知されたデータを一次的にラッチ
する。ページバッファは、プログラム動作時は、選択ペ
ージにプログラムすべきデータを一次的にラッチし、ラ
ッチされたデータをビットラインに伝達する。
るメットＭＡＴ１中に配置された列（ビットライン）
（図示せず）に連結され、列に各々対応するページバッ
ファで構成される。各ページバッファは、読み取り動作
時は、ビットラインを通じて選択ページのメモリセルか
らデータを感知し、感知されたデータを一次的にラッチ
する。ページバッファは、プログラム動作時は、選択ペ
ージにプログラムすべきデータを一次的にラッチし、ラ
ッチされたデータをビットラインに伝達する。
【００２８】列パスゲート回路１８０＿１は、対応する
メットＭＡＴ１の列のうちの一部を選択する。
メットＭＡＴ１の列のうちの一部を選択する。
【００２９】パス／フェイルチェック回路１９０＿１
は、列パスゲート回路１８０＿１を通じて、選択された
ページバッファにラッチされているデータを取り込ん
で、取り込んだデータがプログラム／消去検証動作時に
プログラム／消去の検証をパスしたデータ（ｐｒｏｇｒ
ａｍ／ｅｒａｓｅ ｐａｓｓ ｄａｔａ）であるか否か
を判別する。ここで、パス／フェイルチェック回路１９
０＿１の出力信号ＰＦ１は、選択されたページの全ての
データがパスデータである場合に最終的に活性化され
る。
は、列パスゲート回路１８０＿１を通じて、選択された
ページバッファにラッチされているデータを取り込ん
で、取り込んだデータがプログラム／消去検証動作時に
プログラム／消去の検証をパスしたデータ（ｐｒｏｇｒ
ａｍ／ｅｒａｓｅ ｐａｓｓ ｄａｔａ）であるか否か
を判別する。ここで、パス／フェイルチェック回路１９
０＿１の出力信号ＰＦ１は、選択されたページの全ての
データがパスデータである場合に最終的に活性化され
る。
【００３０】リセット信号発生回路２００＿１は、パス
／フェイルチェック回路１９０＿１の出力信号ＰＦ１と
制御ロジック１２０からのリセット信号ｓｔａｒｔ＿ｒ
ｅｓｅｔを受けて、それらの信号ＰＦ１，ｓｔａｒｔ＿
ｒｅｓｅｔの中のいずれか一つが活性化された時にリセ
ット信号ＲＥＳＥＴ＿Ｍ１を活性化させる。リセット信
号ＲＥＳＥＴ＿Ｍ１は、メットＭＡＴ１の行選択器Ｘ−
ＤＥＣ０〜Ｘ−ＤＥＣｎに共通に提供される。リセット
信号発生回路２００＿１は、図１０に示されたように、
ｓｔａｒｔ＿ｒｅｓｅｔ及びＰＦｉ信号が入力されるＮ
ＯＲ（Ｇ１４）とＮＯＲゲート（Ｇ１４）の出力に応答
してＲＥＳＥＴ＿Ｍｉ信号を発生するパルス発生器で構
成される。
／フェイルチェック回路１９０＿１の出力信号ＰＦ１と
制御ロジック１２０からのリセット信号ｓｔａｒｔ＿ｒ
ｅｓｅｔを受けて、それらの信号ＰＦ１，ｓｔａｒｔ＿
ｒｅｓｅｔの中のいずれか一つが活性化された時にリセ
ット信号ＲＥＳＥＴ＿Ｍ１を活性化させる。リセット信
号ＲＥＳＥＴ＿Ｍ１は、メットＭＡＴ１の行選択器Ｘ−
ＤＥＣ０〜Ｘ−ＤＥＣｎに共通に提供される。リセット
信号発生回路２００＿１は、図１０に示されたように、
ｓｔａｒｔ＿ｒｅｓｅｔ及びＰＦｉ信号が入力されるＮ
ＯＲ（Ｇ１４）とＮＯＲゲート（Ｇ１４）の出力に応答
してＲＥＳＥＴ＿Ｍｉ信号を発生するパルス発生器で構
成される。
【００３１】図３に示された行選択器の望ましい実施形
態が図８に示されている。図８に示された行選択器は、
デコーディングロジック（ｄｅｃｏｄｉｎｇ ｌｏｇｉ
ｃ）２０１、インバータＩＮＶ２４，ＩＮＶ２５，ＩＮ
Ｖ２６、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、高電圧
スイッチ（ｈｉｇｈ ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）
２０２、及びスイッチ回路２０３を含む。図８に示され
た行選択器は、第１メットＭＡＴ１のメモリブロックＢ
ＬＫ１に対応する行選択器であるが、残りの行選択器も
図８に示された構成と実質的に同一に構成される。
態が図８に示されている。図８に示された行選択器は、
デコーディングロジック（ｄｅｃｏｄｉｎｇ ｌｏｇｉ
ｃ）２０１、インバータＩＮＶ２４，ＩＮＶ２５，ＩＮ
Ｖ２６、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、高電圧
スイッチ（ｈｉｇｈ ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）
２０２、及びスイッチ回路２０３を含む。図８に示され
た行選択器は、第１メットＭＡＴ１のメモリブロックＢ
ＬＫ１に対応する行選択器であるが、残りの行選択器も
図８に示された構成と実質的に同一に構成される。
【００３２】デコーディングロジック２０１は、プリデ
コーダ１４０からのブロックアドレス信号Ｐ０，Ｑ０，
Ｒ０をデコーディングし、そのデコーディング結果をラ
ッチ信号ＬＡＴＣＨ＿Ｍ１がハイに活性化された時に出
力する。インバータＩＮＶ２４，ＩＮＶ２５は、レジス
タとしてのラッチを構成し、デコーディングロジック２
０１の出力を一次的に格納する。ＮＭＯＳトランジスタ
ＭＮ１は、インバータＩＮＶ２４，ＩＮＶ２５で構成さ
れるラッチを初期化するためのリセット回路として動作
し、リセット信号ＲＥＳＥＴ＿Ｍ１がハイに活性化され
た時にラッチを初期化する。初期化により、ラッチの出
力はローレベルになる。ラッチの出力がローレベルであ
る時に高電圧スイッチ２０２が非活性化され、ラッチの
出力がハイレベルである時に高電圧スイッチ２０２が活
性化される。高電圧スイッチ２０２は、ハイレベルのラ
ッチ出力信号に応答してブロックワードラインＢＬＫＷ
Ｌに高電圧を伝達する。この高電圧は電源電圧より高い
電圧であり、各動作モードによって異なる電圧である。
コーダ１４０からのブロックアドレス信号Ｐ０，Ｑ０，
Ｒ０をデコーディングし、そのデコーディング結果をラ
ッチ信号ＬＡＴＣＨ＿Ｍ１がハイに活性化された時に出
力する。インバータＩＮＶ２４，ＩＮＶ２５は、レジス
タとしてのラッチを構成し、デコーディングロジック２
０１の出力を一次的に格納する。ＮＭＯＳトランジスタ
ＭＮ１は、インバータＩＮＶ２４，ＩＮＶ２５で構成さ
れるラッチを初期化するためのリセット回路として動作
し、リセット信号ＲＥＳＥＴ＿Ｍ１がハイに活性化され
た時にラッチを初期化する。初期化により、ラッチの出
力はローレベルになる。ラッチの出力がローレベルであ
る時に高電圧スイッチ２０２が非活性化され、ラッチの
出力がハイレベルである時に高電圧スイッチ２０２が活
性化される。高電圧スイッチ２０２は、ハイレベルのラ
ッチ出力信号に応答してブロックワードラインＢＬＫＷ
Ｌに高電圧を伝達する。この高電圧は電源電圧より高い
電圧であり、各動作モードによって異なる電圧である。
【００３３】スイッチ回路２０３は、ブロックワードラ
インＢＬＫＷＬに高電圧が印加されることにより（又
は、対応するメモリブロックが選択された時）、ストリ
ング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ
ｌｉｎｅ）ＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、及
び接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ
ｌｉｎｅ）ＧＳＬを選択信号ラインＳＳ，Ｓ１５〜Ｓ
０，ＧＳに電気的に連結する。一方、スイッチ回路２０
３は、高電圧スイッチ２０２が非活性化された時（又
は、対応するメモリブロックが選択されなかった時）
に、ストリング選択ラインＳＳＬ、ワードラインＷＬ１
５〜ＷＬ０、及び接地選択ラインＧＳＬを選択信号ライ
ンＳＳ，Ｓ１５〜Ｓ０，ＧＳと電気的に分離する。
インＢＬＫＷＬに高電圧が印加されることにより（又
は、対応するメモリブロックが選択された時）、ストリ
ング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ
ｌｉｎｅ）ＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、及
び接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ
ｌｉｎｅ）ＧＳＬを選択信号ラインＳＳ，Ｓ１５〜Ｓ
０，ＧＳに電気的に連結する。一方、スイッチ回路２０
３は、高電圧スイッチ２０２が非活性化された時（又
は、対応するメモリブロックが選択されなかった時）
に、ストリング選択ラインＳＳＬ、ワードラインＷＬ１
５〜ＷＬ０、及び接地選択ラインＧＳＬを選択信号ライ
ンＳＳ，Ｓ１５〜Ｓ０，ＧＳと電気的に分離する。
【００３４】スイッチ回路２０３は、複数のパストラン
ジスタ（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒｓ）ＳＷ１〜
ＳＷ１８で構成される。パストランジスタＳＷ１〜ＳＷ
１８のゲートは、ブロックワードラインＢＬＫＷＬに共
通に連結される。読み出し動作が実行される時、選択信
号Ｓ１５〜Ｓ０の中のいずれか一つは接地電圧を有し、
残りの選択ラインは読み出し電圧を有する。プログラム
動作が実行される時、選択信号Ｓ１５〜Ｓ０の中のいず
れか一つはプログラム電圧を有し、残りの選択ラインは
パス電圧を有する。
ジスタ（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒｓ）ＳＷ１〜
ＳＷ１８で構成される。パストランジスタＳＷ１〜ＳＷ
１８のゲートは、ブロックワードラインＢＬＫＷＬに共
通に連結される。読み出し動作が実行される時、選択信
号Ｓ１５〜Ｓ０の中のいずれか一つは接地電圧を有し、
残りの選択ラインは読み出し電圧を有する。プログラム
動作が実行される時、選択信号Ｓ１５〜Ｓ０の中のいず
れか一つはプログラム電圧を有し、残りの選択ラインは
パス電圧を有する。
【００３５】ＮＭＯＳトランジスタＭＮ２は、ＳＳＬＧ
ＮＤ端子とストリング選択ラインＳＳＬとの間に連結さ
れ、インバータＩＮＶ２６の出力信号によりタ−ンオン
／オフされる。ＳＳＬＧＮＤ端子は、プログラム／読み
出し動作時は接地電圧を有し、消去動作時は電源電圧を
有する。ＮＭＯＳトランジスタＭＮ２は、プログラム／
読み出し動作時に非選択のメモリブロックのストリング
選択ラインＳＳＬがフローティング状態になることを防
止するとともに、プログラム／読み出し動作時に非選択
のメモリブロックのストリング選択ラインＳＳＬに接地
電圧を供給する。
ＮＤ端子とストリング選択ラインＳＳＬとの間に連結さ
れ、インバータＩＮＶ２６の出力信号によりタ−ンオン
／オフされる。ＳＳＬＧＮＤ端子は、プログラム／読み
出し動作時は接地電圧を有し、消去動作時は電源電圧を
有する。ＮＭＯＳトランジスタＭＮ２は、プログラム／
読み出し動作時に非選択のメモリブロックのストリング
選択ラインＳＳＬがフローティング状態になることを防
止するとともに、プログラム／読み出し動作時に非選択
のメモリブロックのストリング選択ラインＳＳＬに接地
電圧を供給する。
【００３６】図９は本発明の望ましい実施形態によるマ
ルチページプログラム方法を説明するための動作タイミ
ング図である。本発明の望ましい実施形態によるＮＡＮ
Ｄフラッシュメモリ装置のマルチページプログラム動作
を参照図面に基づいて詳細に説明する。
ルチページプログラム方法を説明するための動作タイミ
ング図である。本発明の望ましい実施形態によるＮＡＮ
Ｄフラッシュメモリ装置のマルチページプログラム動作
を参照図面に基づいて詳細に説明する。
【００３７】マルチページプログラム動作を実行するた
めにＮＡＮＤフラッシュメモリ装置１００には、まず、
連続的なデータ（ｓｅｑｕｅｎｔｉａｌ ｄａｔａ）の
入力を知らせるコマンド８０ｈが与えられる。制御ロジ
ック１２０は、一番目に入力された８０ｈコマンドに応
答して制御信号ｓｔａｒｔ＿ｒｅｓｅｔを発生する。メ
ットＭＡＴ１〜ＭＡＴ４に対応するリセット信号発生回
路２００＿１〜２００＿４は、制御信号ｓｔａｒｔ＿ｒ
ｅｓｅｔに応答してリセット信号ＲＥＳＥＴ＿Ｍ１〜Ｒ
ＥＳＥＴ＿Ｍ４を各々発生する。これによって各メット
ＭＡＴ１〜ＭＡＴ４の行選択器Ｘ−ＤＥＣ１〜Ｘ−ＤＥ
Ｃｎのラッチ（又はレジスタ）が初期化される。結果的
に、各ラッチの出力はローレベルになる。
めにＮＡＮＤフラッシュメモリ装置１００には、まず、
連続的なデータ（ｓｅｑｕｅｎｔｉａｌ ｄａｔａ）の
入力を知らせるコマンド８０ｈが与えられる。制御ロジ
ック１２０は、一番目に入力された８０ｈコマンドに応
答して制御信号ｓｔａｒｔ＿ｒｅｓｅｔを発生する。メ
ットＭＡＴ１〜ＭＡＴ４に対応するリセット信号発生回
路２００＿１〜２００＿４は、制御信号ｓｔａｒｔ＿ｒ
ｅｓｅｔに応答してリセット信号ＲＥＳＥＴ＿Ｍ１〜Ｒ
ＥＳＥＴ＿Ｍ４を各々発生する。これによって各メット
ＭＡＴ１〜ＭＡＴ４の行選択器Ｘ−ＤＥＣ１〜Ｘ−ＤＥ
Ｃｎのラッチ（又はレジスタ）が初期化される。結果的
に、各ラッチの出力はローレベルになる。
【００３８】よく知られたように、８０ｈコマンドの入
力後に初期アドレス及びデータがＮＡＮＤフラッシュメ
モリ装置１００内に順に入力される。より詳しく説明す
ると次の通りである。先ず、ブロックアドレスレジスタ
１３０は、制御ロジック１２０からの制御信号ｌｏａｄ
＿ｂｌｋに応答して、初期アドレスの中のブロックアド
レスＢＡを取り込み、メットアドレスレジスタ１５０
は、制御ロジック１２０からの制御信号ｌｏａｄ＿ｍａ
ｔに応答して、初期アドレスの中のメットアドレスＭＡ
を取り込む。プリデコーダ１４０は、ブロックアドレス
レジスタ１３０の出力をデコーディングして、選択され
たメットのメモリブロックを選択するためのデコーディ
ング信号Ｐｘ，Ｑｙ，Ｒｚを出力する。デコーディング
信号Ｐｘ，Ｑｙ，Ｒｚは、各行選択器に共通に提供され
る。
力後に初期アドレス及びデータがＮＡＮＤフラッシュメ
モリ装置１００内に順に入力される。より詳しく説明す
ると次の通りである。先ず、ブロックアドレスレジスタ
１３０は、制御ロジック１２０からの制御信号ｌｏａｄ
＿ｂｌｋに応答して、初期アドレスの中のブロックアド
レスＢＡを取り込み、メットアドレスレジスタ１５０
は、制御ロジック１２０からの制御信号ｌｏａｄ＿ｍａ
ｔに応答して、初期アドレスの中のメットアドレスＭＡ
を取り込む。プリデコーダ１４０は、ブロックアドレス
レジスタ１３０の出力をデコーディングして、選択され
たメットのメモリブロックを選択するためのデコーディ
ング信号Ｐｘ，Ｑｙ，Ｒｚを出力する。デコーディング
信号Ｐｘ，Ｑｙ，Ｒｚは、各行選択器に共通に提供され
る。
【００３９】選択されたメット（例えば、ＭＡＴ１）の
メモリブロックＢＬＫ１〜ＢＬＫｎの中のいずれか一つ
（例えば、Ｘ−ＤＥＣ１）がプリデコーダ１４０の出力
により選択される。選択されたメモリブロックＢＬＫ１
に対応する行選択器２０１のデコーディングロジック２
０１は、デコーディング信号Ｐ０，Ｑ０，Ｒ０をデコー
ディングする。この際、デコーディングロジック２０１
の出力はラッチに伝達されない。これはラッチ信号ＬＡ
ＴＣＨ＿Ｍ１が活性化されなかったためである。
メモリブロックＢＬＫ１〜ＢＬＫｎの中のいずれか一つ
（例えば、Ｘ−ＤＥＣ１）がプリデコーダ１４０の出力
により選択される。選択されたメモリブロックＢＬＫ１
に対応する行選択器２０１のデコーディングロジック２
０１は、デコーディング信号Ｐ０，Ｑ０，Ｒ０をデコー
ディングする。この際、デコーディングロジック２０１
の出力はラッチに伝達されない。これはラッチ信号ＬＡ
ＴＣＨ＿Ｍ１が活性化されなかったためである。
【００４０】アドレス入力が完了した後、プログラムさ
れるデータが列パスゲート回路１８０ １を通じてペー
ジバッファ回路１７０＿１にバイト／ワード単位に順に
ロードされる。プログラムされるデータが全てページバ
ッファ回路１７０＿１にロードされると、連続的なデー
タの入力が終了したことを知らせる１１ｈコマンドが入
力される。制御ロジック１２０は、１１ｈコマンドの入
力に応答して、ハイからローへの遷移を有するフラグ信
号Ｒ／Ｂ＿を出力する。この際、ラッチ信号発生器１６
０は、メットアドレスレジスタ１５０の出力を取り込ん
で、フラグ信号Ｒ／Ｂ＿のハイからローへの遷移に同期
したラッチ信号ＬＡＴＣＨ＿Ｍ１を発生する。
れるデータが列パスゲート回路１８０ １を通じてペー
ジバッファ回路１７０＿１にバイト／ワード単位に順に
ロードされる。プログラムされるデータが全てページバ
ッファ回路１７０＿１にロードされると、連続的なデー
タの入力が終了したことを知らせる１１ｈコマンドが入
力される。制御ロジック１２０は、１１ｈコマンドの入
力に応答して、ハイからローへの遷移を有するフラグ信
号Ｒ／Ｂ＿を出力する。この際、ラッチ信号発生器１６
０は、メットアドレスレジスタ１５０の出力を取り込ん
で、フラグ信号Ｒ／Ｂ＿のハイからローへの遷移に同期
したラッチ信号ＬＡＴＣＨ＿Ｍ１を発生する。
【００４１】ラッチ信号ＬＡＴＣＨ＿Ｍ１が活性化され
る時、選択されたメモリブロックに対応する行選択器Ｘ
−ＤＥＣ１のデコーディングロジック２０１から出力さ
れるローレベル信号がラッチＩＮＶ２４，ＩＮＶ２５に
格納される。前述したように、ラッチＩＮＶ２４，ＩＮ
Ｖ２５の出力信号がハイレベルである時、高電圧スイッ
チ２０２は、ブロックワードラインＢＬＫＷＬに高電圧
を伝達する。しかし、選択信号ラインＳ１５〜Ｓ０には
プログラム及びパス電圧が印加されない。
る時、選択されたメモリブロックに対応する行選択器Ｘ
−ＤＥＣ１のデコーディングロジック２０１から出力さ
れるローレベル信号がラッチＩＮＶ２４，ＩＮＶ２５に
格納される。前述したように、ラッチＩＮＶ２４，ＩＮ
Ｖ２５の出力信号がハイレベルである時、高電圧スイッ
チ２０２は、ブロックワードラインＢＬＫＷＬに高電圧
を伝達する。しかし、選択信号ラインＳ１５〜Ｓ０には
プログラム及びパス電圧が印加されない。
【００４２】前述の説明から分かるように、現在選択さ
れているメットの選択メモリブロックに対するブロック
選択情報が行選択器Ｘ−ＤＥＣ０のラッチＩＮＶ２４，
ＩＮＶ２５に格納されている。そのように格納されたブ
ロック選択情報は、リセット信号ＲＥＳＥＴ＿Ｍ１がハ
イに活性化される時までそのまま維持される。選択され
たメットＭＡＴ１の中の非選択のメモリブロックに対応
する行選択器では、デコーディングロジック２０１の出
力がハイレベルであるので、ＮＤ１ノードはローレベル
になる。これによりＮＭＯＳトランジスタＭＮ２がター
ンオンされ、その結果、非選択のメモリブロック各々の
ストリング選択ラインＳＳＬには接地電圧が印加され
る。
れているメットの選択メモリブロックに対するブロック
選択情報が行選択器Ｘ−ＤＥＣ０のラッチＩＮＶ２４，
ＩＮＶ２５に格納されている。そのように格納されたブ
ロック選択情報は、リセット信号ＲＥＳＥＴ＿Ｍ１がハ
イに活性化される時までそのまま維持される。選択され
たメットＭＡＴ１の中の非選択のメモリブロックに対応
する行選択器では、デコーディングロジック２０１の出
力がハイレベルであるので、ＮＤ１ノードはローレベル
になる。これによりＮＭＯＳトランジスタＭＮ２がター
ンオンされ、その結果、非選択のメモリブロック各々の
ストリング選択ラインＳＳＬには接地電圧が印加され
る。
【００４３】その後に、８０ｈコマンドがＮＡＮＤフラ
ッシュメモリ装置１００に再び印加される。この際、以
前に入力されたブロック選択情報がそのまま維持される
ように、制御信号ｓｔａｒｔ＿ｒｅｓｅｔは生成されな
い。８０ｈコマンドの入力後にアドレス及びデータが順
に入力される。二番目の８０ｈコマンドの入力後に提供
されるアドレスには第２メットＭＡＴ２を選択するため
のメットアドレス情報が含まれているという点を除外す
ると、動作は、一番目の８０ｈコマンドの入力により生
じた一連の動作と同一である。前述した動作と同様に、
第２メットＭＡＴ２の選択メモリブロックに対応する行
選択器（例えば、Ｘ−ＤＥＣ１）のラッチＩＮＶ２４，
ＩＮＶ２５にはブロック選択情報が一次的に格納され
る。こうした方式によりブロック選択情報が残りのメッ
ト各々の行選択器内のラッチに格納される。
ッシュメモリ装置１００に再び印加される。この際、以
前に入力されたブロック選択情報がそのまま維持される
ように、制御信号ｓｔａｒｔ＿ｒｅｓｅｔは生成されな
い。８０ｈコマンドの入力後にアドレス及びデータが順
に入力される。二番目の８０ｈコマンドの入力後に提供
されるアドレスには第２メットＭＡＴ２を選択するため
のメットアドレス情報が含まれているという点を除外す
ると、動作は、一番目の８０ｈコマンドの入力により生
じた一連の動作と同一である。前述した動作と同様に、
第２メットＭＡＴ２の選択メモリブロックに対応する行
選択器（例えば、Ｘ−ＤＥＣ１）のラッチＩＮＶ２４，
ＩＮＶ２５にはブロック選択情報が一次的に格納され
る。こうした方式によりブロック選択情報が残りのメッ
ト各々の行選択器内のラッチに格納される。
【００４４】最後に、図９に示されたように、プログラ
ム実行を知らせる１０ｈコマンドが入力されると、選択
信号ラインＳ１５〜Ｓ０の中の選択されたラインにはプ
ログラム電圧が印加され、残りのラインにはパス電圧が
印加される。これと同時に、各ページバッファ回路１７
０＿１〜１７０＿４にロードされたデータビットが対応
するメット各々の列に伝達される。こうした条件下で選
択されたページのメモリセルは、周知のプログラム方式
によりプログラムされる。所定時間が経過した後、選択
されたページのメモリセルが正常にプログラムされたか
否かを判別するためのプログラム検証動作が実行され
る。
ム実行を知らせる１０ｈコマンドが入力されると、選択
信号ラインＳ１５〜Ｓ０の中の選択されたラインにはプ
ログラム電圧が印加され、残りのラインにはパス電圧が
印加される。これと同時に、各ページバッファ回路１７
０＿１〜１７０＿４にロードされたデータビットが対応
するメット各々の列に伝達される。こうした条件下で選
択されたページのメモリセルは、周知のプログラム方式
によりプログラムされる。所定時間が経過した後、選択
されたページのメモリセルが正常にプログラムされたか
否かを判別するためのプログラム検証動作が実行され
る。
【００４５】以下では、便宜上、第１メットＭＡＴ１と
関連するプログラム検証動作を説明する。プログラム検
証のために、選択されたページのメモリセルの状態が先
ずページバッファ回路１７０＿１を通じて感知される。
感知されたデータは、列パスゲート回路１８０＿１を通
じてパス／ヘイルチェック回路１９０＿１に伝達され
る。パス／フェイルチェック回路１９０＿１は、メット
ＭＡＴ１の選択ページのメモリセルが全て正常にプログ
ラムされた場合はパス／フェイル信号ＰＦ１を活性化さ
せる。リセット信号発生回路２００＿１は、活性化され
た信号ＰＦ１に応答してリセット信号ＲＥＳＥＴ＿Ｍ１
を発生する。これによりメットＭＡＴ１の行選択器Ｘ−
ＤＥＣ１〜Ｘ−ＤＥＣｎ内のラッチが初期化され、その
結果、高電圧スイッチが非活性化される。これは、プロ
グラム及びパス電圧がメットＭＡＴ１の選択されたメモ
リブロックのワードラインに伝達されないことを意味す
る。
関連するプログラム検証動作を説明する。プログラム検
証のために、選択されたページのメモリセルの状態が先
ずページバッファ回路１７０＿１を通じて感知される。
感知されたデータは、列パスゲート回路１８０＿１を通
じてパス／ヘイルチェック回路１９０＿１に伝達され
る。パス／フェイルチェック回路１９０＿１は、メット
ＭＡＴ１の選択ページのメモリセルが全て正常にプログ
ラムされた場合はパス／フェイル信号ＰＦ１を活性化さ
せる。リセット信号発生回路２００＿１は、活性化され
た信号ＰＦ１に応答してリセット信号ＲＥＳＥＴ＿Ｍ１
を発生する。これによりメットＭＡＴ１の行選択器Ｘ−
ＤＥＣ１〜Ｘ−ＤＥＣｎ内のラッチが初期化され、その
結果、高電圧スイッチが非活性化される。これは、プロ
グラム及びパス電圧がメットＭＡＴ１の選択されたメモ
リブロックのワードラインに伝達されないことを意味す
る。
【００４６】たとえＭＡＴ１〜ＭＡＴ４の選択されたペ
ージに同時にデータが書かれても、メットＭＡＴ１〜Ｍ
ＡＴ４の選択されたページに対するプログラム動作は同
時に終了しない。したがって、プログラム動作が終了し
た選択メモリブロックの行（ワードライン）には続けて
ワードライン電圧（又はプログラム及びパス電圧）が供
給される。これによりプログラム動作が終了したメモリ
ブロックにプログラムディスターブが生ずる。そこで、
プログラム動作が終了したメモリブロックにはワードラ
イン電圧が供給されないように、リセット信号発生回路
（例えば、２００＿１）は、前述したように、パス／フ
ェイルチェック回路（例えば、１９０＿１）の出力に応
じて、対応するメットの各行デコーダ内のラッチを初期
化する。
ージに同時にデータが書かれても、メットＭＡＴ１〜Ｍ
ＡＴ４の選択されたページに対するプログラム動作は同
時に終了しない。したがって、プログラム動作が終了し
た選択メモリブロックの行（ワードライン）には続けて
ワードライン電圧（又はプログラム及びパス電圧）が供
給される。これによりプログラム動作が終了したメモリ
ブロックにプログラムディスターブが生ずる。そこで、
プログラム動作が終了したメモリブロックにはワードラ
イン電圧が供給されないように、リセット信号発生回路
（例えば、２００＿１）は、前述したように、パス／フ
ェイルチェック回路（例えば、１９０＿１）の出力に応
じて、対応するメットの各行デコーダ内のラッチを初期
化する。
【００４７】本発明によるＮＡＮＤフラッシュメモリ装
置の場合、マルチページプログラム方式と同様に、各メ
ットを選択するためのコマンド及びアドレスを反復的に
入力した後にマルチページ読み取り動作又はマルチブロ
ック消去動作実行することができることは自明である。
したがって、それについての説明は省略する。
置の場合、マルチページプログラム方式と同様に、各メ
ットを選択するためのコマンド及びアドレスを反復的に
入力した後にマルチページ読み取り動作又はマルチブロ
ック消去動作実行することができることは自明である。
したがって、それについての説明は省略する。
【００４８】以上、本発明による回路の構成及び動作を
例示的な図面に基づいて説明したが、この説明は本発明
の１つの適用例に過ぎず、本発明の技術的思想及び範囲
を逸脱しない範囲内で多様な変化及び変更が可能なこと
は勿論である。例えば、ラッチ信号発生回路から出力さ
れるラッチ信号ＬＡＴＣＨ＿Ｍは、Ｒ／Ｂ＿のハイから
ローへの遷移の代わりに、アドレスの入力後、いつ活性
化されてもよい。
例示的な図面に基づいて説明したが、この説明は本発明
の１つの適用例に過ぎず、本発明の技術的思想及び範囲
を逸脱しない範囲内で多様な変化及び変更が可能なこと
は勿論である。例えば、ラッチ信号発生回路から出力さ
れるラッチ信号ＬＡＴＣＨ＿Ｍは、Ｒ／Ｂ＿のハイから
ローへの遷移の代わりに、アドレスの入力後、いつ活性
化されてもよい。
【００４９】
【発明の効果】前述したように、各行デコーダにブロッ
ク選択情報を格納することができるレジスタを設けるこ
とにより、多数のページにデータが同時にプログラムさ
れるように、及び／又は、多数のページからデータを同
時に読み取ることができるように、及び／又は、多数の
メモリブロックが同時に消去されるように、メットごと
に一つのページ又は一つのメモリブロックを選択するこ
とができる。これにより多数のページをプログラムする
時（又は多数のメモリブロックを消去する時）のプログ
ラム／消去時間を短縮することができる。また、多数の
ページをアクセスしようとする場合の読み取り時間が短
縮される。
ク選択情報を格納することができるレジスタを設けるこ
とにより、多数のページにデータが同時にプログラムさ
れるように、及び／又は、多数のページからデータを同
時に読み取ることができるように、及び／又は、多数の
メモリブロックが同時に消去されるように、メットごと
に一つのページ又は一つのメモリブロックを選択するこ
とができる。これにより多数のページをプログラムする
時（又は多数のメモリブロックを消去する時）のプログ
ラム／消去時間を短縮することができる。また、多数の
ページをアクセスしようとする場合の読み取り時間が短
縮される。
【図１】従来技術によるＮＡＮＤフラッシュメモリ装置
を示すブロック図である。
を示すブロック図である。
【図２】従来技術によるプログラム方法を説明するため
の流れ図である。
の流れ図である。
【図３】本発明の望ましい実施形態によるＮＡＮＤフラ
ッシュメモリ装置を示すブロック図である。
ッシュメモリ装置を示すブロック図である。
【図４】図３に示されたブロックアドレスレジスタの望
ましい実施形態を示す図である。
ましい実施形態を示す図である。
【図５】図３に示されたメットアドレスレジスタの望ま
しい実施形態を示す図である。
しい実施形態を示す図である。
【図６】図３に示されたプリデコーダの望ましい実施形
態を示す図である。
態を示す図である。
【図７】図３に示されたラッチ信号発生器の望ましい実
施形態を示す図である。
施形態を示す図である。
【図８】図３に示された行選択器の望ましい実施形態を
示す図である。
示す図である。
【図９】本発明の望ましい実施形態によるマルチページ
プログラム動作を説明するための動作タイミング図であ
る。
プログラム動作を説明するための動作タイミング図であ
る。
【図１０】図３に示された各リセット信号発生器の望ま
しい実施形態を示す図である。
しい実施形態を示す図である。
１００：ＮＡＮＤフラッシュメモリ装置
１２０：制御ロジック
１３０：ブロックアドレスレジスタ
１４０：プリデコーダ
１５０：メットアドレスレジスタ
１６０：ラッチ信号発生器
１７０＿１〜１７０＿４：ページバッファ回路
１８０＿１〜１８０＿４：列パスゲート回路
１９０＿１〜１９０＿４：パス／フェイルチェック回路
２００＿１〜２００＿４：リセット信号発生回路
Claims (5)
- 【請求項１】 各々が複数のメモリブロックを有する複
数のメットであって、前記各メモリブロックが複数の行
と複数の列のマトリックス状に配列された複数のメモリ
セルを有する、複数のメットと、 前記各メットの複数のメモリブロックに各々対応し、各
々がブロック選択情報に応答して対応するメモリブロッ
クを選択する複数の行選択器と、 前記複数のメットに各々対応し、各々が選択されたメモ
リブロックの列を通じて対応するメットの選択されたメ
モリブロックからデータを感知し、かつ、選択されたメ
モリブロックの列にプログラムすべきデータを伝達する
複数のページバッファ回路と、 前記複数のメットに各々対応し、各々が対応するメット
の選択されたメモリブロックの列の中の一部を選択する
複数の列選択器と、 前記複数のメットに各々対応し、各々が対応する列選択
器を通じて対応するページバッファから伝達されるデー
タがパスデータであるか否かを判別する複数のパス／フ
ェイルチェック回路と、 前記複数のメットに各々対応し、各々が対応するページ
バッファ回路から伝達されるデータがパスデータとして
判別された場合に対応するメットの第１リセット信号を
発生する複数のリセット信号発生器と、 メット選択情報に応答して前記複数のメットの中のいず
れか一つを選択するためのラッチ信号を発生するラッチ
信号発生器とを備え、 前記各行選択器は、ａ）前記ブロック選択情報に応答し
てブロック選択信号を発生するデコーディング回路と、
ｂ）対応するメットのラッチ信号が活性化された場合に
前記デコーディング回路の出力を格納するレジスタと、
ｃ）ブロックワードラインに連結され、前記レジスタに
よりラッチされた値が対応するメモリブロックが選択さ
れたことを示す場合に前記ブロックワードラインに高電
圧を伝達する第１スイッチと、ｄ）前記ブロックワード
ライン上の高電圧に応答して対応するメモリブロックの
行にワードライン電圧を伝達する第２スイッチと、ｅ）
前記第１リセット信号が活性化された場合に前記レジス
タをリセットするリセット回路とを含む、 ことを特徴とするＮＡＮＤフラッシュメモリ装置。 - 【請求項２】 外部から印加されるコマンドが連続的な
データの入力を知らせるコマンドであるか否かを判別
し、前記外部から印加されるコマンドが連続的なデータ
の入力を知らせるコマンドである場合に第２リセット信
号を発生する制御ロジックを更に備えることを特徴とす
る請求項１に記載のＮＡＮＤフラッシュメモリ装置。 - 【請求項３】 前記各リセット信号発生器は、前記第２
リセット信号が活性化された場合又は対応するページバ
ッファ回路からのデータがパスデータとして判別された
場合に前記第１リセット信号を発生することを特徴とす
る請求項１に記載のＮＡＮＤフラッシュメモリ装置。 - 【請求項４】 前記ラッチ信号発生器は、 前記メモリ装置の動作状態を示すフラグ信号に応答して
パルス信号を発生するパルス発生部と、 前記複数のメットに各々対応する複数のデコーダを含
み、 前記各デコーダは、前記パルス信号が生成された場合に
前記メット選択情報に応答して対応するメットのラッチ
信号を発生することを特徴とする請求項１に記載のＮＡ
ＮＤフラッシュメモリ装置。 - 【請求項５】 前記リセット信号発生器の各々は、パル
ス発生器を含むことを特徴とする請求項１に記載のＮＡ
ＮＤフラッシュメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0084174A KR100463197B1 (ko) | 2001-12-24 | 2001-12-24 | 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치 |
| KR2001-084174 | 2001-12-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003203493A true JP2003203493A (ja) | 2003-07-18 |
Family
ID=19717506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002358199A Pending JP2003203493A (ja) | 2001-12-24 | 2002-12-10 | Ｎａｎｄフラッシュメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6735116B2 (ja) |
| JP (1) | JP2003203493A (ja) |
| KR (1) | KR100463197B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005135466A (ja) * | 2003-10-29 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006031916A (ja) * | 2004-07-20 | 2006-02-02 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそれのプログラム方法 |
| JP2007179687A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 不揮発性半導体記憶装置及びその駆動方法 |
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