JP2008269775A - プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法 - Google Patents
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Abstract
【解決手段】本発明のフラッシュメモリ装置は、プログラム電圧、パス電圧、及び高電圧を生成する電圧発生回路と、前記電圧発生回路から提供される前記プログラム電圧、前記パス電圧、及び前記高電圧に応答してプログラム動作を行い、プログラムパス又はプログラムフェイルの如何を検証する複数のプレーンと、前記プレーンの検証結果に応答して、前記プレーンを制御する制御ロジックと、を備え、前記制御ロジックは、プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように前記プレーンを制御する。
【選択図】図3
Description
シングルレベルセルNANDフラッシュメモリは、各セルに一ビットを格納することができるが、マルチレベルセルNANDフラッシュメモリは、各セルに複数のビットを格納することができる。
NANDフラッシュメモリは、読み出し動作により、セルに格納されたデータを読み出して外部に出力する。NANDフラッシュメモリは、データ「1」及び「2」が格納されたセルに対して読み出し動作を行う場合に、図1に示すように、NANDフラッシュメモリは、図1に示す読み出し電圧(点線A)を基準に左側のデータ「1」が格納されたセルのしきい電圧の分布及び右側のデータ「2」が格納されたセルのしきい電圧の分布に応じて、セルからデータ「1」及びデータ「2」を読み出す動作を行う。しかしながら、図1に示すように、ストレスを受けるようになったデータ「1」を格納したセルのしきい電圧の分布幅は、B区間だけ増加しうる。このような場合に、データ「1」を格納したセルのしきい電圧の分布幅は、読み出し電圧(点線A)を超えることがある。
この実施の形態において、前記プレーンは、マルチレベルセルNANDフラッシュメモリである。
この実施の形態において、前記プレーンは、シングルレベルセルNANDフラッシュメモリである。
この実施の形態において、前記パス信号を提供された制御ロジックは、前記プログラムパスされたプレーンの行選択回路に印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように、前記プログラムパスされたプレーンの行選択回路を制御する。
この実施の形態において、前記制御ロジックは、前記パスされたプレーンの前記行デコーダに印加される前記プログラム電圧及び前記パス電圧を遮断するように、前記パスされたプレーンの前記行デコーダを制御する。
この実施の形態において、前記所定の電圧は、電源電圧より小さなレベルである。
この実施の形態において、前記ブロックデコーダは、前記電圧発生回路から高電圧を印加される高電圧ドライバと、前記高電圧ドライバから印加された前記高電圧を前記行デコーダに提供することによって、前記行デコーダをアクティブにするブロックワードラインドライバと、を備える。
この実施の形態において、前記ブロックワードラインドライバは、前記接地電圧又は前記所定の電圧を生成し、前記接地電圧又は前記所定の電圧は、前記行デコーダに提供される。
この実施の形態において、前記制御ロジックは、前記パスされたプレーンの前記高電圧ドライバに印加される前記高電圧を遮断するように、前記パスされたプレーンの前記高電圧ドライバを制御する。
この実施の形態において、前記ブロックワードラインドライバは、前記高電圧ドライバから提供された前記接地電圧又は前記所定の電圧を前記行デコーダに提供する。
この実施の形態において、前記プレーンは、マルチレベルセルNANDフラッシュメモリであることを特徴とする。
この実施の形態において、前記(c)ステップは、前記プログラム電圧及び前記パス電圧を遮断し、接地電圧又は所定の電圧を生成するステップと、前記生成された接地電圧又は所定の電圧を前記行に提供するステップと、をさらに含むことを特徴とする。
この実施の形態において、前記プレーンは、前記行に前記プログラム電圧及び前記パス電圧を印加する行デコーダをさらに備え、前記(c)ステップは、前記高電圧を遮断し、前記接地電圧又は前記所定の電圧を生成するステップと、前記生成された接地電圧又は所定の電圧を前記行デコーダに提供するステップをさらに含むことを特徴とする。
この実施の形態において、前記行デコーダは、前記接地電圧又は前記所定の電圧に応答して非アクティブになることを特徴とする。
本発明のフラッシュメモリ装置は、プログラム電圧、パス電圧、及び高電圧を生成する電圧発生回路、前記電圧発生回路から提供される前記プログラム電圧、前記パス電圧、及び前記高電圧に応答してプログラム動作を行い、プログラムパス又はプログラムフェイルの如何を検証する複数のプレーン、及び前記プレーンの検証結果に応答して前記プレーンを制御する制御ロジックを備え、前記制御ロジックは、プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように前記プレーンを制御する。このような構成により、フラッシュメモリ装置は、すべてのプレーンがプログラムパスされた状態ではなくても、プログラムパスされたプレーンに対しては、プログラム電圧及びパス電圧、又は高電圧を印加しない。したがって、本発明によるフラッシュメモリ装置は、プログラムパスされたプレーンのストレスを減少させうるので、プログラムディスターブを減少させることができる。
図2に示すように、本発明の実施の形態によるフラッシュメモリ装置1000は、複数のプレーン1001〜100N、制御ロジック200、及び電圧発生回路300を備える。フラッシュメモリ装置1000は、マルチレベルセルNANDフラッシュメモリ装置又はシングルレベルセルNANDフラッシュメモリ装置である。
制御ロジック200は、各プレーン1001〜100Nから提供された検証結果に応答して、各プレーン1001〜100Nに対応する制御信号P/F_Flag1〜P/F_FlagNを生成する。また、制御ロジック200は、フラッシュメモリ装置1000の全般的な動作を制御する。
各プレーン1001〜100Nは、同じ構成を有する。したがって、以下、図3に示すプレーン1001の構成及び動作について説明する。
制御ロジック200は、上述のように、パスフェイルチェック回路150の検証結果に応答して制御信号P/F_Flag1を生成し、生成された制御信号P/F_Flag1を行選択回路120に提供する。
プレーン1001がプログラムパスされた状態の場合について説明すると、以下の通りである。
パスフェイルチェック回路150は、検証結果としてフェイル信号(fail)を制御ロジック200に提供する。制御ロジック200は、パスフェイルチェック回路150から提供されたフェイル信号(fail)に応答して、非アクティブになった制御信号P/F_Flag1を生成する。非アクティブになった制御信号P/F_Flag1は、行選択回路120に提供される。行選択回路120は、非アクティブになった制御信号P/F_Flag1に応答して、電圧発生回路300から提供されたプログラム電圧Vpgm、パス電圧Vpass、及び高電圧Vppをメモリセルアレイ110に印加する。したがって、プログラムフェイルされたプレーン1001は、再度プログラム動作を行う。
図4は、プレーン1001の任意の一つのメモリブロックBLK0を示すものである。
図4及び図5に示すように、フラッシュメモリ装置100のマルチプレーンプログラム動作を説明すると、以下のとおりである。
図6及び図7に示すように、フラッシュメモリ装置1000のマルチプレーンプログラム動作を説明すると、以下のとおりである。
プレーン1001がプログラムフェイルされた状態である場合に、制御ロジック200は、パスフェイルチェック回路150の検証結果に応答して、図7に示すように、非アクティブになった制御信号P/F_Flag1を生成する。制御ロジック200は、非アクティブになった制御信号P/F_Flag1をブロックワードラインドライバ1212に提供する。
図8に示すメモリブロックBLK0、行選択回路120、ページバッファ回路130、及び列選択回路140の構成は、図6に示すメモリブロックBLK0、行選択回路120、ページバッファ回路130、及び列選択回路140の構成と同様である。また、図8に示すブロックデコーダ121の構成は、図6に示すブロックデコーダ121の構成と同様である。ただし、制御信号P/F_Flag1が提供されるブロックのみが異なる。したがって、同じ構成には同じ符号を使用しており、各ブロックの重複する説明は省略する。
図9は、図8に示すメモリブロック及び回路を備えるフラッシュメモリ装置のプログラム動作のタイミング図である。
フラッシュメモリ装置1000は、マルチプレーンプログラム動作を行う。プログラム動作を行う際に、ブロックワードラインドライバ1212は、高電圧ドライバ1211から提供された高電圧Vppであるブロックワードライン印加電圧Vppiをブロック選択ラインBSCに印加する。したがって、選択トランジスタST0〜STiは、ターンオン状態となる。
図10に示すように、本発明の実施の形態による複数のプレーン1001〜100Nを備えるフラッシュメモリ装置1000は、第1ステップ(S100)においてマルチプレーンプログラム動作を行う。
1001、100N プレーン
200 制御ロジック
300 電圧発生回路
110 メモリセルアレイ
120 行選択回路
130 ページバッファ
140 列選択回路
150 パスフェイルチェック回路
121 ブロックデコーダ
122 ローデコーダ
1221 デコーダ
1211 高電圧ドライバ
1212 ブロックワードラインドライバ
Claims (28)
- プログラム電圧、パス電圧、及び高電圧を生成する電圧発生回路と、
前記電圧発生回路から提供される前記プログラム電圧、前記パス電圧、及び前記高電圧に応答してプログラム動作を行い、プログラムパス又はプログラムフェイルの如何を検証する複数のプレーンと、
前記プレーンの検証結果に応答して、前記プレーンを制御する制御ロジックと、を備え、
前記制御ロジックは、プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように前記プレーンを制御することを特徴とするフラッシュメモリ装置。 - プログラムフェイルされたプレーンは、前記制御ロジックの制御により前記プログラム電圧、前記パス電圧、及び前記高電圧を印加されることを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記プレーンは、マルチレベルセルNANDフラッシュメモリであることを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記プレーンは、シングルレベルセルNANDフラッシュメモリであることを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記プレーンは、各々、
行及び列に配列されたメモリセルを有する複数のメモリブロックを有するメモリセルアレイと、
前記メモリブロックを選択し、該選択されたメモリブロックの行を選択する行選択回路と、
プログラムされたメモリセルが正常にプログラムされたか否かを検証し、該検証結果を前記制御ロジックに提供するパスフェイルチェック回路と、を備え、
前記行選択回路は、前記制御ロジックの制御により前記電圧発生回路から印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するか否かを決定することを特徴とする請求項1に記載のフラッシュメモリ装置。 - 前記プログラムパスされたプレーンの前記パスフェイルチェック回路は、前記検証結果としてパス信号を出力することを特徴とする請求項5に記載のフラッシュメモリ装置。
- 前記パス信号を提供された制御ロジックは、前記プログラムパスされたプレーンの行選択回路に印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断するように、前記プログラムパスされたプレーンの行選択回路を制御することを特徴とする請求項6に記載のフラッシュメモリ装置。
- 前記行選択回路は、
前記メモリブロックを選択するブロックデコーダと、
前記選択されたメモリブロックの行を選択する行デコーダと、を備えることを特徴とする請求項5に記載のフラッシュメモリ装置。 - 前記制御ロジックは、前記パスされたプレーンの前記行デコーダに印加される前記プログラム電圧及び前記パス電圧を遮断するように、前記パスされたプレーンの前記行デコーダを制御することを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記行デコーダは、接地電圧又は所定の電圧を生成することを特徴とする請求項9に記載のフラッシュメモリ装置。
- 前記接地電圧又は前記所定の電圧は、前記選択されたメモリブロックの行に提供されることを特徴とする請求項10に記載のフラッシュメモリ装置。
- 前記所定の電圧は、電源電圧より小さなレベルであることを特徴とする請求項10に記載のフラッシュメモリ装置。
- 前記ブロックデコーダは、
前記電圧発生回路から高電圧を印加される高電圧ドライバと、
前記高電圧ドライバから印加された前記高電圧を前記行デコーダに提供することによって、前記行デコーダをアクティブにするブロックワードラインドライバと、を備えることを特徴とする請求項8に記載のフラッシュメモリ装置。 - 前記制御ロジックは、前記パスされたプレーンの前記ブロックワードラインドライバに印加される前記高電圧を遮断するように、前記パスされたプレーンの前記ブロックワードラインドライバを制御することを特徴とする請求項13に記載のフラッシュメモリ装置。
- 前記ブロックワードラインドライバは、前記接地電圧又は前記所定の電圧を生成することを特徴とする請求項14に記載のフラッシュメモリ装置。
- 前記接地電圧又は前記所定の電圧は、前記行デコーダに提供されることを特徴とする請求項15に記載のフラッシュメモリ装置。
- 前記行デコーダは、前記ブロックワードラインドライバから提供された前記接地電圧又は前記所定の電圧に応答して、非アクティブになることを特徴とする請求項16に記載のフラッシュメモリ装置。
- 前記制御ロジックは、前記パスされたプレーンの前記高電圧ドライバに印加される前記高電圧を遮断するように、前記パスされたプレーンの前記高電圧ドライバを制御することを特徴とする請求項13に記載のフラッシュメモリ装置。
- 前記高電圧ドライバは、前記接地電圧又は前記所定の電圧を生成することを特徴とする請求項18に記載のフラッシュメモリ装置。
- 前記接地電圧又は所定の電圧は、前記ブロックワードラインドライバに提供されることを特徴とする請求項19に記載のフラッシュメモリ装置。
- 前記ブロックワードラインドライバは、前記高電圧ドライバから提供された前記接地電圧又は前記所定の電圧を前記行デコーダに提供することを特徴とする請求項20に記載のフラッシュメモリ装置。
- 行及び列に配列されたメモリセルを有するメモリセルアレイを各々含む複数のプレーンを備えるフラッシュメモリ装置のプログラム方法であって、
(a)マルチプレーンプログラム動作を行うステップと、
(b)前記プレーンのプログラムパス又はプログラムフェイルの如何を検証するステップと、
(c)前記検証結果に応じて、前記複数のプレーンに印加されるプログラム電圧、パス電圧、及び高電圧を遮断するか否かを決定するステップと、を含み、
前記(c)ステップは、プログラムパスされたプレーンの検証結果に応答して、前記プログラムパスされたプレーンに印加される前記プログラム電圧及び前記パス電圧、又は前記高電圧を遮断することを特徴とするフラッシュメモリ装置のプログラム方法。 - (d)前記プレーンが全てパスされるまで、前記(a)〜前記(c)ステップを繰り返し行うステップをさらに含むことを特徴とする請求項22に記載のフラッシュメモリ装置のプログラム方法。
- 前記プレーンは、マルチレベルセルNANDフラッシュメモリであることを特徴とする請求項22に記載のフラッシュメモリ装置のプログラム方法。
- 前記(c)ステップは、
前記プログラム電圧及び前記パス電圧を遮断し、接地電圧又は所定の電圧を生成するステップと、
前記生成された接地電圧又は所定の電圧を前記行に提供するステップと、をさらに含むことを特徴とする請求項22に記載のフラッシュメモリ装置のプログラム方法。 - 前記所定の電圧は、電源電圧より小さなことを特徴とする請求項25に記載のフラッシュメモリ装置のプログラム方法。
- 前記プレーンは、前記行に前記プログラム電圧及び前記パス電圧を印加する行デコーダをさらに備え、
前記(c)ステップは、前記高電圧を遮断し、前記接地電圧又は前記所定の電圧を生成するステップと、
前記生成された接地電圧又は所定の電圧を前記行デコーダに提供するステップをさらに含むことを特徴とする請求項22に記載のフラッシュメモリ装置のプログラム方法。 - 前記行デコーダは、前記接地電圧又は前記所定の電圧に応答して非アクティブになることを特徴とする請求項27に記載のフラッシュメモリ装置のプログラム方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070039417A KR100890017B1 (ko) | 2007-04-23 | 2007-04-23 | 프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법 |
KR10-2007-0039417 | 2007-04-23 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008269775A true JP2008269775A (ja) | 2008-11-06 |
JP2008269775A5 JP2008269775A5 (ja) | 2012-05-24 |
JP5393999B2 JP5393999B2 (ja) | 2014-01-22 |
Family
ID=40049058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008112741A Active JP5393999B2 (ja) | 2007-04-23 | 2008-04-23 | プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8031525B2 (ja) |
JP (1) | JP5393999B2 (ja) |
KR (1) | KR100890017B1 (ja) |
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US20090225600A1 (en) | 2009-09-10 |
JP5393999B2 (ja) | 2014-01-22 |
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