KR101085724B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR101085724B1
KR101085724B1 KR1020100043448A KR20100043448A KR101085724B1 KR 101085724 B1 KR101085724 B1 KR 101085724B1 KR 1020100043448 A KR1020100043448 A KR 1020100043448A KR 20100043448 A KR20100043448 A KR 20100043448A KR 101085724 B1 KR101085724 B1 KR 101085724B1
Authority
KR
South Korea
Prior art keywords
page buffer
buffer group
data
input
plane
Prior art date
Application number
KR1020100043448A
Other languages
English (en)
Other versions
KR20110123948A (ko
Inventor
박진수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100043448A priority Critical patent/KR101085724B1/ko
Priority to US12/982,274 priority patent/US20110273944A1/en
Publication of KR20110123948A publication Critical patent/KR20110123948A/ko
Application granted granted Critical
Publication of KR101085724B1 publication Critical patent/KR101085724B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 복수개의 제 1 메모리 셀들을 포함하는 셀 스트링들이 복수개의 비트라인들에 각각 연결되는 제1 메모리 셀 어레이와, 상기 복수개의 비트라인들 중 하나 이상의 비트라인에 각각 연결되어 상기 제 1 메모리 셀 들을 위한 프로그램 또는 독출 동작시에 동작하는 페이지 버퍼들을 포함하는 제 1 페이지 버퍼 그룹을 포함하는 제 1 플레인; 복수개의 제 2 메모리 셀들을 포함하는 셀 스트링들이 상기 복수개의 비트라인들에 각각 연결되는 제 2 메모리 셀 어레이와, 상기 복수개의 비트라인들 중 하나 이상의 비트라인에 각각 연결되어 상기 제 2 메모리 셀 들에 대한 프로그램 또는 독출 동작시에 동작하는 페이지 버퍼들을 포함하는 제 2페이지 버퍼 그룹과, 상기 제 2 페이지 버퍼 그룹과 데이터 입출력을 위한 입출력 패드 사이에 연결되고, 데이터 입출력 제어를 위한 제어신호에 응답하여 상기 제 2 페이지 버퍼 그룹과 상기 입출력 패드를 연결하기 위한 입출력 회로를 포함하는 제 2플레인을 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(Power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 불휘발성 메모리 소자는 복수개의 셀 스트링(string)들을 포함한다. 하나의 셀 스트링은 복수개의 메모리 셀들이 직렬로 연결되어 구성된다.
그리고 복수개의 셀 스트링들이 하나의 메모리 블록(Block)으로 구성된다.
종래의 반도체 메모리 장치에서는 모든 블록들(blocks)이 하나의 플레인(plane)에 배치되었다. 이러한 구조를 단일 플레인(single plane) 구조라 한다. 여기서 블록은 소거(erase) 연산의 단위이다. 각각의 블록은 복수개의 메모리 셀들을 포함한다.
단일 플레인 구조의 플래시 메모리에서, 소거(erase)의 경우에는 한 번에 하나의 블록(block)에 대해서만, 기록(program)과 판독(read)의 경우에는 한 번에 하나의 블록 내의 페이지(page)에 대해서만 명령의 수행이 가능하다.
반도체 메모리 장치의 성능을 향상시키기 위하여 다중 플레인(multi plane) 구조가 제안되었다. 다중 플레인 구조 반도체 메모리에서는 블록들이 복수의 플레인들에 분산 배치된다. 다중 플레인 구조의 장점은 서로 다른 플레인에 위치한 블록들 또는 페이지들에 대해 동시에 소거(erase), 기록(program) 또는 판독(read) 등의 연산을 수행할 수 있다는 것이다. 동시에 연산이 되는 블록들은 인접한 플레인에 연속하여 배열된다.
상기한 반도체 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다. 이를 위해서 플레인의 개수가 늘어나고 있으나, 이러한 고집적화 및 대용량화, 칩 사이즈 증가 등에 따라 회로 선폭의 감소, 공정의 증가 및 복잡도 증가 등이 수반된다. 이러한 조건들은 반도체 메모리 장치의 수율을 감소시키는 요인이 되고 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 하나의 플레인별로 구성되던 데이터 입출력을 위한 회로를 하나로 통합하여 데이터 입출력 회로가 차지하는 면적을 줄일 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
삭제
삭제
복수개의 제 1 메모리 셀들을 포함하는 셀 스트링들이 복수개의 비트라인들에 각각 연결되는 제1 메모리 셀 어레이와, 상기 복수개의 비트라인들 중 하나 이상의 비트라인에 각각 연결되어 상기 제 1 메모리 셀 들을 위한 프로그램 또는 독출 동작시에 동작하는 페이지 버퍼들을 포함하는 제 1 페이지 버퍼 그룹을 포함하는 제 1 플레인; 복수개의 제 2 메모리 셀들을 포함하는 셀 스트링들이 상기 복수개의 비트라인들에 각각 연결되는 제 2 메모리 셀 어레이와, 상기 복수개의 비트라인들 중 하나 이상의 비트라인에 각각 연결되어 상기 제 2 메모리 셀 들에 대한 프로그램 또는 독출 동작시에 동작하는 페이지 버퍼들을 포함하는 제 2페이지 버퍼 그룹과, 상기 제 2 페이지 버퍼 그룹과 데이터 입출력을 위한 입출력 패드 사이에 연결되고, 데이터 입출력 제어를 위한 제어신호에 응답하여 상기 제 2 페이지 버퍼 그룹과 상기 입출력 패드를 연결하기 위한 입출력 회로를 포함하는 제 2플레인을 포함하는 것을 특징으로 한다.
상기 제 1 페이지 버퍼 그룹은, 상기 복수개의 비트라인을 통해 상기 제 2 페이지 버퍼 그룹에 저장된 입력 데이터를 전달받고, 상기 제 1 페이지 버퍼 그룹에 저장된 출력 데이터를 상기 복수개의 비트라인을 통해 상기 제 2 페이지 버퍼 그룹으로 전달하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은,
삭제
삭제
삭제
삭제
제 1 플레인에 프로그램하기 위한 데이터를 제 2 플레인에 포함되는 제 2 페이지 버퍼 그룹에 입력하는 데이터 입력 단계; 상기 제 2 페이지 버퍼 그룹에 저장된 데이터를 비트라인을 통해서 공통으로 연결되는 상기 제 1 플레인의 제 1 페이지 버퍼 그룹으로 전달하는 데이터 전달 단계; 및 상기 제 1 페이지 버퍼 그룹에 전달된 데이터를 이용하여 상기 제 1 플레인에 대한 프로그램을 수행하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 데이터 독출 방법은,
제 1 플레인의 선택된 페이지에 대한 데이터 독출을 수행하고, 독출된 데이터를 상기 제 1 플레인에 포함되는 제 1 페이지 버퍼 그룹에 저장하는 데이터 독출 단계; 상기 제 1 페이지 버퍼 그룹에 저장된 데이터를 비트라인을 통해서 공통으로 연결되는 제 2 플레인의 제 2 페이지 버퍼 그룹으로 전달하는 데이터 전달 단계; 및 상기 제 2 페이지 버퍼 그룹에 전달된 데이터를 상기 제 2 플레인에 포함되는 입출력 회로를 통하여 외부로 출력하는 단계를 포함한다.
상기 데이터 전달 단계는, 상기 제 2 페이지 버퍼 그룹에 입력된 데이터에 따라서 각각 연결되는 비트라인의 전압을 변경시키는 단계; 상기 변경된 비트라인 전압을 센싱하고, 센싱 되는 데이터를 상기 제 1 페이지 버퍼 그룹에 저장하는 단계를 포함한다.
상기 제 2 플레인의 선택된 페이지에 대한 데이터 독출을 수행하여 상기 제 2 페이지 버퍼 그룹에 저장하는 독출된 데이터를 저장하는 데이터 독출 단계; 및 상기 제 2 페이지 버퍼 그룹에 저장된 독출된 데이터를 상기 입출력 회로를 통해서 외부로 출력하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 복수개의 플레인(plane)을 포함하는 반도체 메모리 장치에서 데이터 입출력을 위한 회로를 하나로 통합하고, 복수개의 플레인이 통합된 데이터 입출력 회로를 공유함으로써 데이터 입출력 회로의 면적을 줄이고, 입출력 패드(Pad)들과 연결을 위한 배선을 줄일 수 있다.
도 1은 일반적인 반도체 메모리 장치를 나타낸다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 4는 도 3의 제 1 페이지 버퍼 그룹과 제 2 페이지 버퍼 그룹 및 비트라인 연결회로간의 연결 관계를 설명하기 위한 도면이다.
도 5는 도 4의 제 1 페이지 버퍼와 제 2 페이지 버퍼간의 데이터 전달을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 일반적인 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 일반적인 반도체 메모리 장치(100)는 제 1 및 제 2 플레인(110, 120)과, 리페어 회로(130), 전압 제공회로(140), 입출력 패드 그룹(150) 및 제어로직(160)을 포함한다.
제 1 플레인(110)과 제 2 플레인(120)의 각 부분의 회로구성 및 기능은 거의 동일하므로, 제 1 플레인(110)을 대표적으로 설명하겠다.
제 1 플레인(110)은 메인 셀부(111a)와 리던던시 셀부(111b)를 포함하는 메모리 셀 어레이(111)와, X 디코더(112)와, 페이지 버퍼 그룹(113), 및 입출력 회로(114)를 포함한다.
메인 셀부(111a)와 리던던시 셀부(111b)는 데이터 저장을 위한 메모리 셀들을 포함한다. 메인 셀부(111a)에 포함되는 메모리 셀은 메인 셀이라 하고, 리던던시 셀부(111b)에 포함되는 메모리 셀은 리던던시 셀이라고 하기로 한다.
또한 메모리 셀 어레이(111)는 복수개의 메모리 블록(BK) 단위로 구분된다.
각각의 메모리 블록(BK)은 복수개의 셀 스트링(CS)들을 포함한다. 각각의 셀 스트링(CS)은 직렬로 연결되는 복수개, 예를 들면 32개의 메인 셀들 또는 32개의 리던던시 셀들을 포함한다.
각각의 셀 스트링(CS)은 비트라인(Bit Line)에 연결되고, 메모리 블록(BK)들은 비트라인을 공유한다.
X 디코더(112)는 메모리 블록(BK)에 각각 연결되는 블록 선택 회로(112_1)들을 포함한다. 각각의 블록 선택 회로(112_1)는 제어로직(160)으로부터의 어드레스 신호에 응답하여, 자신과 연결되어 있는 메모리 블록(BK)에 전압 제공회로(140)에서 제공하는 동작 전압이 전달되게 한다.
페이지 버퍼 그룹(113)은 하나 이상의 비트라인(BL)마다 연결되는 페이지 버퍼(PB)들을 포함한다.
각각의 페이지 버퍼는 프로그램 또는 데이터 독출을 위해서 동작한다.
입출력 회로(114)는 페이지 버퍼 그룹(113)과 입출력 패드 그룹(150)간에 데이터 입출력을 제어하는 회로이다. 입출력 회로(114)는 리페어 회로(130)에서 제공하는 리페어 신호와, 제어로직(160)으로부터의 제어신호에 응답하여 메인 셀부(111a)에 연결되는 페이지 버퍼(PB)나 리던던시 셀부(111b)에 연결되는 페이지 버퍼 중에 하나를 선택하여 데이터가 입출력 되게 한다. 이를 위하여 입출력 회로(114)는 메인 셀부(111a)에 연결되는 페이지 버퍼(PB)와 리던던시 셀부(111b)에 연결되는 페이지 버퍼(PB)중 하나를 선택하여 데이터 입출력이 될 수 있게 하는 먹스 회로(미도시)등을 포함한다.
제 2 플레인(120)도 제 1 플레인(110)과 동일한 회로 구조를 갖는다.
그리고 리페어 회로(130)는 제어로직(160)으로부터 제공되는 어드레스 정보를 미리 저장된 리페어 어드레스 정보와 비교하여 그 결과에 따른 리페어 신호를 출력한다.
전압 제공 회로(140)는 제어로직(160)으로부터의 제어신호에 응답하여 동작 전압을 생성한다. 동작 전압은 프로그램 전압(Vpgm), 패스전압(Vpass), 독출전압(Vread) 등을 포함한다.
제어로직(160)은 프로그램, 데이터 독출 등의 동작 제어를 위한 제어신호들을 생성한다.
그리고 반도체 메모리 장치(100)는 외부의 시스템(미도시)과의 데이터 입출력을 위해 입출력 회로(114)가 입출력 패드 그룹(150)에 연결된다.
입출력 패드 그룹(150)에는 제 1 및 제 2 플레인(110, 120)의 입출력 회로(114)가 공통으로 연결된다.
상기한 일반적인 반도체 메모리 장치(100)는 제 1 및 제 2 플레인(110, 120)이 별도의 입출력 회로(114)를 갖고 있으며, 하나의 입출력 패드 그룹(150)을 공유한다.
플레인의 개수가 늘어나면, 입출력 회로(114)의 개수도 늘어나고, 입출력 회로(114)가 늘어나면 그만큼 회로 면적이 넓어진다. 또한 입출력 회로(114)의 개수가 늘어나면 입출력 패드 그룹(150)과 연결되는 배선의 길이도 늘어나게 된다.
따라서 본 발명의 실시 예에서는 입출력 회로를 공유하는 반도체 메모리 장치를 제공하고자 한다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치(200)는 제 1 플레인(210), 제 2 플레인(220), 리페어 회로(230), 전압 제공 회로(240), 입출력 패드 그룹(250) 및 제어로직(260)을 포함한다.
제 1 플레인(210)은 제 1 메모리 셀 어레이(211), 제 1 X 디코더(212) 및 제 1 페이지 버퍼 그룹(213)을 포함한다.
그리고 제 2 플레인(220)은 제 2 메모리 셀 어레이(221), 제 2 X 디코더(222), 제 2 페이지 버퍼 그룹(223) 및 입출력 회로(224)를 포함한다.
제 1 메모리 셀 어레이(211)는 복수개의 메모리 블록(BK)들을 포함한다.
각각의 메모리 블록(BK)들은 메인 셀부(211a)와 리던던시 셀부(211b)로 나뉜다. 그리고 각각의 메모리 블록(BK)의 메인 셀부(211a)는 메인 셀들이 직렬로 연결되는 셀 스트링이 복수개 포함되고, 리던던시 셀부(211b)는 리던던시 셀들이 직렬로 연결되는 셀 스트링이 복수개 포함된다. 메인 셀과 리던던시 셀은 동일한 구조를 갖는다.
제 1 X 디코더(212)는 메모리 블록(BK)에 각각 연결되는 블록 선택 회로(212_1)들을 포함한다. 각각의 블록 선택 회로(212_1)는 제어로직(260)으로부터의 어드레스 신호에 응답하여, 자신과 연결되어 있는 메모리 블록(BK)에 전압 제공회로(240)에서 제공하는 동작 전압이 전달되게 한다.
제 1 페이지 버퍼 그룹(213)은 하나 이상의 비트라인(BL)마다 연결되는 페이지 버퍼(PB)들을 포함한다.
제 2 플레인(220)의 제 2 메모리 셀 어레이(210)와 제 2 X 디코더(220) 및 제 2 페이지 버퍼 그룹(230)은 제 1 플레인(210)과 동일한 구조를 갖는다.
입출력 회로(224)는 제 1 및 제 2 페이지 버퍼 그룹(213, 223)과 입출력 패드 그룹(250)간의 데이터 입출력을 제어하는 회로이다. 이를 위하여 제 1 및 제 2 플레인(210, 220)은 비트라인(BL)을 공유한다. 따라서 동일한 비트라인(BL)에 제 1 페이지 버퍼 그룹(213)의 페이지 버퍼(PB)와 제 2 페이지 버퍼 그룹(223)의 페이지 버퍼(PB)가 연결된다.
리페어 회로(230)는 제어로직(260)으로부터의 어드레스 정보가 리페어된 어드레스인지 여부를 판단하고, 판단 결과에 따른 리페어 신호를 출력한다. 리페어 신호는 입출력 회로(224)로 입력된다.
전압 제공 회로(240)는 동작전압을 생성한다. 동작 전압으로는 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 독출전압(Vread)등을 포함한다.
입출력 패드 그룹(250)은 복수개의 패드(Pad)들이 포함된다. 패드들을 통해서 외부 시스템(미도시)과 연결된다. 그리고 패드들이 입출력 회로(224)에 연결된다.
제어로직(260)은 프로그램, 독출 동작 등을 제어하기 위한 제어신호를 출력한다.
제 1 실시 예에 따른 반도체 메모리 장치(200)는 하나의 입출력 회로(224)를 이용해서 두 개의 플레인(210, 220)의 데이터 입출력이 가능하다. 더 많은 플레인이 포함된다 하여도, 입출력 회로(224)는 하나만 구성된다.
제 1 플레인(210)에는 입출력 회로(224)가 없기 때문에 제 1 페이지 버퍼 그룹(213)의 페이지 버퍼(PB)들에 데이터 저장을 하기 위해서 제 2 페이지 버퍼 그룹(223)을 이용해야 한다.
좀 더 상세히 설명하면, 제 1 페이지 버퍼 그룹(213)에 데이터를 입력하기 위해서, 입출력 회로(224)를 통해서 제 2 페이지 버퍼 그룹(223)에 데이터가 입력된다.
제 2 페이지 버퍼 그룹(223)에 저장된 데이터는 공유하고 있는 비트라인(BL)을 통해서 제 1 페이지 버퍼 그룹(213)으로 전달된다.
제 1 페이지 버퍼 그룹(213)에 저장된 데이터를 출력하기 위해서, 제 1 페이지 버퍼 그룹(213)에 저장된 데이터는 비트라인을 통해서 제 2 페이지 버퍼 그룹(223)으로 전달된다.
그리고 제 2 페이지 버퍼 그룹(223)에 저장된 데이터는 입출력 회로(224)를 통해서 출력된다.
본 발명의 제 1 실시 예에 따른 반도체 메모리 장치(200)에서 제 1 메모리 셀 어레이(211)와 제 1 페이지 버퍼 그룹(213), 제 2 메모리 셀 어레이(221)와 제 2 페이지 버퍼 그룹(223)들은 서로 스위칭 소자에 의해서 연결된다. 이때 스위칭 소자는 소거동작에서의 고전압으로부터 제 1 또는 제 2 페이지 버퍼 그룹(213, 223)을 보호하기 위해 고전압에 견딜 수 있는 고전압용 트랜지스터로 구성되어야 한다.
본 발명의 제 2 실시 예에 따른 반도체 메모리 장치(300)는 고전압용 트랜지스터를 최소한으로 줄이고, 입출력 회로를 복수개의 플레인이 공통으로 사용할 수 있다.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 3을 참조하면, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치(300)는 제 1 및 제 2 플레인(310, 320), 리페어 회로(330), 전압 제공 회로(340), 입출력 패드 그룹(350), 비트라인 연결 회로(360) 및 제어로직(370)을 포함한다.
제 1 플레인(310)은 제 1 메모리 셀 어레이(311), 제 1 페이지 버퍼 그룹(312), 제 1 X 디코더(313)를 포함한다.
제 2 플레인(320)은 제 2 메모리 셀 어레이(321), 제 2 페이지 버퍼 그룹(322), 제 2 X 디코더(323) 및 입출력 회로(324)를 포함한다. 이때 제 1 플레인(210)과 제 2 플레인(320)는 동일한 웰 상에 구성된다.
제 1 메모리 셀 어레이(311)는 복수개의 메모리 블록(BK)들을 포함한다.
각각의 메모리 블록(BK)들은 메인 셀부(311a)와 리던던시 셀부(311b)로 나뉜다. 그리고 각각의 메모리 블록(BK)의 메인 셀부(311a)는 메인 셀들이 직렬로 연결되는 셀 스트링이 복수개 포함되고, 리던던시 셀부(311b)는 리던던시 셀들이 직렬로 연결되는 셀 스트링이 복수개 포함된다. 메인 셀과 리던던시 셀은 동일한 구조를 갖는다.
제 1 X 디코더(312)는 메모리 블록(BK)에 각각 연결되는 블록 선택 회로(312_1)들을 포함한다. 각각의 블록 선택 회로(312_1)는 제어로직(360)으로부터의 어드레스 신호에 응답하여, 자신과 연결되어 있는 메모리 블록(BK)에 전압 제공회로(340)에서 제공하는 동작 전압이 전달되게 한다.
제 1 메모리 셀 어레이(311)와 제 2 메모리 셀 어레이(321)는 동일하게 구성되고, 제 1 X 디코더(313)와 제 2 X 디코더(323)도 동일하게 구성된다.
그리고 제 1 페이지 버퍼 그룹(312)과 제 2 페이지 버퍼 그룹(323)에 연결되는 비트라인들은 비트라인 연결 회로(360)에 연결되거나, 연결이 차단된다.
이를 위하여 비트라인 연결 회로(360)는 제 1 플레인(310)과 제 2 플레인(320)사이의 비트라인 사이에 연결되는 다수의 스위칭 소자들을 포함한다. 제 1 페이지 버퍼 그룹(312)과 제 2 페이지 버퍼 그룹(322) 및 비트라인 연결회로(360)간의 연결 관계에 대하여 이후에 상세히 설명하기로 한다.
리페어 회로(330)는 제어로직(370)으로부터의 어드레스 정보가 리페어된 어드레스인지 여부를 판단하고, 판단 결과에 따른 리페어 신호를 출력한다. 리페어 신호는 입출력 회로(324)로 입력된다.
전압 제공 회로(340)는 동작전압을 생성한다. 동작 전압으로는 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 독출전압(Vread)등을 포함한다.
입출력 패드 그룹(350)은 복수개의 패드(Pad)들이 포함된다. 패드들을 통해서 외부 시스템(미도시)과 연결된다. 그리고 패드들이 입출력 회로(324)에 연결된다.
제어로직(370)은 프로그램, 독출 동작 등을 제어하기 위한 제어신호를 출력한다. 그리고 제어로직(370)은 비트라인 연결 회로(360)의 동작을 제어하기 위한 연결 제어신호(BLISO)를 출력한다.
도 4는 도 3의 제 1 페이지 버퍼 그룹과 제 2 페이지 버퍼 그룹 및 비트라인 연결회로간의 연결 관계를 설명하기 위한 도면이다.
도 4에서 설명을 위하여, 제 1 페이지 버퍼 그룹(312)에 포함되는 제 1 페이지 버퍼(PB1)와 제 2 페이지 버퍼 그룹(322)에 포함되는 제 2 페이지 버퍼(PB2)와, 제 1 및 제 2 페이지 버퍼(PB1, PB2)에 연결되는 비트라인의 연결을 제어하기 위한 비트라인 연결회로(360)부분만을 간략히 나타내었다. 또한 도 4의 제 1 및 제 2 이지 버퍼(PB1)는 비트라인(BL)을 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 구분하고, 하나의 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍이 하나의 페이지 버퍼에 연결되는 경우를 예를 들어서 도시한 것이다.
도 4를 참조하면, 제 1 페이지 버퍼(PB1)와 제 2 페이지 버퍼(PB2)는 동일한 회로로 구성된다.
제 1 페이지 버퍼(PB1)는 제 1 PMOS 트랜지스터(P1)와 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5) 및 제 1 래치회로(LAT1)를 포함한다.
그리고 제 2 페이지 버퍼(PB2)는 제 2 PMOS 트랜지스터(P2)와 제 6 내지 제 10 NMOS 트랜지스터(N6 내지 N10) 및 제 2 래치회로(LAT2)를 포함한다. 그리고 제 2 래치회로(LAT2)가 입출력 회로(340)에 연결된다.
대표적으로 제 2 페이지 버퍼(PB2)를 설명하면, 제 2 PMOS 트랜지스터(P2)는 제 3 센싱노드(SO3)를 프리차지하기 위한 것이다. 제 2 PMOS 트랜지스터(P2)는 전원전압이 입력되는 입력단과 제 3 센싱노드(SO3)의 사이에 연결되고, 제 2 PMOS 트랜지스터(P3)의 게이트에는 제 2 프리차지 제어신호(PRECHb2)가 입력된다.
제 6 NMOS 트랜지스터(N6)는 제 3 센싱노드(SO3)와 제 4 센싱노드(SO4)를 연결하기 위한 것이다. 제 6 NMOS 트랜지스터(N6)는 제 3 센싱노드(SO3)와 제 4 센싱노드(SO4)의 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 2 센싱신호(PBSENSE2)가 입력된다.
제 7 NMOS 트랜지스터(N7)와 제 8 NMOS 트랜지스터(N8)는 각각 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 제 4 센싱노드(SO4)에 연결한다.
제 7 NMOS 트랜지스터(N7)는 이븐 비트라인(BLe)과 제 4 센싱노드(SO4)의 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)는 오드 비트라인(BLo)과 제 4 센싱노드(SO4)의 사이에 연결된다.
제 7 NMOS 트랜지스터(N7)의 게이트에는 제 2 이븐 비트라인 선택신호(BSLe2)가 입력되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 2 오드 비트라인 선택신호(BSLo2)가 입력된다.
제 9 및 제 10 NMOS 트랜지스터(N9, N10)는 각각 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 제 2 가변전압(VIRPWR2)을 제공한다.
제 9 NMOS 트랜지스터(N9)는 제 2 가변전압(VIRPWR2)이 제공되는 라인과 이븐 비트라인(BLe)의 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)는 제 2 가변전압(VIRPWR2)이 제공되는 라인과 오드 비트라인(BLo)의 사이에 연결된다.
제 9 NMOS 트랜지스터(N9)의 게이트에는 제 2 이븐 전압제어신호(BIASe2)가 입력되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 2 오드 전압 제어신호(BIASo2)가 입력된다.
제 2 가변전압(VIRPWR2)은 전원전압에서 접지전압 레벨까지 비트라인 전압 제어를 위해 변경되는 전압이다.
제 1 페이지 버퍼(PB1)는 제 2 페이지 버퍼(PB2)와 동일한 회로로 구성된다.
그리고 제 1 래치회로(LAT1)와 제 2 래치회로(LAT2)도 동일한 회로로 구성된다. 제 1 래치회로(LAT1)는 제 13 내지 제 16 NMOS 트랜지스터(N13 내지 N16)와 제 1 및 제 2 인버터(IN1, IN2)를 포함한다.
제 13 NMOS 트랜지스터(N13)는 제 1 센싱노드(SO1)와 노드(Q1)의 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 제 1 전송제어신호(TRAN1)가 입력된다.
제 1 및 제 2 인버터(IN1, IN2)는 노드(Q1_N)와 노드(Q1)의 사이에 제 1 래치(L1)로 구성된다.
제 14 NMOS 트랜지스터(N14)는 노드(Q1_N)와 노드(K1)의 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트에는 제 1 세트(SET1)가 입력된다.
제 15 NMOS 트랜지스터(N15)는 노드(Q1)와 노드(K1)의 사이에 연결되고 제 15 NMOS 트랜지스터(N15)의 게이트에는 제1 리셋 신호(RST1)가 입력된다.
제 14 및 제 15 NMOS 트랜지스터(N14, N15)에 의해서 래치(L1)의 데이터가 변경되거나 유지될 수 있다.
제 16 NMOS 트랜지스터(N16)는 노드(K1)와 접지노드 사이에 연결된다. 제 16 NMOS 트랜지스터(N16)의 게이트는 제 1 센싱노드(SO1)에 연결된다.
제 16 NMOS 트랜지스터(N16)는 제 1 센싱노드(SO1)의 전압레벨에 따라서 노드(K1)를 접지노드에 연결한다. 노드(K1)가 접지노드에 연결되면, 제 14 및 제 15 NMOS 트랜지스터(N14, N15)를 이용해서 래치(L1)의 데이터를 변경할 수 있다.
제 2 래치회로(LAT2)는 제 1 래치회로(LAT1)와 동일한 회로로 구성된다. 제 2 래치회로(LAT2)는 제 17 내지 제 20 NMOS 트랜지스터(N17 내지 N20)와 제 3 및 제 4 인버터(IN3, IN4)를 포함한다. 제 2 래치회로(LAT2)는 제 1 래치회로(LAT1)와 동일한 회로 구조를 갖기 때문에, 상세한 연결 관계에 대한 설명을 생략하기로 한다.
한편, 비트라인 연결회로(360)의 제 11 및 제 12 NMOS 트랜지스터(N11, N12)는 연결제어신호(BLISO)에 응답하여 제 1 페이지 버퍼(PB1)에 연결되는 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 제 2 페이지 버퍼(PB2)에 연결되는 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결한다.
상기 제 1 및 제 2 플레인(310, 320)이 동일한 웰에 구성되어 있기 때문에, 제 11 및 제 12 NMOS 트랜지스터(N11, N12)는 고전압용이 아닌 일반적인 트랜지스터로 구성되어도 문제가 없다.
제 1 페이지 버퍼(PB1)와 제 2 페이지 버퍼(PB2)간에 데이터를 전달하는 방법은 다음과 같다.
도 5는 도 4의 제 1 페이지 버퍼와 제 2 페이지 버퍼간의 데이터 전달을 설명하기 위한 타이밍도이다.
도 5를 설명할 때, 도 3 및 도 4를 참조하여 설명하기로 한다.
도 5는 제 2 페이지 버퍼(PB2)의 제 2 래치회로(LAT2)의 래치(L)에 저장된 데이터를 제 1 페이지 버퍼(PB2)로 전달하기 위해 입력되는 신호들의 타이밍도이다.
도 5를 참조하면, 데이터 전달을 위하여 제어로직(370)은 하이 레벨의 제 2 전송 제어신호(TRAN2) 및 연결제어신호(BLISO)와, 제1 전압(V1) 레벨의 제 2 센싱신호(PBSENSE2)를 제 2 페이지 버퍼(PB2)로 입력한다.
하이 레벨의 제 2 전송 제어신호(TRAN2)에 따라서 제 17 NMOS 트랜지스터(N13)가 턴온 되고, 제 1 전압(V1) 레벨의 제 2 센싱신호(PBSENSE2)에 따라서 제 6 NMOS 트랜지스터(N6)가 턴온 된다.
제 17 NMOS 트랜지스터(N17)가 턴온 되면, 노드(Q2)의 데이터가 제 3 센싱노드(SO3)로 전달된다.
만약 노드(Q2)가 '1' 즉, 하이 레벨이라면, 제 3 센싱노드(SO3)에 하이 레벨이 전달된다. 그리고 제 1 전압(V1) 레벨의 제 2 센싱신호(PBSENSE2)에 이하여 제 6 NMOS 트랜지스터(N6)는 제 4 센싱노드(SO4)로 'V1-Vt' 만큼의 전압을 전달한다. Vt는 제 6 NMOS 트랜지스터(N6)의 문턱전압이다.
이븐 비트라인(BLe)을 통해서 데이터를 전달한다고 할 때, 제어로직(370)은 하이 레벨의 제 2 이븐 비트라인 선택신호(BSLe2)도 제 2 페이지 버퍼(PB2)에 입력한다. 이에 따라 이븐 비트라인(BLe)은 'V1-Vt'레벨로 프리차지된다.
그리고 연결 제어신호(BLISO)가 하이 레벨 상태이므로 제 1 페이지 버퍼(PB1)에 연결되는 이븐 비트라인(BLe)까지 'V1-Vt'로 프리차지된다.
그리고 제어로직(370)은 제 1 센싱노드(SO1)를 전원전압 레벨로 프리차지한다. 그리고 제어로직(370)은 제 2 이븐 비트라인 선택신호(BSLe2)와 연결제어신호(BLISO)와 제 2 센싱신호(PBSENSE2)를 로우 레벨로 변경하고, 하이 레벨의 제 1 이븐 비트라인 선택신호(BSLe1)와, 제 2 전압(V2) 레벨의 제 1 센싱신호(PBSENSE1)를 출력한다. 제 2 전압(V2) 레벨은 상기 제 1 전압(V1) 레벨과 같거나 낮다.
제 1 센싱노드(SO1)는 전원전압 레벨로 프리차지 상태이고, 이븐 비트라인(BLe)의 전압은 'V1-Vt'레벨이다. 그리고 제 1 NMOS 트랜지스터(N1)의 게이트에 제 2 전압(V2) 레벨의 제 1 센싱신호(PBSENSE1)를 인가하면, 제 1 NMOS 트랜지스터(N1)는 턴 오프로 유지된다. 따라서 제 1 센싱노드(SO1)는 프리차지 상태를 그대로 유지한다.
제 1 센싱노드(SO1)가 프리차지 상태이면, 제 16 NMOS 트랜지스터(N16)가 턴온 되어 노드(K1)가 접지노드에 연결된다.
그리고 제 1 세트신호(SET1)를 하이 레벨로 인가하면, 노드(Q1)와 노드(K1)가 연결된다. 이에 따라 노드(Q1)에는 '0'이 입력된다. 이로써 제 2 래치(L2)의 데이터가 제 1 래치(L1)로 전달된다.
제1 래치(L1)의 데이터를 입출력 패드 그룹(350)으로 출력할 때는, 도 5와는 반대로 제 1 래치(L1)의 데이터를 제 2 래치(L2)로 전달한다. 그리고 제 2 래치(L2)에 연결되는 입출력 회로(324)가 제 2 래치(L2)의 데이터를 입출력 패드 그룹(350)으로 전달한다.
본 발명의 제 1 및 제 2 실시 예에 따른 반도체 메모리 장치(200, 300)는 두 개의 플레인에 대하여 하나의 입출력 회로가 구성되므로, 입출력 회로의 개수가 줄어들게 된다. 따라서 입출력 회로가 차지하는 면적이 줄어든다.
두개 이상의 플레인이 포함되는 반도체 메모리 장치에서도 모든 플레인이 하나의 입출력 회로를 공유하게 할 수 있다. 또한 두개 또는 세 개의 플레인당 하나의 입출력 회로를 공유하게 구성하는 것도 가능하다. 어떤 방법으로 입출력 로직을 구성하여도, 플레인의 개수보다는 입출력 회로의 개수가 작기 때문에 입출력 회로가 차지하는 면적을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200, 300 : 반도체 메모리 장치
210, 310 : 제 1 플레인 220, 320 : 제 2 플레인
230, 330 : 리페어 회로 240, 340 : 전압 제공 회로
250, 350 : 입출력 패드 그룹 260, 370 : 제어로직
360 : 비트라인 연결 회로

Claims (13)

  1. 삭제
  2. 복수개의 제 1 메모리 셀들을 포함하는 셀 스트링들이 복수개의 비트라인들에 각각 연결되는 제1 메모리 셀 어레이와, 상기 복수개의 비트라인들 중 하나 이상의 비트라인에 각각 연결되어 상기 제 1 메모리 셀 들을 위한 프로그램 또는 독출 동작시에 동작하는 페이지 버퍼들을 포함하는 제 1 페이지 버퍼 그룹을 포함하는 제 1 플레인;
    복수개의 제 2 메모리 셀들을 포함하는 셀 스트링들이 상기 복수개의 비트라인들에 각각 연결되는 제 2 메모리 셀 어레이와, 상기 복수개의 비트라인들 중 하나 이상의 비트라인에 각각 연결되어 상기 제 2 메모리 셀 들에 대한 프로그램 또는 독출 동작시에 동작하는 페이지 버퍼들을 포함하는 제 2페이지 버퍼 그룹과, 상기 제 2 페이지 버퍼 그룹과 데이터 입출력을 위한 입출력 패드 사이에 연결되고, 데이터 입출력 제어를 위한 제어신호에 응답하여 상기 제 2 페이지 버퍼 그룹과 상기 입출력 패드를 연결하기 위한 입출력 회로를 포함하는 제 2플레인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 1 페이지 버퍼 그룹은, 상기 복수개의 비트라인을 통해 상기 제 2 페이지 버퍼 그룹에 저장된 입력 데이터를 전달받고, 상기 제 1 페이지 버퍼 그룹에 저장된 출력 데이터를 상기 복수개의 비트라인을 통해 상기 제 2 페이지 버퍼 그룹으로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 제 1 페이지 버퍼 그룹에 포함되는 페이지 버퍼들의 각 센싱노드와 상기 복수의 비트라인 간에 연결되는 제 1 스위칭 소자 그룹과,
    상기 제 2 페이지 버퍼 그룹에 포함되는 페이지 버퍼들의 각 센싱노드와 상기 복수의 비트라인간에 연결되는 제 2 스위칭 소자 그룹을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 플레인에 프로그램하기 위한 데이터를 제 2 플레인에 포함되는 제 2 페이지 버퍼 그룹에 입력하는 데이터 입력 단계;
    상기 제 2 페이지 버퍼 그룹에 저장된 데이터를 비트라인을 통해서 공통으로 연결되는 상기 제 1 플레인의 제 1 페이지 버퍼 그룹으로 전달하는 데이터 전달 단계; 및
    상기 제 1 페이지 버퍼 그룹에 전달된 데이터를 이용하여 상기 제 1 플레인에 대한 프로그램을 수행하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  9. 제 8항에 있어서,
    상기 데이터 전달 단계는,
    상기 제 2 페이지 버퍼 그룹에 입력된 데이터에 따라서 각각 연결되는 비트라인의 전압을 변경시키는 단계;
    상기 변경된 비트라인 전압을 센싱하고, 센싱 되는 데이터를 상기 제 1 페이지 버퍼 그룹에 저장하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  10. 제 8항에 있어서,
    제 2 플레인에 프로그램할 데이터를 상기 제 2 페이지 버퍼 그룹에 입력받는 단계; 및
    상기 제 2 페이지 버퍼 그룹에 저장된 데이터를 이용하여 상기 제 2 플레인에 대한 프로그램을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 프로그램 방법.
  11. 제 1 플레인의 선택된 페이지에 대한 데이터 독출을 수행하고, 독출된 데이터를 상기 제 1 플레인에 포함되는 제 1 페이지 버퍼 그룹에 저장하는 데이터 독출 단계;
    상기 제 1 페이지 버퍼 그룹에 저장된 데이터를 비트라인을 통해서 공통으로 연결되는 제 2 플레인의 제 2 페이지 버퍼 그룹으로 전달하는 데이터 전달 단계; 및
    상기 제 2 페이지 버퍼 그룹에 전달된 데이터를 상기 제 2 플레인에 포함되는 입출력 회로를 통하여 외부로 출력하는 단계를 포함하는 반도체 메모리 장치의 데이터 독출 방법.
  12. 제 11항에 있어서,
    상기 데이터 전달 단계는,
    상기 제 2 페이지 버퍼 그룹에 입력된 데이터에 따라서 각각 연결되는 비트라인의 전압을 변경시키는 단계; 및
    상기 변경된 비트라인 전압에 따라 센싱되는 데이터를 상기 제 1 페이지 버퍼 그룹에 저장하는 단계를 포함하는 반도체 메모리 장치의 데이터 독출 방법.
  13. 제 11항에 있어서,
    상기 제 2 플레인의 선택된 페이지에 대한 데이터 독출을 수행하여 상기 제 2 페이지 버퍼 그룹에 저장하는 독출된 데이터를 저장하는 데이터 독출 단계; 및
    상기 제 2 페이지 버퍼 그룹에 저장된 독출된 데이터를 상기 입출력 회로를 통해서 외부로 출력하는 단계를 더 포함하는 반도체 메모리 장치의 데이터 독출 방법.
KR1020100043448A 2010-05-10 2010-05-10 반도체 메모리 장치 및 그 동작 방법 KR101085724B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100043448A KR101085724B1 (ko) 2010-05-10 2010-05-10 반도체 메모리 장치 및 그 동작 방법
US12/982,274 US20110273944A1 (en) 2010-05-10 2010-12-30 Semiconductor memory device and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100043448A KR101085724B1 (ko) 2010-05-10 2010-05-10 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20110123948A KR20110123948A (ko) 2011-11-16
KR101085724B1 true KR101085724B1 (ko) 2011-11-21

Family

ID=44901838

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100043448A KR101085724B1 (ko) 2010-05-10 2010-05-10 반도체 메모리 장치 및 그 동작 방법

Country Status (2)

Country Link
US (1) US20110273944A1 (ko)
KR (1) KR101085724B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101201838B1 (ko) * 2009-12-24 2012-11-15 에스케이하이닉스 주식회사 프로그램 시간을 감소시킨 비휘발성 메모리 장치
KR20120119321A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치
US11101001B2 (en) * 2018-05-08 2021-08-24 Sandisk Technologies Llc Non-volatile memory with multi-plane mixed sub-block programming
KR102635655B1 (ko) * 2018-09-28 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20230005636A (ko) * 2021-07-01 2023-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100187196B1 (ko) * 1996-11-05 1999-03-20 김광호 불휘발성 반도체 메모리 장치
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
KR100516301B1 (ko) * 2003-03-05 2005-09-21 주식회사 하이닉스반도체 플래시 메모리의 뱅크 분할 장치
KR100530930B1 (ko) * 2004-05-11 2005-11-23 주식회사 하이닉스반도체 낸드 플래시 메모리 장치의 멀티-ｉ/ｏ 리페어 방법 및그의 낸드 플래시 메모리 장치
JP2006252624A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体記憶装置
KR100694968B1 (ko) * 2005-06-30 2007-03-14 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법
KR100742278B1 (ko) * 2005-11-23 2007-07-24 삼성전자주식회사 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치
JP4903432B2 (ja) * 2005-12-27 2012-03-28 株式会社東芝 不揮発性半導体記憶装置
KR100856292B1 (ko) * 2006-09-29 2008-09-03 주식회사 하이닉스반도체 플래시 메모리 소자 및 프로그램 방법
KR100784007B1 (ko) * 2006-10-31 2007-12-10 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 소거 방법
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
KR100799688B1 (ko) * 2007-01-03 2008-02-01 삼성전자주식회사 백업 회로를 갖는 메모리 시스템 및 그것의 프로그램 방법
KR100890017B1 (ko) * 2007-04-23 2009-03-25 삼성전자주식회사 프로그램 디스터브를 감소시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법
KR101274207B1 (ko) * 2007-06-14 2013-06-14 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
KR100923818B1 (ko) * 2007-08-22 2009-10-27 주식회사 하이닉스반도체 퓨즈 회로와 이를 구비한 플래시 메모리 소자
KR100923821B1 (ko) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
KR101448169B1 (ko) * 2008-01-02 2014-10-13 삼성전자주식회사 멀티-플레인 구조의 3차원 메모리 장치
US7813212B2 (en) * 2008-01-17 2010-10-12 Mosaid Technologies Incorporated Nonvolatile memory having non-power of two memory capacity
WO2009097681A1 (en) * 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
KR100953062B1 (ko) * 2008-05-20 2010-04-13 주식회사 하이닉스반도체 불휘발성 메모리 소자의 어드레스 입력 방법 및 동작 방법
KR101391362B1 (ko) * 2008-07-23 2014-05-07 삼성전자주식회사 읽기 전압 레벨이 설정가능한 플래시 메모리 시스템 및읽기 전압 레벨의 설정방법
KR101434404B1 (ko) * 2008-07-30 2014-08-29 삼성전자주식회사 파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device

Also Published As

Publication number Publication date
US20110273944A1 (en) 2011-11-10
KR20110123948A (ko) 2011-11-16

Similar Documents

Publication Publication Date Title
KR101961314B1 (ko) 반도체 기억 장치
KR100609568B1 (ko) 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
KR100553680B1 (ko) 듀얼 레지스터 구조의 페이지버퍼를 가지는 메모리장치
US7170802B2 (en) Flexible and area efficient column redundancy for non-volatile memories
KR100769770B1 (ko) 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법
US5262990A (en) Memory device having selectable number of output pins
US6963502B2 (en) Apparatus for dividing bank in flash memory
US20110141814A1 (en) Nonvolatile semiconductor memory device
KR101115623B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR100880320B1 (ko) 플래시 메모리 소자 및 프로그램 방법
KR20130046521A (ko) 전압 선택 회로 및 이를 구비한 집적회로
KR101085724B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR101024154B1 (ko) 페이지 버퍼 회로
KR100733952B1 (ko) 플래그 셀들 사이의 커플링을 최소화시킬 수 있는멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
JP7078663B2 (ja) 半導体記憶装置
KR100816148B1 (ko) 플래시 메모리 소자 및 이의 독출 방법
KR101098431B1 (ko) 반도체 메모리 장치의 동작 방법
KR100953055B1 (ko) 불휘발성 메모리 소자의 동작 방법
KR20090120672A (ko) 불휘발성 메모리 소자
KR100908541B1 (ko) 불휘발성 메모리 소자의 카피백 프로그램 방법
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
US7554850B2 (en) Nonvolatile memory device with load-supplying wired-or structure and an associated driving method
KR100769803B1 (ko) 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법
JP4012151B2 (ja) 不揮発性半導体記憶装置
KR100980375B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee