KR100769770B1 - 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법 - Google Patents

메모리 장치의 페이지 버퍼 회로 및 프로그램 방법 Download PDF

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Abstract

본 발명은 메모리 장치의 페이지 버퍼에 관한 것으로, 제어 신호에 응답하여 센싱 노드의 전압을 센싱 하여 상위 센싱 데이터를 저장하고, 반전된 상위 센싱 데이터를 출력하거나, 또는 입력 데이터를 저장하고, 반전된 입력 데이터를 출력하는 상위 비트 래치; 제어 신호에 응답하여 센싱노드의 전압을 센싱 하여 하위 센싱 데이터를 저장하고, 출력하거나, 상기 상위 비트 래치를 통해 전달되는 입력 데이터를 저장하고 출력하는 하위 비트 래치; 상기 하위 비트 래치에 저장되는 데이터를 상기 상위 비트 래치로 반전하여 출력하도록 하는 반전 출력회로; 상기 상위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 상위 비트 검증 회로; 및 상기 하위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 하위 비트 검증 회로;를 포함하는 페이지 버퍼를 제시하여 소자의 개수를 줄임으로써 메모리 장치에서 페이지 버퍼가 차지하는 면적을 줄임으로써 메모리 셀을 늘려 집적도를 높일 수 있다.
페이지 버퍼, MSB, LSB, MLC

Description

메모리 장치의 페이지 버퍼 회로 및 프로그램 방법{Circuit of page buffer and method of programming for memory device}
도 1은 종래의 MLC 메모리 장치의 페이지 버퍼의 회로도이다.
도 2는 본 발명의 실시 예에 따른 MLC 메모리 장치의 페이지 버퍼의 회로도이다.
도 3은 MLC 메모리 장치의 메모리 동작 방법을 나타낸 도면이다.
*도면의 주요 부분의 간단한 설명*
100 : 비트라인 선택부 200 : 페이지 버퍼
210 : MSB 래치부 220 : LSB 래치부
본 발명은 메모리 장치의 데이터 프로그램 또는 독출을 위한 페이지 버퍼에 관한 것으로, 특히 멀티 레벨 셀(Multi Level Cell) 메모리 장치에서 페이지 버퍼 회로 및 프로그램 방법에 관한 것이다.
플래시 메모리는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라 인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일측에는 복수 개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
MLC는 통상적으로 2 개 이상이 드레솔드 전압분포를 가지며, 이에 대응되는 2개 이상의 데이터 저장 상태들을 가진다. 2비트의 데이터를 프로그램할 수 있는 MLC는 4개의 데이터 저장 상태 즉, [11], [10], [00], 및 [01]을 가진다. 이들의 분포는 각각 MLC의 드레솔드 전압 분포들에 대응된다.
예를 들면, 메모리 셀의 드레솔드 전압분포들이 각각 -2.7V 이하, 0.3V~0.7V, 1.3V~1.7V 및 2.3V~2.7V이라고 가정하면, 상기 [11]은 -2.7V 이하, [10]은 0.3V~0.7V, [00]은 1.3V~1.7V, 그리고 [01]은 2.3V~2.7V에 각각 대응된다. 즉 상기 MLC의 드레솔드 전압이 상기 4가지의 드레솔드 전압 분포들 중 하나에 해당하면, [11], [10], [00], 및 [01]중 그에 해당하는 2 비트의 데이터 정보가 상기 MLC에 저장된다.
MLC를 갖는 플래시 메모리 장치의 프로그램 및 독출을 위한 페이지 버퍼는 다음과 같이 구성된다.
도 1은 종래의 MLC 메모리 장치의 페이지 버퍼의 회로도이다.
도 1을 참조하면, MLC 메모리 장치는 입력 어드레스에 따라 비트라인을 선택하는 비트라인 선택부(10)와, 페이지 버퍼(20)를 포함한다. 도 1은 MLC 메모리 장치 중 페이지 버퍼(20)에 대한 설명을 위해 간략화 하여 표시한 도면이다.
도 1에 나타난 바와 같이, 페이지 버퍼(20)는 2비트의 데이터 중 상위 비트인 MSB(Most Significant Bit)의 프로그램을 위한 MSB 래치부(21)와, 2비트의 데이터 중 하위 비트인 LSB(Least Significant Bit)의 프로그램을 위한 LSB 래치부(22)를 포함한다.
상기의 메모리 장치의 페이지 버퍼(20)는 이븐(even)과 오드(odd)로 구성되는 한 쌍의 비트라인에 각각 하나씩 구성되므로, 메모리 장치의 비트라인의 절반에 해당하는 수가 구성된다.
비트라인 선택부(10)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)가 포함 된다.
MSB 래치부(21)는 제 5 내지 제 13 NMOS 트랜지스터(N5 내지 N13)와, 제 1 내지 제 3 인버터(IN1 내지 IN3) 및 제 2 PMOS 트랜지스터(P2)가 포함되어 구성된다. 상기 제 2 및 제 3 인버터(IN2 및 IN3)는 제 1 래치(R1)를 구성한다.
그리고 LSB 래치부(22)는 제 14 내지 제 20 NMOS 트랜지스터(N14 내지 N20)와, 제 4 내지 제 6 인버터(IN4 내지 IN6)와, 제 3 PMOS 트랜지스터(P3)가 포함되어 구성된다. 상기 제 5 및 제 6 인버터(IN5 및 IN6)는 제 2 래치(R2)를 구성한다.
그리고 상기 페이지 버퍼(20)의 프로그램 또는 독출 동작을 위한 프리차지 전압 제공을 위한 제 1 PMOS 트랜지스터(P1)와, 독출 되는 데이터 출력을 위한 제 21 NMOS 트랜지스터(N21)와, 제 7 인버터(IN7)를 포함한다.
상기 도 1은 데이터 입력을 위한 구성을 생략하여 도시하였다.
상기의 페이지 버퍼(20)의 동작은 다음과 같다.
프로그램을 하는 경우, MLC에서는 2비트 중 하위 비트인 LSB를 프로그램하고, 상위 비트인 MSB를 프로그램하는 방식을 사용한다.
이를 위하여 먼저 프리차지 전압 공급을 위하 제 1 PMOS 트랜지스터(P1)가 턴 온 되고, MSB 래치부(21)의 제 10 NMOS 트랜지스터(N10)를 턴 온 하기 위한 MSBRST 신호가 하이 레벨로 인가된다.
상기 제 10 NMOS 트랜지스터(N10)가 턴 온 되고, 프리차지 전압인가로 인해 제 11 NMOS 트랜지스터(N11)가 턴 온 되어 제 1 래치(R1)가 리셋 된다.
그리고 외부로부터 LSB 데이터가 MSB 래치부(R1)의 제 1 래치(R1)에 래치된 다.
제 1 래치(R1)에 래치된 데이터는 LSB 래치부(22)의 제 2 래치(R2)로 제 7 NMOS 트랜지스터(N7)를 통해 전송된다.
LSB 래치부(22)의 제 2 래치(R2)에 래치된 데이터는 비트라인 선택부(10)가 선택하는 비트라인에 연결되는 메모리 셀로 전송되어 프로그램된다.
상기와 같이 LSB 데이터의 프로그램 후에는 데이터 검증을 수행하고, 다시 제 2 래치(R2)로 독출 되어 저장된다.
한편, LSB 데이터의 프로그램이 끝난 이후에는 MSB 데이터가 MSB 래치부(21)의 제 1 래치(R1)에 래치된다.
상기 제 2 래치(R1)에 래치된 데이터는 상기 제 2 래치(R2)에 독출된 LSB 데이터와 비교하여 프로그램 여부를 결정함으로써 MSB 데이터 프로그램을 수행한다.
이때, 상기 제 5 및 제 6, 제 14 및 제 15 NMOS 트랜지스터(N5, N6, N14 및 N15)가 상기 MSB 데이터와 LSB 데이터를 비교하여 프로그램을 결정하도록 하는 역할을 수행한다.
또한, 메모리 셀에 데이터를 독출 할 때, LSB 래치부(22)는 독출한 데이터를 제 17 NMOS 트랜지스터(N17)를 통해 외부로 출력한다. 상기 제 17 NMOS 트랜지스터(N17)는 LSBPASS 신호에 의해 동작한다.
그리고 MSB 래치부(21)는 독출한 데이터를 제 8 NMOS 트랜지스터(N8)를 통해 외부로 출력한다. 상기 제 8 NMOS 트랜지스터(N8)는 MSBPASS 신호에 의해 동작한다.
상술한 바와 같이, MLC의 데이터 프로그램 또는 독출을 위한 페이지 버퍼(20)는 MSB 래치부(21)와 LSB 래치부(22)를 통합하여 16개의 NMOS 트랜지스터와, 6개의 인버터 및 2 개의 PMOS 트랜지스터를 포함한 24개의 소자로 구성된다.
페이지 버퍼(20)는 앞서 언급한 바와 같이, 메모리 장치의 비트라인 수의 절반에 해당하는 개수가 구성되며 데이터의 프로그램 및 독출을 위한 필수 구성요소이다.
따라서 메모리 장치의 용량이 늘어나게 되면 비트라인의 수가 증가되고 그로인한 페이지 버퍼의 개수가 증가되는 것은 자명한 사실이며, 따라서 페이지 버퍼를 구성하는 구성요소의 수를 줄여야만 직접도가 증가된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 메모리 장치의 페이지 버퍼의 구성소자의 개수를 줄여 직접도를 높일 수 있도록 하는 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법.
적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 장치의 페이지 버퍼 회로에 있어서, 제어 신호에 응답하여 센싱 노드의 전압을 센싱 하여 상위 센싱 데이터를 저장하고, 반전된 상위 센싱 데이터를 출력하거나, 또는 입력 데이터를 저장하고, 반전된 입력 데이터를 출력하는 상위 비트 래 치; 제어 신호에 응답하여 센싱노드의 전압을 센싱 하여 하위 센싱 데이터를 저장하고, 출력하거나, 상기 상위 비트 래치를 통해 전달되는 입력 데이터를 저장하고 출력하는 하위 비트 래치; 상기 상위 비트래치에 연결되고 또 한편으로 데이터 입출력 라인과 연결되어 센싱 데이터의 입출력 또는 프로그램 데이터의 입출력을 수행하는 데이터 입출력 회로; 상기 하위 비트 래치에 저장되는 데이터를 상기 상위 비트 래치로 반전하여 출력하도록 하는 반전 출력회로; 상기 상위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 상위 비트 검증 회로; 및 상기 하위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 하위 비트 검증 회로;를 포함한다.
이때, 비트라인 선택 신호들과 디스차지 신호들에 응답하여 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 비트라인 선택회로; 프리차지 제어 신호에 응답하여 상기 센싱 노드를 내부 프리차지하는 프리차지회로; 데이터 입력 신호들에 응답하여, 데이터 입출력 노드를 통해 Y 게이트 회로로부터 수신되는 상기 입력 데이터를 상기 상위 비트 래치에 출력하는 데이터 입력 회로; 및 제어 신호에 의해 상기 상위 비트 래치의 데이터를 Y 게이트로 출력하는 데이터 출력 회로를 포함한다.
이때 상기 상위비트 검증 회로는 NMOS 트랜지스터로 구성되어, 상기 상위 비트 래치에 저장되는 데이터에 따른 제 1 검증 신호를 출력하고, 상기 하위 비트 검증 회로는 NMOS 트랜지스터로 구성되어, 상기 하위 비트 래치에 저장되는 데이터에 따른 제 2 검증 신호를 출력 하는 것을 특징으로 한다.
그리고 상기 상위 비트 래치는 센싱 노드의 전압에 따라 상위 비트 데이터를 발생시키는 상위 비트 센싱회로; 상기 상위 비트 데이터를 래치하고, 반전된 상위 비트 데이터를 출력하거나, 데이터 입력 회로로부터 입력되는 하위 비트 데이터를 래치하고, 반전된 하위 비트 데이터를 상기 하위 비트 래치로 출력하는 상위 비트 래치 회로; 상기 상위 비트 래치회로에 저장된 상위 비트 또는 하위비트 데이터를 반전하여 출력하는 반전 데이터 출력 회로; 상기 데이터 입력 회로로부터 입력되는 데이터를 상기 상위비트 래치 회로에 전달하는 데이터 전달 회로;를 포함한다.
상기 하위 비트 래치는, 센싱 노드의 전압에 따라 하위 비트 데이터를 발생시키는 하위 비트 센싱회로; 상기 하위 비트 데이터를 래치하고 출력하는 하위 비트 래치 회로; 및 상기 하위 비트 래치 회로에 저장된 데이터를 상기 센싱 라인으로 출력하는 하위비트 출력 회로를 포함한다.
본 발명의 특징에 따른 메모리 장치는,
복수의 비트 라인 쌍들과 복수의 워드 라인들에 각각 연결되는 복수의 멀티 레벨 셀을 포함하는 메모리 셀 어레이; 상기 복수의 비트 라인상들 각각에 하나씩 대응하게 배치되고, 각각이 프로그램 동작시 대응하는 한 쌍의 비트라인들에 연결된 멀티 레벨 셀들 중 하나에 프로그램될 데이터를 출력하고, 상기 한 쌍의 비트 라인에 연결된 멀티 레벨 셀들 중 하나로부터 독출된 데이터를 저장하는 복수개의 래치 회로를 포함하며, 상기 복수개의 래치 회로에 포함되는 제 1 래치 회로만이 데이터 입출력 라인과 연결되는 복수의 페이지 버퍼 회로들; 상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되며 각각이 상기 프로그램 동작시 입출력 제어 신호들 중 하나에 응답하여 상기 데이터 입출력 라인을 통해 수신되는 프로그램될 데이터를 대응하는 상기 제 1 래치 회로로 출력하고, 상기 독출 동작시 상기 제 1 래치 회로로부터 수신되는 독출 데이터를 상기 데이터입출력 라인에 출력하는 복수개의 Y 게이트 회로들; 을 포함한다.
그리고 상기 페이지 버퍼 회로들 각각은, 제어 신호에 응답하여 센싱 노드의 전압을 센싱 하여 상위 센싱 데이터를 저장하고, 반전된 상위 센싱 데이터를 출력하거나, 또는 입력 데이터를 저장하고, 반전된 입력 데이터를 출력하는 상위 비트 래치; 제어 신호에 응답하여 센싱노드의 전압을 센싱 하여 하위 센싱 데이터를 저장하고, 출력하거나, 상기 상위 비트 래치를 통해 전달되는 입력 데이터를 저장하고 출력하는 하위 비트 래치; 상기 하위 비트 래치에 저장되는 데이터를 상기 상위 비트 래치로 반전하여 출력하도록 하는 반전 출력회로; 상기 상위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 상위 비트 검증 회로; 및 상기 하위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 하위 비트 검증 회로;를 포함한다.
그리고 상기 복수의 페이지 버퍼들 각각은, 비트라인 선택 신호들과 디스차지 신호들에 응답하여 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 비트라인 선택회로; 프리차지 제어 신호에 응답하여 상기 센싱 노드를 내부 프리차지하는 프리차지회로; 데이터 입력 신호들에 응답하여, 데이터 입출력 노드를 통해 Y 게이트 회로로부터 수신되는 상기 입력 데이터를 상기 상위 비트 래치에 출력하는 데이터 입력 회로; 및 제어 신호에 의해 상 기 상위 비트 래치의 데이터를 Y 게이트로 출력하는 데이터 출력 회로를 포함한다.
그리고 상기 상위 비트 래치는, 센싱 노드의 전압에 따라 상위 비트 데이터를 발생시키는 상위 비트 센싱회로; 상기 상위 비트 데이터를 래치하고, 반전된 상위 비트 데이터를 출력하거나, 데이터 입력 회로로부터 입력되는 하위 비트 데이터를 래치하고, 반전된 하위 비트 데이터를 상기 하위 비트 래치로 출력하는 상위 비트 래치 회로; 상기 상위 비트 래치회로에 저장된 상위 비트 또는 하위비트 데이터를 반전하여 출력하는 반전 데이터 출력 회로; 상기 데이터 입력 회로로부터 입력되는 데이터를 상기 상위비트 래치 회로에 전달하는 데이터 전달 회로;를 포함한다.
상기 하위 비트 래치는, 센싱 노드의 전압에 따라 하위 비트 데이터를 발생시키는 하위 비트 센싱회로; 상기 하위 비트 데이터를 래치하고 출력하는 하위 비트 래치 회로; 및 상기 하위 비트 래치 회로에 저장된 데이터를 상기 센싱 라인으로 출력하는 하위비트 출력 회로를 포함한다.
본 발명의 특징에 따른 메모리 장치의 프로그램 방법은,
복수의 비트 라인 쌍들과 복수의 워드 라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 장치의 프로그램 동작 방법 있어서, 프로그램 명령에 응답하여, 어드레스 신호를 디코딩하고 그 디코딩 결과에 따라 상기 워드라인 및 비트라인을 선택하고, 선택된 비트라인에 연결되는 페이지 버퍼들에 제어신호를 발생하는 단계; 상기 발생된 제어 신호에 따라 상기 페이지 버퍼의 상위 비트 래치부를 통해 하위 비트 래치부에 하위 프로그램 데이터가 입력되고, 상기 선택된 워드 라인과 비트라인에 연결되는 멀티 레벨 셀에 하위 프로그램 데이터를 프로그램하는 단계; 상기 페이지 버퍼의 상위 비트 래치부에 상위 프로그램 데이터가 입력되는 단계; 상기 상위 비트 래치부에 입력된 상위 프로그램 데이터를 하위 프로그램 래치부로 전달하고, 상기 선택된 멀티 레벨 셀의 데이터를 상위 비트 래치부가 독출 하여 검증하는 제 1 검증 단계; 상기 제 1 검증 후, 상기 하위 비트 래치부에 저장된 상위 프로그램될 데이터를 상기 상위 비트 래치부로 전달하고, 상기 선택된 멀티 레벨 셀의 데이터를 하위 비트 래치부가 독출 하여 검증하는 제 2 검증 단계; 및 상기 제 1 및 제 2 검증 결과에 따라 상위 비트 래치부에 저장된 상위 프로그램 데이터를 선택된 멀티 레벨 셀에 프로그램하는 단계를 포함한다.
이때, 상기 하위 프로그램 데이터를 저장하는 단계는, 제어신호에 응답하여 페이지 버퍼의 상위 비트 래치부 및 하위 비트 래치부를 초기화시키는 단계; 데이터 입력 신호에 응답하여 Y 게이트 회로들로부터 수신되는 하위 프로그램 데이터를 상기 상위 비트 래치부에 저장하는 단계; 상기 상위 비트 래치부에 저장된 하위 프로그램 데이터를 상기 하위 비트 래치부에 전달하고, 전달된 하위 프로그램 데이터를 검증 한 후, 검증 결과에 따라 상기 선택된 멀티 레벨 셀에 프로그램하는 단계; 및 상기 멀티 레벨 셀에 프로그램된 하위 비트 데이터를 독출 하여 검증하는 단계를 포함한다.
상기 하위 프로그램 데이터를 검증하는 것은, 상기 하위 프로그램 데이터가 '1'인 경우 프로그램을 하지 않고, 상기 하위 프로그램 데이터가 '0'인 경우는 프로그램을 수행하는 것을 특징을 한다.
그리고 상기 제 1 검증 단계는, 상기 상위 프로그램 데이터에 응답하여 상기 선택된 멀티 레벨 셀에 프로그램된 데이터의 상위 비트를 독출 하여 제 1 검증 데이터를 출력하는 단계; 및 상기 제 1 검증 데이터의 로직 값에 따라 상기 선택된 멀티 레벨 셀에 상위 프로그램 데이터를 프로그램하도록 판단하는 단계를 포함한다.
그리고 상기 제 2 검증 단계는, 상기 상위 프로그램 데이터에 응답하여 상기 선택된 멀티 레벨 셀에 프로그램된 데이터의 하위 비트를 독출 하여 제 2 검증 데이터를 출력하는 단계; 및 상기 제 2 검증 데이터의 로직 값에 따라 상기 선택된 멀티 레벨 셀에 상위 프로그램 데이터를 프로그램하도록 판단하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 메모리 장치의 페이지 버퍼 회로는,
적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 장치의 페이지 버퍼 회로에 있어서, 입력 어드레스에 따라 상기 한 쌍의 비트라인들 중 하나를 선택하는 비트라인 선택부; 상기 비트라인 선택부와 연결되는 센싱 노드와 연결되어 프로그램할 데이터를 상기 센싱노드를 통해 비트라인 선택부로 출력하는 데이터 전송 회로; 상기 센싱라인 및 상기 데이터 전송 회로와 연결되어 상위 비트의 센싱 데이터 또는 프로그램할 데이터를 저장하고 출력하는 상위비트 래치 회로; 상기 상위비트 래치 회로에 연결되고, 한편으로는 외부 데이터 입출력라인과 연결되어 상기 상위비트 래치 회로로 프로그램할 데이터를 입력하고, 상기 센싱노드로부터 센싱 데이터를 외부 데이터 입출력 라인으로 출력하는 데이터 입출력 회로부; 상기 센싱 노드와 연결되어, 하위 비트의 센싱 데이터를 저장하거나, 상기 상위비트 래치회로에 저장된 프로그램할 하위비트 데이터를 상기 데이터 전송회로를 통해 입력받아 상기 센싱노드를 통해 출력하는 하위비트 래치 회로; 및 상기 하위 비트 래치에 저장되는 데이터를 상기 상위 비트 래치로 반전하여 출력하도록 하는 반전 출력회로를 포함한다.
상기 하위비트 래치 회로는, 센싱된 데이터를 상기 센싱노드을 통해 상기 상위비트 래치 회로로 전달하여 외부로 출력하도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 MLC 메모리 장치의 페이지 버퍼의 회로도이다.
도 3은 MLC 메모리 장치의 메모리 동작 방법을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 MLC 메모리 장치는 입력 어드레스에 따라 비트라인을 선택하는 비트라인 선택부(100)와, 상기 비트라인 선택부(100)가 선택한 비트라인과 연결되는 메모리 셀에 데이터를 프로그램 또는 독출하기 위한 페이지 버퍼(200)를 포함하여 구성된다.
비트라인 선택부(100)는 제 1 내지 제 4 NMOS 트랜지스터(MN1 내지 MN4)를 포함하여 구성된다.
페이지 버퍼(200)는 2비트의 데이터 중 상위 비트인 MSB(Most Significant Bit)의 프로그램을 위한 MSB 래치부(210)와, 2비트의 데이터 중 하위 비트인 LSB(Least Significant Bit)의 프로그램을 위한 LSB 래치부(220)를 포함하여 구성된다.
MSB 래치부(210)는 제 5 내지 제 11 NMOS 트랜지스터(MN5 내지 MN11)와, 제 1 및 제 3 인버터(I1 내지 I3)를 포함하여 구성되며, LSB 래치부(220)는 제 12 내지 제 17 NMOS 트랜지스터(MN12 내지 MN17)와, 제 4 및 제 5 인버터(I4 및 I5)를 포함하여 구성된다.
또한, 페이지 버퍼(200)의 노드(ND1)에는 프리차지 전압 제공을 위한 제 1 PMOS 트랜지스터(MP1)가 연결된다.
상기 제 1 PMOS 트랜지스터(MP1)는 프리차지 신호(PRECH_N)에 의해 동작하며, 전원전압을 노드(ND1)로 프리차지시킨다.
MSB 래치부(210)의 구성을 설명하면, 제 5 NMOS 트랜지스터(MN5)는 데이터 전송을 위해 데이터 전송 신호(DATTRAN)에 따라 동작하며, 노드(ND1)와 노드(ND4)의 사이에 연결되고 MSB 래치부(210)에 래치된 데이터를 LSB 래치부(220)또는 비트라인 선택부(100)와 연결되는 메모리 셀로 전달한다.
제 1 인버터(I1)는 노드(ND5)에서 노드(ND4) 방향으로 사이에 연결되며, 노드(ND5)는 제 6 NMOS 트랜지스터(MN6)의 게이트에 연결된다. 상기 제 1 인버터(I1)는 데이터 출력 동작으로 인해 노드(ND5)가 임의대로 변경되는 것을 방지한다.
상기 제 6 NMOS 트랜지스터(MN6)는 상기 노드(ND5)의 상태에 전원전압을 MSB 프로그램 검증 결과 신호(MSBVER_N)로 출력하여 MSB 프로그램 검증 결과를 외부로 알린다.
상기 노드(ND5)와 같은 위치의 노드(ND6)와 노드(ND7) 사이에는 제 2 및 제 3 인버터(I2 및 I3)가 래치형태로 연결되어 제 1 래치(211)를 이룬다. 상기 제 1 래치(211)는 MSB 데이터를 프로그램 또는 독출하기 위해 임시 저장한다.
그리고 제 7 NMOS 트랜지스터(MN7)가 노드(ND7)와 노드(ND8) 사이에 연결된다. 제 7 NMOS 트랜지스터(MN7)의 게이트에는 MSB 리셋 신호(MSBRST) 또는 데이터 로드 신호(DATALOAD)가 입력되어 상기 제 1 래치(211)를 리셋하고 입력 데이터를 제 1래치(211)에 저장할 수 있도록 하는 경로를 제공한다.
제 9 NMOS 트랜지스터(MN9)가 노드(ND8)와 접지전압 사이에 연결되고, 상기 제 9 NMOS 트랜지스터(MN9)의 게이트에 노드(ND1)의 프리차지 라인이 입력된다.
상기 제 9 NMOS 트랜지스터(MN9)는 제 1 래치(211)를 '0' 값으로 리셋 시키기 위한 경로를 제공한다.
또한, 제 8 NMOS 트랜지스터(MN8)가 노드(ND7)와 노드(ND8) 사이에 연결되며, 상기 제 8 NMOS 트랜지스터(MN8)의 게이트는 MSB를 세팅하기 위한 MSBSET 신호 또는 데이터 로드 신호의 반전신호(DATALOAD_N)가 입력된다.
제 11 NMOS 트랜지스터(MN11)는 노드(ND4)와 노드(ND9) 사이에 연결되어 데이터 아웃 신호(DATAOUT)에 따르는 데이터 출력 경로를 제공한다.
제 10 NMOS 트랜지스터(MN10)는 노드(ND8)와 노드(ND9)에 연결되며 데이터 입력 신호(DATAIN)에 의한 데이터 입력 경로를 제공한다.
제 18 NMOS 트랜지스터(MN18)가 노드(ND9)로부터 출력되는 데이터를 데이터라인(DL)으로 출력하는 경로를 제공한다.
한편, LSB 래치부(220)는 다음과 같이 구성된다.
제 12 NMOS 트랜지스터(MN12)는 노드(ND1)와 노드(ND10) 사이에 연결되고, LSB 래치부(220)에 래치되는 LSB 데이터를 메모리 셀에 프로그램하기 위한 경로를 제공하며, 상기 제 12 NMOS 트랜지스터(MN12)의 게이트에는 LSB의 프로그램 신호(LSBPROG)가 입력된다.
제 13 NMOS 트랜지스터(MN13)는 노드(ND1)와 노드(ND11) 사이에 연결되며, 상기 제 13 NMOS 트랜지스터(MN13)의 게이트에는 플래그(Flag) 제어신호가 입력된다.
상기 플래그(Flag)는 프로그램 동작 중에 MSB 래치부(210)로부터 LSB 래치부(220)로 옮겨졌던 데이터를 다시 MSB 래치부(210)로 옮기기 위한 것으로, LSB 래치부(220)의 데이터를 반전하여 MSB 래치부(210)로 옮김으로써 정상적으로 데이터가 옮겨질 수 있게 한다.
제 14 NMOS 트랜지스터(MN14)는 전원전압을 입력받고, 노드(ND11)의 상태에 따르는 LSB 프로그램 검증 신호(LSBVER_N)를 출력한다.
제 4 및 제 5 인버터(I4 및 I5)는 노드(ND10)와 노드(ND11) 사이에 제 2 래치(221)로 구성된다.
제 15 NMOS 트랜지스터(MN15)는 노드(ND11)와 노드(ND12) 사이에 연결되며, 상기 제 15 NMOS 트랜지스터(MN15)의 게이트에는 LSB의 리셋 신호(LSBRST)가 입력된다.
제 16 NMOS 트랜지스터(MN16)는 노드(ND10)와 노드(ND12) 사이에 연결되며, 상기 제 16 NMOS 트랜지스터(MN16)의 게이트에는 LSB의 세팅 신호(LSBSET)가 입력된다.
그리고 제 17 NMOS 트랜지스터(MN17)는 노드(ND12)와 접지 전압 사이에 연결되고, 제 17 NMOS 트랜지스터(MN17)의 게이트는 노드(ND1)가 연결된다.
이상과 같이 구성되는 페이지 버퍼(200)는 13개의 NMOS 트랜지스터와, 5개의 인버터를 포함하여 모두 18개의 소자로 구성되며, 이는 종래의 페이지 버퍼에 비하여 7개의 소자가 줄어들었다.
상기와 같이 소자의 개수가 줄어들어 구성된 본 발명의 실시 예에 따른 페이지 버퍼(200)의 동작은 다음과 같다.
본 발명의 실시 예에 따른 페이지 버퍼(200)는 독출 동작시에는 MSB 래치부(210)와 LSB 래치부(220)에서 각각 LSB 페이지와 MSB 페이지의 데이터를 독출하고, 독출된 데이터는 제 11 NMOS 트랜지스터(MN11)를 통해 출력된다.
좀 더 자세히 설명하면, MSB 래치부(210)는 MSB 페이지의 데이터를 제 11 NMOS 트랜지스터(MN11)를 통해 출력하며, LSB 래치부(220)는 LSB 페이지의 데이터를 MSB 래치부(210)로 전달한 후, 제 11 NMOS 트랜지스터(MN11)를 통해 출력한다.
상기 LSB 래치부(220)의 데이터를 MSB 래치부(210)로 전달하기 위해서는, PRECH_N을 'L'을 입력하고 제 1 PMOS 트랜지스터(MP1)를 턴 온 시켜 노드(ND1)에 전원전압(Vcc) 인가하여 'H' 상태로 만든다. 그리고 동시에 MSBSET 신호를 'H'로 입력하여 제 8 NMOS 트랜지스터(MN8)를 턴 온 시킨다.
상기 노드(ND1)의 'H' 상태에 의해 제 9 NMOS 트랜지스터(MN9)가 턴 온 되고, 제 8 NMOS 트랜지스터(MN8)가 턴 온 되어 있으므로, 노드(ND7)는 'L' 상태가 되고, 노드(ND5)는 'H' 상태가 된다.
이후에 LSBPROG 신호를 'H'로 입력하고 MSBRST 신호를 'H'로 입력하여 노드(N10)의 LSB 페이지 정보를 노드(ND5)에 전달한다.
상기 LSB 래치부(220)의 데이터를 MSB 래치부(210)로 전달하는 시간은 수us 이하로 전체 데이터 출력 시간에 비해 거의 영향을 주지 않는다.
그리고 본 발명의 실시 예에 따른 페이지 버퍼(200)의 데이터 프로그램 방법은 다음과 같다.
먼저 LSB 데이터를 프로그램하기 위해, MSB 래치부(210)는 DATAIN 신호와 MSBRST 또는 MSBSET 신호를 제어하여 LSB 데이터를 입력받아 래치한다.
상기 MSB 래치부(210)에 래치된 LSB 데이터는 DATTRAN 신호와 PRECH_N 신호 및 LSBSET 또는 LSBRST 신호를 이용하여 LSB 래치부(220)로 전달된다.
LSB 래치부(220)에 전달된 데이터는 일반적인 LSB 데이터 프로그램 방법에 의해 메모리 셀에 프로그램된다.
LSB 데이터가 프로그램된 후에는 MSB 데이터를 프로그램한다.
MSB 데이터를 프로그램하기 전에 MSB 래치부(210)와 LSB 래치부(220)는 초기 상태로 세팅된다. 초기 상태로 세팅하기 위해서 PRECH_N 신호를 'L'로 입력하여 제 1 PMOS 트랜지스터(MP1)를 턴 온 시켜 노드(ND1)를 'H'로 변경하고, MSBRST와 LSBSET를 'H'로 입력하여 노드(ND5)를 'L' 상태로 만들고, 노드(ND10)를 'L' 상태로 만든다.
초기화 세팅이 끝나면, DATAIN 신호와 MSBRST 또는 MSBSET 신호를 이용하여 MSB 데이터를 제 1 래치(211)로 래치한다. 상기 제 1 래치(211)에 래치된 데이터를 이용하여 MSB 플래그 체크를 한다.
MSB 플래그 체크는 데이터의 프로그램 여부를 결정하기 위한 것으로, 제 1 래치(211)에 래치된 데이터에 따라 변경되는 노드(ND5)의 상태가 변경되고, 상기 노드(ND5)의 상태에 따라 제 6 NMOS 트랜지스터(MN6)가 턴 온/오프 된다. 상기 제 6 NMOS 트랜지스터(MN6)의 턴 온/오프에 따라 출력되는 MSBVER_N 신호를 체크하여 입력된 MSB 데이터를 구별하고 프로그램을 결정한다.
좀 더 자세히, 메모리 셀은 소거 상태에서 '11'의 데이터 값을 가지고 있으며, 입력 데이터가 '0'인 경우에만 데이터 프로그램 동작을 수행한다. 입력된 데이터가 '0'이면 노드(ND5)는 'H' 상태가 되고, 제 6 NMOS 트랜지스터(MN6)가 턴 온 된다. 제 6 NMOS 트랜지스터(MN6)가 턴온 되어 MSBVER_N이 출력되어 프로그램 동작이 필요한 것을 알린다.
그리고 LSB 래치부(220)는 메모리 셀에 프로그램되어 있는 LSB 데이터를 LSBSET 신호를 인가함으로써, 제 2 래치부(221)에 래치한다.
이후에 MSB 래치부(210)에 입력된 MSB 데이터는 LSB 래치부(220)로 전달되며, LSB에서는 제 14 NMOS 트랜지스터(MN14)의 턴 온/오프에 따르는 LSBVER_N 신호 를 확인하여 프로그램 여부를 판단하도록 한다.
이후에는 메모리 셀에 저장된 데이터를 MSB 래치부(210)에서 검증하는데, 이는 MSB 프로그램을 수행하기 전에 이미 MSB 프로그램이 되어 있을 수 있는 메모리 셀을 구별하여 더 이상의 프로그램을 중단하기 위함이다.
즉, MSB 프로그램을 하여 [00] 또는 [01]의 데이터를 저장하려고 할 때, 상기 LSB 데이터 프로그램 과정만으로 [00] 또는 [01]의 데이터가 분포하는 드레솔드 전압에 이미 도달한 경우는 더 이상의 프로그램을 하지 않도록 한다.
따라서 먼저 [00]의 데이터가 분포하는 드레솔드 전압에 이미 도달한 셀이 있는지 여부를 판단하기 위해 비트라인으로부터 MSB 래치부(210)가 데이터를 MSBRST 신호를 인가하여 독출한 후, 검증한다. 이때의 검증 결과는 제 6 NMOS 트랜지스터(MN6)의 MSB 플래그 체크 신호인 MSBVER_N으로 알린다.
그리고 앞서 MSB 래치부(210)로부터 LSB 래치부(220)로 전송되었던 정보를 다시 MSB 래치부(210)로 옮겨온다.
이때 LSB 래치부(220)의 데이터를 MSB 래치부(210)로 옮겨 오는 이유는, 메모리 셀 검증 과정에서 잘못된 데이터로 변경되어 있는 경우 이를 바로 잡기 위함이다.
즉, 검증을 끝낸 후, 노드(ND5)의 데이터가 원래의 MSB 프로그램을 위한 데이터와 틀려지는 경우, LSB 래치부(220)의 데이터를 다시 옮겨와 바로잡는 것이다.
상기 [00]의 데이터에 대한 검증이 끝난 이후는 [01] 프로그램에 대한 검증을 수행한다. 상기 [01]에 대한 프로그램 검증은 LSB 래치부(220)에서 메모리 셀로 부터 데이터를 로딩 하여 검증한다.
검증을 위한 메모리 셀이 비트라인을 세팅하고, LSB 래치부(220)가 LSB 페이지를 로딩 하여 검증을 수행한다. 검증 결과는 제 14 NMOS 트랜지스터(MN14)를 통해 LSB 플래그 체크 신호인 LSBVER_N을 출력하여 알린다.
상기와 같이 [00] 및 [01]에 대한 검증이 완료된 후에는 MSB 프로그램을 수행해야 하는 메모리 셀에 대한 MSB 프로그램이 진행된다.
상기 MSB 프로그램은 [00] 데이터에 대한 검증 이후에, LSB 래치부(220)로부터 MSB 래치부(210)로 전달된 MSB 데이터를 프로그램을 위해 선택된 비트라인을 통해 DATTRAN 신호를 인가함으로써 가능하다.
앞서 설명한 본 발명의 실시 예에 따른 페이지 버퍼(200)의 MSB 프로그램 방법을 간단히 요약하면 다음과 같다.
먼저 MSB 래치부(210)와 LSB 래치부(220)를 리셋 한다. 이때 인가되는 신호로는 PRECH_N과, MSBRST 및 LSBSET 이며, 노드(ND5)와 노드(ND10)는 'L'의 상태가 된다.
그리고 MSB 래치부(210)는 MSB 데이터를 입력받는다. 이때 인가되는 신호는 도 2에 나타난 PASS와, DATAIN 및 MSBSET 또는 MSBRST 이다.
상기 MSB 래치부(210)에 래치된 데이터는 MSB 플래그 체크를 수행하여 프로그램해야 하는 데이터인지 여부를 확인한다. 즉 입력된 데이터가 '0' 이면 프로그램 동작을 수행해야 하며, 입력된 데이터가 '1'인 경우는 프로그램을 수행하지 않아도 된다.
MSB 플래그 체크가 끝나면 LSB 래치부(220)는 프로그램을 위해 연결된 메모리 셀의 LSB 데이터를 독출 한다.
그리고 MSB 래치부(210)에 저장되어 있는 MSB 데이터를 LSB 래치부(210)로 옮긴 후, MSB 래치부(210)는 메모리 셀에 [00] 데이터에 대한 검증을 수행한다.
검증이 완료되면, LSB 래치부(220)의 데이터를 다시 MSB 래치부(210)로 옮기고, LSB 래치부(220)는 메모리 셀에 [01]에 대한 데이터 검증을 한다.
검증이 완료된 후에는 프로그램을 해야 하는 것으로 판단된 메모리 셀들에 대해 비트라인을 선택하여 MSB 래치부(210)에 저장된 MSB 데이터를 프로그램한다.
상기의 방법에서 MSB 래치부(210)와 LSB 래치부(220)가 각각 [00] 및 [01]에 대한 데이터 검증을 하는 과정은 MSB 프로그램을 수행하면서 반복적으로 계속되며, [00]의 데이터를 저장해야 하는 메모리 셀에 대한 프로그램이 끝나면 [01]에 대한 검증 과정을 생략할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법은 멀티 레벨 셀을 가지는 메모리 장치의 페이지 버퍼를 구성 하는 소자의 숫자를 줄여 면적을 줄이고, 효과적인 프로그램 동작을 할 수 있도록 한다.

Claims (18)

  1. 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 장치의 페이지 버퍼 회로에 있어서,
    제어 신호에 응답하여 센싱 노드의 전압을 센싱 하여 상위 센싱 데이터를 저장하고, 반전된 상위 센싱 데이터를 출력하거나, 또는 입력 데이터를 저장하고, 반전된 입력 데이터를 출력하는 상위 비트 래치;
    제어 신호에 응답하여 센싱노드의 전압을 센싱 하여 하위 센싱 데이터를 저장하고, 출력하거나, 상기 상위 비트 래치를 통해 전달되는 입력 데이터를 저장하고 출력하는 하위 비트 래치;
    상기 상위 비트래치에 연결되고 또 한편으로 데이터 입출력 라인과 연결되어 센싱 데이터의 입출력 또는 프로그램 데이터의 입출력을 수행하는 데이터 입출력 회로;
    상기 하위 비트 래치에 저장되는 데이터를 상기 상위 비트 래치로 반전하여 출력하도록 하는 반전 출력회로;
    상기 상위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 상위 비트 검증 회로; 및
    상기 하위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 하위 비트 검증 회로;
    를 포함하는 메모리 장치의 페이지 버퍼 회로.
  2. 제 1항에 있어서,
    비트라인 선택 신호들과 디스차지 신호들에 응답하여 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 비트라인 선택회로;
    프리차지 제어 신호에 응답하여 상기 센싱 노드를 내부 프리차지하는 프리차지회로;
    데이터 입력 신호들에 응답하여, 데이터 입출력 노드를 통해 Y 게이트 회로로부터 수신되는 상기 입력 데이터를 상기 상위 비트 래치에 출력하는 데이터 입력 회로; 및
    제어 신호에 의해 상기 상위 비트 래치의 데이터를 Y 게이트로 출력하는 데이터 출력 회로
    를 더 포함하는 메모리 장치의 페이지 버퍼 회로.
  3. 제 1항에 있어서,
    상기 상위비트 검증 회로는 NMOS 트랜지스터로 구성되어, 상기 상위 비트 래치에 저장되는 데이터에 따른 제 1 검증 신호를 출력하고,
    상기 하위 비트 검증 회로는 NMOS 트랜지스터로 구성되어, 상기 하위 비트 래치에 저장되는 데이터에 따른 제 2 검증 신호를 출력 하는 것을 특징으로 하는 메모리 장치의 페이지 버퍼 회로.
  4. 제 2항에 있어서,
    상기 상위 비트 래치는
    센싱 노드의 전압에 따라 상위 비트 데이터를 발생시키는 상위 비트 센싱회로;
    상기 상위 비트 데이터를 래치하고, 반전된 상위 비트 데이터를 출력하거나, 데이터 입력 회로로부터 입력되는 하위 비트 데이터를 래치하고, 반전된 하위 비트 데이터를 상기 하위 비트 래치로 출력하는 상위 비트 래치 회로;
    상기 상위 비트 래치회로에 저장된 상위 비트 또는 하위비트 데이터를 반전하여 출력하는 반전 데이터 출력 회로;
    상기 데이터 입력 회로로부터 입력되는 데이터를 상기 상위비트 래치 회로에 전달하는 데이터 전달 회로;
    를 포함하는 메모리 장치의 페이지 버퍼 회로.
  5. 제 2항에 있어서,
    상기 하위 비트 래치는,
    센싱 노드의 전압에 따라 하위 비트 데이터를 발생시키는 하위 비트 센싱회로;
    상기 하위 비트 데이터를 래치하고 출력하는 하위 비트 래치 회로; 및
    상기 하위 비트 래치 회로에 저장된 데이터를 상기 센싱 라인으로 출력하는 하위비트 출력 회로
    를 포함하는 메모리 장치의 페이지 버퍼 회로.
  6. 복수의 비트 라인 쌍들과 복수의 워드 라인들에 각각 연결되는 복수의 멀티 레벨 셀을 포함하는 메모리 셀 어레이;
    상기 복수의 비트 라인상들 각각에 하나씩 대응하게 배치되고, 각각이 프로그램 동작시 대응하는 한 쌍의 비트라인들에 연결된 멀티 레벨 셀들 중 하나에 프로그램될 데이터를 출력하고, 상기 한 쌍의 비트 라인에 연결된 멀티 레벨 셀들 중 하나로부터 독출된 데이터를 저장하는 복수개의 래치 회로를 포함하며, 상기 복수개의 래치 회로에 포함되는 제 1 래치 회로만이 데이터 입출력 라인과 연결되는 복수의 페이지 버퍼 회로들;
    상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되며 각각이 상기 프로그램 동작시 입출력 제어 신호들 중 하나에 응답하여 상기 데이터 입출력 라인을 통해 수신되는 프로그램될 데이터를 대응하는 상기 제 1 래치 회로로 출력하고, 상기 독출 동작시 상기 제 1 래치 회로로부터 수신되는 독출 데이터를 상기 데이터입출력 라인에 출력하는 복수개의 Y 게이트 회로들;
    을 포함하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 페이지 버퍼 회로들 각각은,
    제어 신호에 응답하여 센싱 노드의 전압을 센싱 하여 상위 센싱 데이터를 저장하고, 반전된 상위 센싱 데이터를 출력하거나, 또는 입력 데이터를 저장하고, 반전된 입력 데이터를 출력하는 상위 비트 래치;
    제어 신호에 응답하여 센싱노드의 전압을 센싱 하여 하위 센싱 데이터를 저장하고, 출력하거나, 상기 상위 비트 래치를 통해 전달되는 입력 데이터를 저장하고 출력하는 하위 비트 래치;
    상기 하위 비트 래치에 저장되는 데이터를 상기 상위 비트 래치로 반전하여 출력하도록 하는 반전 출력회로;
    상기 상위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 상위 비트 검증 회로; 및
    상기 하위 비트 래치에 저장된 데이터에 응답하여 검증 신호를 출력하는 하위 비트 검증 회로;를 포함하는 메모리 장치.
  8. 제 7항에 있어서,
    상기 복수의 페이지 버퍼들 각각은,
    비트라인 선택 신호들과 디스차지 신호들에 응답하여 한 쌍의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 상기 센싱 노드에 연결하는 비트라인 선택회로;
    프리차지 제어 신호에 응답하여 상기 센싱 노드를 내부 프리차지하는 프리차 지회로;
    데이터 입력 신호들에 응답하여, 데이터 입출력 노드를 통해 Y 게이트 회로로부터 수신되는 상기 입력 데이터를 상기 상위 비트 래치에 출력하는 데이터 입력 회로; 및
    제어 신호에 의해 상기 상위 비트 래치의 데이터를 Y 게이트로 출력하는 데이터 출력 회로를 포함하는 메모리 장치.
  9. 제 7항에 있어서,
    상기 상위 비트 래치는,
    센싱 노드의 전압에 따라 상위 비트 데이터를 발생시키는 상위 비트 센싱회로;
    상기 상위 비트 데이터를 래치하고, 반전된 상위 비트 데이터를 출력하거나, 데이터 입력 회로로부터 입력되는 하위 비트 데이터를 래치하고, 반전된 하위 비트 데이터를 상기 하위 비트 래치로 출력하는 상위 비트 래치 회로;
    상기 상위 비트 래치회로에 저장된 상위 비트 또는 하위비트 데이터를 반전하여 출력하는 반전 데이터 출력 회로;
    상기 데이터 입력 회로로부터 입력되는 데이터를 상기 상위비트 래치 회로에 전달하는 데이터 전달 회로;
    를 포함하는 메모리 장치.
  10. 제 7항에 있어서,
    상기 하위 비트 래치는,
    센싱 노드의 전압에 따라 하위 비트 데이터를 발생시키는 하위 비트 센싱회로;
    상기 하위 비트 데이터를 래치하고 출력하는 하위 비트 래치 회로; 및
    상기 하위 비트 래치 회로에 저장된 데이터를 상기 센싱 라인으로 출력하는 하위비트 출력 회로;를 포함하는 메모리 장치.
  11. 복수의 비트 라인 쌍들과 복수의 워드 라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 장치의 프로그램 동작 방법 있어서,
    프로그램 명령에 응답하여, 어드레스 신호를 디코딩하고 그 디코딩 결과에 따라 상기 워드라인 및 비트라인을 선택하고, 선택된 비트라인에 연결되는 페이지 버퍼들에 제어신호를 발생하는 단계;
    상기 발생된 제어 신호에 따라 상기 페이지 버퍼의 상위 비트 래치부를 통해 하위 비트 래치부에 하위 프로그램 데이터가 입력되고, 상기 선택된 워드라인과 비트라인에 연결되는 멀티 레벨 셀에 하위 프로그램 데이터를 프로그램하는 단계;
    상기 페이지 버퍼의 상위 비트 래치부에 상위 프로그램 데이터가 입력되는 단계;
    상기 상위 비트 래치부에 입력된 상위 프로그램 데이터를 하위 프로그램 래치부로 전달하고, 상기 선택된 멀티 레벨 셀의 데이터를 상위 비트 래치부가 독출 하여 검증하는 제 1 검증 단계; 및
    상기 제 1 검증 후, 상기 하위 비트 래치부에 저장된 상위 프로그램될 데이터를 상기 상위 비트 래치부로 전달하고, 상기 선택된 멀티 레벨 셀의 데이터를 하위 비트 래치부가 독출 하여 검증하는 제 2 검증 단계; 및
    상기 제 1 및 제 2 검증 결과에 따라 상위 비트 래치부에 저장된 상위 프로그램 데이터를 선택된 멀티 레벨 셀에 프로그램하는 단계
    를 포함하는 메모리 장치의 프로그램 동작 방법.
  12. 제 11항에 있어서,
    상기 하위 프로그램 데이터를 저장하는 단계는,
    제어신호에 응답하여 페이지 버퍼의 상위 비트 래치부 및 하위 비트 래치부를 초기화시키는 단계;
    데이터 입력 신호에 응답하여 Y 게이트 회로들로부터 수신되는 하위 프로그램 데이터를 상기 상위 비트 래치부에 저장하는 단계;
    상기 상위 비트 래치부에 저장된 하위 프로그램 데이터를 상기 하위 비트 래치부에 전달하고, 전달된 하위 프로그램 데이터를 검증 한 후, 검증 결과에 따라 상기 선택된 멀티 레벨 셀에 프로그램하는 단계; 및
    상기 멀티 레벨 셀에 프로그램된 하위 비트 데이터를 독출 하여 검증하는 단계
    를 포함하는 메모리 장치의 프로그램 동작 방법.
  13. 제 12항에 있어서,
    상기 하위 프로그램 데이터를 검증하는 것은,
    상기 하위 프로그램 데이터가 '1'인 경우 프로그램을 하지 않고, 상기 하위 프로그램 데이터가 '0'인 경우는 프로그램을 수행하는 것을 특징을 하는 메모리 장치의 프로그램 동작 방법.
  14. 제 11항에 있어서,
    제 1 검증 단계는,
    상기 상위 프로그램 데이터에 응답하여 상기 선택된 멀티 레벨 셀에 프로그램된 데이터의 상위 비트를 독출 하여 제 1 검증 데이터를 출력하는 단계; 및
    상기 제 1 검증 데이터의 로직 값에 따라 상기 선택된 멀티 레벨 셀에 상위 프로그램 데이터를 프로그램하도록 판단하는 단계
    를 포함하는 메모리 장치의 프로그램 동작 방법.
  15. 제 11항에 있어서,
    제 2 검증 단계는,
    상기 상위 프로그램 데이터에 응답하여 상기 선택된 멀티 레벨 셀에 프로그램된 데이터의 하위 비트를 독출 하여 제 2 검증 데이터를 출력하는 단계; 및
    상기 제 2 검증 데이터의 로직 값에 따라 상기 선택된 멀티 레벨 셀에 상위 프로그램 데이터를 프로그램하도록 판단하는 단계
    를 포함하는 메모리 장치의 프로그램 동작 방법.
  16. 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 장치의 페이지 버퍼 회로에 있어서,
    입력 어드레스에 따라 상기 한 쌍의 비트라인들 중 하나를 선택하는 비트라인 선택부;
    상기 비트라인 선택부와 연결되는 센싱 노드와 연결되어 프로그램할 데이터를 상기 센싱노드를 통해 비트라인 선택부로 출력하는 상위 및 하위 데이터 전송 회로;
    상기 센싱라인 및 상기 상위 데이터 전송 회로와 연결되어 상위 비트의 센싱 데이터 또는 프로그램할 데이터를 저장하고 출력하는 상위비트 래치 회로;
    상기 상위비트 래치 회로에 연결되고, 한편으로는 외부 데이터 입출력라인과 연결되어 상기 상위비트 래치 회로로 프로그램할 데이터를 입력하고, 상기 상위비트 래치 회로에 저장된 센싱 데이터를 외부 데이터 입출력 라인으로 출력하는 데이터 입출력 회로부;
    상기 센싱 노드와 연결되어, 하위 비트의 센싱 데이터를 저장하거나, 상기 상위 비트 래치회로에 저장된 프로그램할 하위비트 데이터를 상기 상위 비트 데이터 전송회로를 통해 입력받아 저장하고 상기 센싱노드로 출력하는 하위비트 래치 회로; 및
    상기 하위 비트 래치에 저장되는 데이터를 상기 상위 비트 래치로 반전하여 출력하도록 하는 반전 출력회로
    를 포함하는 메모리 장치의 페이지 버퍼 회로.
  17. 제 16항에 있어서,
    상기 하위비트 래치 회로는,
    센싱된 데이터를 상기 센싱노드을 통해 상기 상위비트 래치 회로로 전달하여 외부로 출력하도록 하는 것을 특징으로 하는 메모리 장치의 페이지 버퍼 회로.
  18. 제 16항에 있어서,
    상기 페이지 버퍼 회로는,
    상기 상위 비트 래치 회로 및 하위 비트 래치회로는 각각에 저장되는 데이터에 따른 검증 데이터를 출력하는 검증회로와 연결되는 것을 특징으로 하는 메모리 장치의 페이지 버퍼.
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